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KR101141457B1 - 적층 세라믹 콘덴서 및 그 제조방법 - Google Patents

적층 세라믹 콘덴서 및 그 제조방법 Download PDF

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KR101141457B1
KR101141457B1 KR1020100125069A KR20100125069A KR101141457B1 KR 101141457 B1 KR101141457 B1 KR 101141457B1 KR 1020100125069 A KR1020100125069 A KR 1020100125069A KR 20100125069 A KR20100125069 A KR 20100125069A KR 101141457 B1 KR101141457 B1 KR 101141457B1
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film
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ceramic capacitor
thickness
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KR1020100125069A
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English (en)
Inventor
김형준
김종훈
Original Assignee
삼성전기주식회사
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Publication date
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Priority to CN2011102526836A priority patent/CN102568823A/zh
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Abstract

본 발명은 적층 세라믹 콘덴서 및 그 제조방법에 관한 것으로, 본 발명의 일 실시예에 따른 적층 세라믹 콘덴서는 제1 측면, 제2 측면, 제3 측면 및 제4 측면을 포함하는 복수개의 유전체층이 적층된 적층 본체; 복수개의 유전체층을 구성하고, 상기 복수개의 유전체층의 상면 및 하면에 형성되는 제1 커버층 및 제2 커버층; 제1 커버층 및 제2 커버층 사이에 배치되며 제1 측면으로 인출되는 제1 내부 전극 패턴이 인쇄된 제1 유전체층; 제1 유전체층과 번갈아가며 적층되며, 제3 측면으로 인출되는 제2 내부 전극 패턴이 인쇄된 제2 유전체층; 서로 대향하는 상기 제2 측면 및 제4 측면에 각각 형성되는 제1 사이드 부 및 제2 사이드 부;를 포함한다.

Description

적층 세라믹 콘덴서 및 그 제조방법{THE MULTI-LAYERD CERAMIC CONDENSER AND FABRICATING METHOD USING THEREOF}
본 발명은 적층 세라믹 콘덴서 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 칩의 내구성을 확보하여 신뢰성이 높은 적층 세라믹 콘덴서를 제조할 수 있는 제조방법 및 그 방법에 의해 제조된 적층 세라믹 콘덴서에 관한 것이다.
콘덴서는 전기를 저장할 수 있는 소자로서, 기본적으로 2개의 전극을 대향시켜, 전압을 걸면 각 전극에 전기가 축적되는 것이다. 직류 전압을 인가한 경우에는 전기가 축전되면서 콘덴서 내부에 전류가 흐르지만, 축적이 완료되면 전류가 흐르지 않게 된다. 한편, 교류 전압을 인가한 경우, 전극의 극성이 교변하면서 교류 전류가 계속 흐르게 된다.
이러한 콘덴서는 전극간에 구비되는 절연체의 종류에 따라서, 알루미늄으로 전극을 구성하고 상기 알루미늄 전극 사이에 얇은 산화막을 구비하는 알루미늄 전해 콘덴서, 전극 재료로 탄탈륨을 사용하는 탄탈륨 콘덴서, 전극 사이에 티타늄 바륨과 같은 고유전율의 유전체를 사용하는 세라믹 콘덴서, 전극 사이에 구비되는 유전체로 고유전율계 세라믹을 다층 구조로 사용하는 적층 세라믹 콘덴서(Multi Layer Ceramic Condenser, MLCC), 전극 사이의 유전체로 폴리스티렌 필름을 사용하는 필름 콘덴서 등 여러 종류로 구분될 수 있다.
이 중에서 적층 세라믹 콘덴서는 온도 특성 및 주파수 특성이 우수하고 소형으로 구현 가능하다는 장점을 가지고 있어 최근 고주파 회로 등 다양한 분야에서 많이 응용되고 있다.
종래 기술에 따른 적층 세라믹 콘덴서는 복수개의 유전체 시트가 적층되어 적층체를 형성하며, 상기 적층체 외부에 서로 다른 극성을 갖는 외부 전극이 형성되고, 상기 적층체의 내부에 교대로 적층된 내부 전극이 상기 각각의 외부 전극에 전기적으로 연결될 수 있다.
최근 전자 제품의 소형화 및 고집적화에 따라 적층 세라믹 콘덴서의 경우에도 소형화 고집적화를 위한 연구가 많이 이루어지고 있다. 특히 적층 세라믹 콘덴서의 경우 고용량화 및 소형화를 위하여 유전체층을 박층화하여 고적층화하면서 내부 전극의 연결성을 향상시키고자 하는 다양한 시도가 이루어지고 있다.
특히, 유전체층의 사이드부는 칩의 내구성을 확보하기 위한 것으로서, 다양한 방법으로 만들어지고 있다. 특히 칩의 에지(edge) 부분은 칩의 크랙 발생 방지와 신뢰성 확보를 위해 가장 중요한 부분이다.
본 발명의 목적은 적층 세라믹 콘덴서의 고적층화 및 소형화를 위하여 박층의 유전체층을 확보하면서도, 에지(edge) 부분의 두께를 확보하면서도, 원하지 않는 부분에 두께가 지나치게 두꺼워지는 것을 방지할 수 있는 적층 세라믹 콘덴서 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 적층 세라믹 콘덴서는 제1 측면, 제2 측면, 제3 측면 및 제4 측면을 포함하는 복수개의 유전체층이 적층된 적층 본체; 복수개의 유전체층을 구성하는 제1 커버층 및 제2 커버층; 제1 커버층 및 제2 커버층 사이에 배치되며 제1 측면으로 인출되는 제1 내부 전극 패턴이 인쇄된 제1 유전체층; 제1 유전체층과 번갈아가며 적층되며, 제3 측면으로 인출되는 제2 내부 전극 패턴이 인쇄된 제2 유전체층; 및 서로 대향하는 상기 제2 측면 및 제4 측면에 각각 형성되는 제1 사이드 부 및 제2 사이드 부;를 포함한다.
상기 제1 사이드 부 또는 제2 사이드 부는 세라믹 슬러리가 도포되어 형성될 수 있다.
상기 제1 사이드 부 또는 제2 사이드 부의 최대 두께는 10㎛ 내지 30㎛일 수 있다.
상기 제1 사이드 부 또는 제2 사이드 부의 최대 두께가 10㎛ 내지 20㎛일 수 있다.
상기 제1 사이드 부 또는 제2 사이드 부에서 적층 본체 모서리와 접촉하는 에지(edge) 부의 두께가 2㎛ 이상일 수 있다.
상기 제1 커버층 또는 제2 커버층의 두께가 10㎛ 이하일 수 있다.
상기 제1 내부 전극 패턴이 인출되는 제1 측면 및 제2 내부 전극 패턴이 인출되는 제3 측면에 각각 형성되는 제1 외부 전극 및 제2 외부 전극을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 적층 세라믹 콘덴서 제조방법은 제1 커버층, 제2 커버층 및 상기 제1 커버층과 제2 커버층 사이에 형성되며 제1 내부 전극 패턴이 인쇄된 복수개의 제1 유전체층 및 상기 제1 커버층과 제2 커버층 사이에 형성되며 상기 복수개의 제1 유전체층과 교차 적층되며 제2 내부 전극 패턴이 인쇄된 복수개의 제2 유전체층을 포함하고, 제1 측면, 제2 측면, 제3 측면 및 제4 측면을 포함하는 적층 본체를 마련하는 단계; 적층 본체의 상기 제1 커버층 및 제2 커버층에 각각 제1 필름 및 제2 필름을 부착하는 단계; 제1 필름 및 제2 필름이 부착된 적층 본체를 슬러리에 딥핑(dipping)하여 제2 측면 및 제4 측면에 각각 제1 사이드 부 및 제2 사이드 부를 형성하는 단계; 적층 본체에 부착된 제1 필름 및 제2 필름을 제거하는 단계;를 포함한다.
상기 제1 필름 또는 제2 필름은 점착성 필름일 수 있다.
상기 제1 필름 또는 제2 필름은 UV 점착성 필름일 수 있다.
상기 제1 사이드 부 및 제2 사이드 부의 두께를 딥핑(dipping)하는 횟수를 조절하여 제어할 수 있다.
상기 제1 측면 및 제3 측면이 절단되기 전의 적층 본체를 딥핑(dipping)할 수 있다.
상기 제1 사이드 부 또는 제2 사이드 부의 최대 두께는 10㎛ 내지 30㎛일 수 있다.
상기 제1 사이드 부 또는 제2 사이드 부의 최대 두께가 10㎛ 내지 20㎛일 수 있다.
상기 제1 사이드 부 또는 제2 사이드 부에서 적층 본체 모서리부에 접촉하는 에지(edge) 부의 두께가 2㎛ 이상일 수 있다.
상기 제1 커버층 또는 제2 커버층의 두께가 10㎛ 이하일 수 있다.
상기 제1 측면 및 제3 측면에 각각 제1 외부 전극 및 제2 외부 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 적층 세라믹 콘덴서 제조방법에 따르면, 적층 본체의 원하는 두께의 사이드 부를 형성하여 에지(edge) 부분의 두께를 확보할 수 있다. 그리고, 커버 부에 두께가 지나치게 두꺼워지는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따르면 간단한 방법으로 원하는 면에만 슬러리가 도포되게 하여 사이드 부, 특히 에지(edge) 부분에 두께를 확보할 수 있다. 특히, 슬러리의 양 및 딥핑(dipping) 횟수를 조절하여 원하는 두께를 갖는 사이드 부를 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 콘덴서의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 적층 세라믹 콘덴서의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 적층 세라믹 콘덴서의 적층 본체의 사시도이다.
도 4는 도 3의 적층 본체의 A-A' 방향 단면도를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따라 제1 사이드 부 및 제2 사이드 부가 형성된 적층 본체를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따라 제1 사이드 부 및 제2 사이드 부가 형성된 적층 본체를 나타내는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여 명세서 전체에서, 어떤 구성요소를 '포함' 한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 적층 세라믹 콘덴서 및 그 제조방법에 대하여 알아보자.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 콘덴서의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 적층 세라믹 콘덴서의 분해 사시도이며, 도 3은 본 발명의 일 실시예에 따른 적층 세라믹 콘덴서의 적층 본체의 사시도이고, 도 4는 도 3의 적층 본체의 A-A' 방향 단면도를 나타내는 도면이며, 도 5는 본 발명의 일 실시예에 따라 제1 사이드 부 및 제2 사이드 부가 형성된 적층 본체를 나타내는 단면도이고, 도 6은 본 발명의 일 실시예에 따라 제1 사이드 부 및 제2 사이드 부가 형성된 적층 본체를 나타내는 사시도이다.
본 발명의 일 실시예에 따른 적층 세라믹 콘덴서를 나타내는 도 1을 참조하면, 적층 세라믹 콘덴서(1)는 복수개의 유전체층이 적층된 적층 본체(20), 제1 외부 전극(10a), 제2 외부 전극(10b)을 포함한다.
상기 적층 본체(20)는 복수개의 유전체층이 적층되어 형성된 것으로, 복수개의 유전체층과 제1 내부 전극 및 제2 내부 전극이 교차 적층된 구조를 갖는다.
상기 적층 본체(20)는 순서대로 제1 측면, 제2 측면, 제3 측면 및 제4 측면을 포함하도록 형성될 수 있다. 그리고, 제1 측면과 제3 측면은 서로 대향하도록 형성되어 각각 제1 외부 전극(10a) 및 제2 외부 전극(10b)에 연결되며, 제2 측면과 제4 측면은 서로 대향하도록 배치된다.
제1 내부 전극 및 제2 내부 전극은 각각 제1 측면과 제3 측면으로 인출되도록 형성되어 제1 외부 전극(10a) 및 제2 외부 전극(10b)에 전기적으로 연결될 수 있다.
상기 적층 본체를 구성하는 복수개의 유전체층은 고유전율을 갖는 세라믹 그린시트로 제조될 수 있다.
상기 제1 외부 전극(10a) 및 제2 외부 전극(10b)은 전기 전도성이 우수한 물질로 형성될 수 있으며, 적층 세라믹 콘덴서 내부에 형성된 제1 내부 전극 패턴, 제2 내부 전극 패턴 또는 다양한 패턴과 외부 소자를 전기적으로 연결하는 역할을 할 수 있으며, 이에 제한되는 것은 아니나 Ni, Ag 또는 Pd와 같은 물질로 이루어질 수 있다.
본 발명의 일 실시예에 따른 적층 세라믹 콘덴서의 분해 사시도를 나타내는 도 2를 참조하면, 상기 적층 본체(20)는 상하면에 배치된 제1 커버층(100a) 및 제2 커버층(100b), 제1 내부 전극 패턴(30a)가 인쇄된 제1 유전체 시트(201, 208) 및 제2 내부 전극 패턴(30b)가 인쇄된 제2 유전체 시트(202, 209)를 포함한다.
상기 적층 본체(20)를 는 복수개의 유전체층이 적층되어 있으며, 특히 상하부에 형성된 상기 제1 커버층(100a)과 제2 커버층(100b) 및 상기 제1 커버층(100a)과 상기 제2 커버층(100b) 사이에 배치되는 복수개의 유전체 시트(201, 202, 208, 209)를 포함하고, 상기 복수개의 유전체층은 세라믹 그린시트 형태로 제조되어 이후 소성 및 적층 과정을 거쳐 복수개의 유전체층으로 제조될 수 있다.
상기 세라믹 그린시트는 세라믹 파우더, 에틸 셀룰로오스와 폴리비닐 부티랄 등을 포함하는 유기 바인더 및 유기 용제를 포함하는 세라믹 페이스트가 도포되어 형성될 수 있다.
상기 세라믹 파우더는 높은 유전율을 갖는 물질로서, 이에 제한되는 것은 아니나 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산바륨 파우더가 사용될 수 있다.
상기 제1 내부 전극 패턴(30a) 및 제2 내부 전극 패턴(30b)은 전기 전도성이 우수한 도전성 금속으로 형성될 수 있으며, 이에 제한되는 것은 아니나, 예를 들면 Ni, Cu, Pd 및 이들의 합금으로 이루어진 군 중에서 선택된 하나 이상을 포함할 수 있다.
상기 적층 본체(20)은 상하부에 형성된 제1 커버층(100a) 및 제2 커버층(100b), 제1 내부 전극 패턴이 인쇄된 복수개의 제1 유전체층(201, 208) 및 제2 내부 전극 패턴이 인쇄된 복수개의 제2 유전체층(202, 209)을 포함한다. 그리고, 상기 제1 유전체층(201, 208)과 제2 유전체층(202, 209)는 서로 교차 적층되어 제1 내부 전극 패턴(30a)이 제1 측면으로 인출되게 할 수 있고, 제2 내부 전극 패턴(30b)이 제3 측면으로 인출되게 할 수 있다.
도 3은 도 2에 도시된 것과 같은 복수개의 유전체층이 적층되어 형성된 적층 본체를 나타내는 사시도이다.
도 3을 참조하면, 적층 본체(20)의 상면과 하면에 제1 커버층(100a)과 제2 커버층(100b)이 형성되어 있고, 사이에 제1 유전체층과 제2 유전체층이 교차 적층되어 제1 내부 전극 패턴(30a)은 제1 측면으로 제2 내부 전극 패턴(30b)은 제3 측면으로 인출되도록 형성된다.
여기서, A-A' 방향은 제2 측면과 제4 측면 방향으로서, 제2 측면과 제4측면으로 제1 내부 전극 패턴(30a)과 제2 내부 전극 패턴(30b)이 모두 노출된다.
상기 제1 커버층(100a) 및 제2 커버층(100b)은 복수개의 내부 전극 패턴이 인쇄된 유전체층 상하부에 형성되어 내부에 형성된 패턴들을 외부로부터 보호하는 역할을 한다.
제1 측면과 제3측면에는 각각 제1 내부 전극 패턴(30a) 또는 제2 내부 전극 패턴(30b)이 인출되도록 형성되나, 이 후 제1 측면에 제1 외부 전극(10a)이 형성되고, 제3 측면에는 제2 외부 전극(10b)이 형성되기 때문에 제1 내부 전극 패턴(30a)과 제2 내부 전극 패턴(30b)은 외부로 노출되지 않고 각각 제1 외부 전극(10a) 및 제2 외부 전극(10b)으로부터 보호받을 수 있다.
그러나, 제2 측면과 제4 측면에는 제1 내부 전극 패턴(30a)과 제2 내부 전극 패턴(30b)이 모두 노출되도록 형성되기 때문에 별도의 사이드 부를 배치하여 내부에 형성된 내부 전극 패턴들을 보호할 필요가 있다.
사이드 부를 형성하기 위하여, 적층 본체(120)을 유전체를 세라믹을 포함하는 슬러리에 딥핑(dipping)할 수 있다.
슬러리는 세라믹 파우더, 유기 바인더 및 유기 용제를 포함할 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 사이드 부를 형성할 때에 내열성 및 내구성이 우수하여 작동 가동 범위가 넓은 물질이 사용될 수 있다.
상기 세라믹 파우더는 이에 제한되는 건은 아니나 티탄산 바륨계 재료, 납 복합 페로브스카이트계 재료, 티탄산스트론튬계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산바륨 파우더가 사용될 수 있다.
유기 바인더는 슬러리 내부에서 세라믹 파우더의 분산성을 확보하기 위한 것으로, 이에 제한되는 것은 아니나 에틸 셀룰로오스, 폴리 비닐 부티랄 및 이들의 혼합물이 사용될 수 있다.
상기와 같이 제조된 슬러리에 적층 본체(120)를 딥핑(dipping)하면 적층 본체(120)가 슬러리와 접착된 면에 슬러리가 도포되어 사이드부가 형성될 수 있다. 그리고, 원하는 두께를 갖는 적층 본체(120)를 형성하기 위하여 딥핑(dipping)하고 건조하는 것을 반복하여 원하는 양의 슬러리를 적층 본체(120)에 도포할 수 있다.
상기 적층 본체(120)가 슬러리에 딥핑(dipping)된 경우 적층 본체(120)의 제1 측면과 제3 측면에는 외부 전극이 형성되어야 하기 때문에 슬러리가 도포되면 안 된다. 따라서 제1 측면과 제3 측면은 외부로 노출되지 않게 하여 필름을 부착하여 슬러리에 딥핑(dipping)할 수 있고, 이에 제한되는 것은 아니나 제1 측면과 제3 측면이 절단되기 전에 제1 측면과 제3 측면은 노출되지 않은 상태에서 딥핑(dipping)이 이루어질 수 있다.
상기 적층 본체(120)가 딥핑(dipping)되는 경우 적층 본체(120)의 제1 커버층(100a), 제2 커버층(100b), 제2 측면 및 제4 측면이 외부로 노출되어 있어 슬러리가 도포될 수 있다.
상기 제1 커버층(100a)와 제2 커버층(100b)에 까지 슬러리가 도포되는 경우 제1 커버층(100a)와 제2 커버층(100b)의 두께가 지나치게 두꺼워져 상대적으로 칩의 부피를 지나치게 크게 할 수 있다.
도 4를 참조하면, 따라서, 본 발명의 일 실시예에 따르면 상기 제1 커버층(100a)와 제2 커버층(100b)에 제1 필름(110a) 및 제2 필름(110b)을 부착할 수 있다.
상기 제1 필름(110a) 및 제2 필름(110b)은 본 발명의 일 실시예에 따르면 점착성 필름일 수 있다.
점착성 필름은 탈부착이 가능한 필름으로써 제1 커버층(100a) 및 제2 커버층(100b)에 용이하게 부착되었다가, 슬러리에 딥핑한 후 용이하게 제거될 수 있다. 점착성 필름과 같은 필름이 커버층에 부착된 경우 슬러리가 커버층에 도포되지 않고 점착성 필름에 도포되고 이 후 필름을 제거하면 도포된 슬러리가 함께 제거되기 때문에 커버층에 슬러리가 도포되는 것을 방지할 수 있다.
본 발명의 일 실시예에 따르면 상기 제1 필름 및 제2 필름은 UV(Ultraviolet) 점착성 필름인 것이 바람직하다. UV 점착성 필름은 자외선을 조사하기 전에는 접착성을 유지하여 용이하게 커버층에 부착될 수 있으며, 슬러리를 도포한 뒤 자외선을 조사하여 UV 점착성 필름의 접착성을 제거되여 쉽게 떨어져 나가게 할 수 있는 필름이다.
본 발명의 일 실시예에 따르면 제1 필름(110a) 및 제2 필름(110b)을 제1 커버층(110a)과 제2 커버층(100b)에 각각 부착할 수 있으며, 그에 따라 슬러리에 침지하였을 때에 제1 필름(110a)과 제2 필름(110b) 상에는 슬러리가 부착되지 않을 수 있다.
도 5를 참조하면, 그에 따라 슬러리는 제2 측면과 제4 측면에만 부착되어 제1 사이드 부(150a) 및 제2 사이드 부(150b)를 형성할 수 있다.
도 5 및 도 6을 참조하면, 적층 세라믹 콘덴서의 적층 본체(120)의 A1-A1' 방향에 해당하는 제2 측면과 제4 측면에는 제1 사이드 부(150a)와 제2 사이드 부(150b)가 형성될 수 있다.
상기 제1 사이드 부(150a) 및 제2 사이드 부(150b)의 두께는 딥핑(dipping) 횟수에 따라 조절될 수 있으며, 딥핑을 많이 할수록 두껍게 할 수 있다.
따라서, 본 발명의 일 실시예에 따른 적층 세라믹 콘덴서의 경우 B-B' 방향에 해당하는 제1 측면과 제3 측면에는 제1 외부 전극 및 제2 외부 전극이 형성될 수 있으며, A1-A1' 방향에 해당하는 제2 측면과 제4 측면에는 제1 사이드 부(150a) 및 제2 사이드 부(150b)가 형성될 수 있다.
특히, 상기 적층 본체(120)의 경우 내부에 형성된 복수개의 전극 패턴을 보호하기 위하여 복수개의 유전체층의 최상부 및 최하부에는 제1 커버층(100a)과 제2 커버층(100b)이 형성되며, 적층 본체(120)의 제2 측면과 제4 측면에는 제1 사이드 부(150a)와 제2 사이드 부(150b)가 형성될 수 있다.
그에 따라서, 칩의 사이드 부, 특히 사이드 부의 끝부분에 해당하는 에지 부의 두께를 확보하여 내구성이 우수하고 크랙 형성을 방지할 수 있는 칩을 제조할 수 있게 된다.
특히, 도 5를 참조하면, 본 발명의 적층 본체(120)의 사이드 부의 최대 두께 d1이라 하고, 사이두 부에서 적층 본체(120) 모서리 부 접촉하는 부분인 에지(edge) 부의 두께 d2라 할 때에 d1, d2는 다음과 같은 [식 1] 및 [식 2]를 만족할 수 있다.
[식 1]
10㎛ ≤ d1 ≤ 30㎛
[식 2]
2㎛ ≤ d2 ≤ d1
본 발명의 일 실시예에 따르면, 상기 적층 본체(120)의 사이드 부의 최대 두께는 적층 본체 내부에 형성된 패턴을 보호하기 위한 칩의 강도 및 내구성을 확보하기 위하여 10㎛이상의 두께를 갖게 하는 것이 바람직하다.
그러나, 상기 사이드 부의 최대 두께가 30㎛를 초과하는 경우 내부 전극 패턴을 형성할 수 있는 공간이 협소해지므로 용량을 구현하기 어려워진다. 따라서, 상기 사이드 부의 최대 두께는 30㎛ 이하인 것이 바람직하고, 용량을 최대화하기 위하여는 20㎛ 이하의 두께를 갖는 것이 바람직하다.
또한, 상기 사이드 부 중 특히 에지(edge)의 두께는 2㎛ 이상인 것이 바람직하다. 상기 에지(edge) 부의 두께가 d2는 2㎛ 미만이 되는 경우 외부 전극 연결시 방사 크랙이 발생할 수 있고, 외부로부터의 내습성을 확보하기 어렵기 때문에 2㎛ 이상인 것이 바람직하다.
그리고, 용량을 구현하기 위하여 d1에 해당하는 사이드 부의 두께보다는 작은 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기와 같은 두께의 제1 사이드 부 및 제2 사이드 부가 형성된다 하더라도, 상기 제1 커버층 및 제2 커버층의 두께는 10㎛이하를 만족할 수 있다.
상기 제1 커버층 및 제2 커버층에는 제1 필름 및 제2 필름이 부착되고, 사이드 부 형성 공정 이후, 제1 필름 및 제2 필름은 제거되기 때문에 커버층은 슬러리의 도포에 영향을 받지 않으며, 유전체층의 두께를 유지할 수 있다.
본 발명의 일 실시예에 따르면, 상기 커버층의 두께는 10㎛ 이상인 경우 고용량을 구현하기 어렵기 때문에 10㎛ 이하의 두께를 갖는 것이 바람직하다.
본 발명의 일 실시예에 따르면 제1 사이드 부 및 제2 사이드 부가 칩의 양면에 형성되기 때문에, 칩의 마진(margine)에 해당하는 두께를 확보할 수 있어 칩의 내구성 및 내습성을 확보할 수 있다.
그리고, 에지(edge) 부의 두께를 확보할 수 있기 때문에 칩의 방사 크랙 등과 같은 변형이 발생하는 것을 방지할 수 있다.
더 나아가, 상기 사이드 부와 에지(edge) 부의 두께를 확보하면서도 얇은 두께의 커버층의 두께를 보장할 수 있기 때문에, 본 발명의 일 실시예에 따르면 고용량을 구현하면서도 내구성이 강한 칩을 제조할 수 있다.
본 발명의 일 실시예에 따르면 적층 세라믹 콘덴서에 있어서, 간단한 방법으로 서로 대향하는 측면만 원하는 두께의 사이드 부를 형성할 수 있고, 그에 따라 칩의 신뢰성을 향상시키면서도 초고용량 적층 세라믹 콘덴서를 구현할 수 있다.

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  8. 제1 커버층, 제2 커버층, 상기 제1 커버층과 제2 커버층 사이에 형성되며 제1 내부 전극 패턴이 인쇄된 복수개의 제1 유전체층 및 상기 제1 커버층과 제2 커버층 사이에 형성되며 상기 복수개의 제1 유전체층과 교차 적층되며 제2 내부 전극 패턴이 인쇄된 복수개의 제2 유전체층을 포함하고, 제1 측면, 제2 측면, 제3 측면 및 제4 측면을 포함하는 적층 본체를 마련하는 단계;
    상기 적층 본체의 상기 제1 커버층 및 제2 커버층에 제1 필름 및 제2 필름을 부착하는 단계;
    상기 제1 필름 및 제2 필름이 부착된 적층 본체를 슬러리에 딥핑(dipping)하여 상기 제2 측면 및 제4 측면과 상기 제1 및 제2 필름상에 슬러리를 도포하여 상기 제2 측면 및 제4 측면에 각각 제1 사이드부 및 제2 사이드부를 형성하는 단계; 및
    상기 적층 본체에 부착된 상기 제1 필름 및 제2 필름을 제거하는 단계;
    를 포함하는 적층 세라믹 콘덴서 제조방법.
  9. 제8항에 있어서,
    상기 제1 필름 또는 제2 필름은 점착성 필름인 적층 세라믹 콘덴서 제조방법.
  10. 제8항에 있어서,
    상기 제1 필름 또는 제2 필름은 UV(Ultraviolet) 점착성 필름인 적층 세라믹 콘덴서 제조방법.
  11. 제8항에 있어서,
    상기 제1 사이드 부 및 제2 사이드 부의 두께를 딥핑(dipping)하는 횟수를 조절하여 제어하는 적층 세라믹 콘덴서 제조방법.
  12. 제8항에 있어서,
    상기 제1 측면 및 제3 측면이 절단되기 전의 적층 본체를 딥핑(dipping)하는 적층 세라믹 콘덴서 제조방법.
  13. 제8항에 있어서,
    상기 제1 사이드 부 또는 제2 사이드 부의 최대 두께는 10㎛ 내지 30㎛인 적층 세라믹 콘덴서 제조방법.
  14. 제8항에 있어서,
    상기 제1 사이드 부 또는 상기 제2 사이드 부의 최대 두께가 10㎛ 내지 20㎛인 적층 세라믹 콘덴서 제조방법.
  15. 제8항에 있어서,
    상기 제1 사이드 부 또는 상기 제2 사이드 부에서 적층 본체 모서리부에 접촉 에지(edge) 부의 두께가 2㎛이상인 적층 세라믹 콘덴서 제조방법.
  16. 제8항에 있어서,
    상기 제1 커버층 또는 상기 제2 커버층의 두께가 10㎛ 이하인 적층 세라믹 콘덴서 제조방법.
  17. 제8항에 있어서,
    상기 제1 측면 및 제3 측면에 각각 제1 외부 전극 및 제2 외부 전극을 형성하는 단계를 더 포함하는 적층 세라믹 콘덴서 제조방법.
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