KR100583317B1

KR100583317B1 - Driving device and driving method of liquid crystal display

Info

Publication number: KR100583317B1
Application number: KR1020030091795A
Authority: KR
Inventors: 조봉래
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2003-12-16
Filing date: 2003-12-16
Publication date: 2006-05-25
Also published as: KR20050060230A

Abstract

본 발명은 제조비용을 절감함과 아울러 설계의 자유도를 확보할 수 있도록 한 액정표시장치의 구동장치에 관한 것이다.The present invention relates to a driving device of a liquid crystal display device which can reduce manufacturing costs and secure design freedom.

본 발명의 액정표시장치의 구동장치의 구동회로부는 외부로부터 공급된 데이터의 비트값에 대응하여 다수의 승압 디코더들 중 어느 하나에서 소정의 전압값을 출력하기 위한 승압 디코딩부를 구비한다.The driving circuit of the driving apparatus of the liquid crystal display device of the present invention includes a boost decoding unit for outputting a predetermined voltage value from any one of the plurality of boosting decoders in response to a bit value of data supplied from the outside.

Description

Driving apparatus and driving method of liquid crystal display device {Apparatus and Method of Driving Liquid Crystal Display Device}

도 1은 종래의 폴리 실리콘 박막트랜지스터를 이용한 액정표시장치의 구성을 개략적으로 나타내는 도면. 1 is a view schematically showing a configuration of a liquid crystal display device using a conventional polysilicon thin film transistor.

도 2는 도 1에 도시된 데이터 드라이버를 나타내는 블록도.FIG. 2 is a block diagram illustrating a data driver shown in FIG. 1. FIG.

도 3은 도 2에 도시된 디코딩부, 레벨쉬프터부 및 DAC부의 구성을 나타내는 도면. 3 is a diagram illustrating the configuration of a decoding unit, a level shifter unit, and a DAC unit shown in FIG. 2;

도 4는 도 2에 도시된 디코딩부, 레벨쉬프터부 및 DAC부의 구성의 다른예를 나타내는 도면. 4 is a diagram illustrating another example of the configuration of the decoding unit, the level shifter unit, and the DAC unit shown in FIG. 2;

도 5는 본 발명의 실시예에 의한 데이터 드라이버를 나타내는 블록도. 5 is a block diagram showing a data driver according to an embodiment of the present invention.

도 6은 도 5에 도시된 승압 디코딩부 및 DAC부를 나타내는 도면.FIG. 6 is a diagram illustrating a boost decoding unit and a DAC unit shown in FIG. 5. FIG.

도 7은 도 5에 도시된 승압 디코딩부에 포함된 제 1 및 제 2디코더를 나타내는 도면.FIG. 7 is a diagram illustrating first and second decoders included in the boost decoding unit illustrated in FIG. 5.

도 8은 도 7에 도시된 디코더의 상세한 구성을 나타내는 회로도.8 is a circuit diagram showing a detailed configuration of a decoder shown in FIG.

도 9는 도 8에 도시된 디코더의 동작과정을 나타내는 파형도. 9 is a waveform diagram illustrating an operation process of a decoder illustrated in FIG. 8.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10 : 액정패널 12 : 데이터 드라이버10 liquid crystal panel 12 data driver

14 : 게이트 드라이버 16 : 화상표시부14 gate driver 16 image display unit

20,22,24 : 디코딩부 22a,22b,22c,76,78 : 디코더20, 22, 24: decoder 22a, 22b, 22c, 76, 78: decoder

26 : 레벨 쉬프터부 26a,26b,26c : 레벨 쉬프터26: level shifter 26a, 26b, 26c: level shifter

28,30,32,52 : 디지털-아날로그 변환부28,30,32,52: Digital-to-analog converter

30a,30b,30c,72a,72b,72c,72d : 스위칭소자30a, 30b, 30c, 72a, 72b, 72c, 72d: switching element

31,72 : 스위칭부 34 : 멀티플렉서부31,72: switching section 34: multiplexer section

36,56 : 쉬프트 레지스터부 38,58 : 래치부36,56: shift register portion 38,58: latch portion

40,60 : 출력 버퍼부 50 : 승압 디코딩부40,60: output buffer section 50: step-up decoding section

54 : 선택부 70 : 앤드게이트54: selection unit 70: end gate

74,102,104 : 인버터 100 : 인버터부74,102,104: Inverter 100: Inverter

본 발명은 액정표시장치의 구동장치 및 구동방법에 관한 것으로 특히, 제조비용을 절감함과 아울러 설계의 자유도를 확보할 수 있도록 한 액정표시장치의 구동장치 및 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving device and a driving method of a liquid crystal display device, and more particularly, to a driving device and a driving method of a liquid crystal display device capable of reducing manufacturing costs and securing design freedom.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화 상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix and a driving circuit for driving the liquid crystal panel.

액정패널에는 게이트라인들과 데이터라인들이 교차하게 배열되고 그 게이트라인들과 데이터라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속된다. 박막트랜지스터의 게이트단자는 게이트라인들 중 어느 하나에 접속된다.In the liquid crystal panel, the gate lines and the data lines are arranged to cross each other, and the liquid crystal cells are positioned in an area where the gate lines and the data lines cross each other. The liquid crystal panel is provided with pixel electrodes and a common electrode for applying an electric field to each of the liquid crystal cells. Each of the pixel electrodes is connected to any one of the data lines via source and drain terminals of a thin film transistor, which is a switching element. The gate terminal of the thin film transistor is connected to one of the gate lines.

구동회로는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터라인들을 구동하기 위한 데이터 드라이버를 구비한다. 게이트 드라이버는 스캐닝신호를 게이트라인들에 순차적으로 공급하여 액정패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 데이터 드라이버는 게이트라인들 중 어느 하나에 게이트신호가 공급될 때마다 데이터라인들 각각에 비디오신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 비디오신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.The driving circuit includes a gate driver for driving the gate lines and a data driver for driving the data lines. The gate driver sequentially supplies the scanning signals to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a video signal to each of the data lines whenever a gate signal is supplied to any one of the gate lines. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the video signal for each liquid crystal cell.

이러한 액정표시장치에 이용되는 박막트랜지스터는 반도체층으로 아몰퍼스(Amorphous) 실리콘과 폴리(Poly) 실리콘을 사용하는가에 따라 아몰퍼스 실리콘형과 폴리 실리콘형으로 구분된다.Thin film transistors used in such liquid crystal display devices are classified into amorphous silicon type and polysilicon type depending on whether amorphous silicon and polysilicon are used as semiconductor layers.

아몰퍼스 실리콘형 박막트랜지스터는 비정질 구조로 형성되어 특성이 안정된 장점을 가지고 있으나 전하 이동도가 비교적 작아 화소 밀도를 향상시키는 경우에 는 적용이 어려운 단점이 있다. 또한, 아몰퍼스 실리콘형 박막트랜지스터를 사용하는 경우 상기 게이트 드라이버와 데이터 드라이버와 같은 주변 구동회로들은 별도로 제작하여 액정패널에 실장시켜야 하므로 액정표시장치의 제조비용이 높다는 단점이 있다. Amorphous silicon type thin film transistor has an advantage of stable characteristics because it is formed of an amorphous structure, but it is difficult to apply in the case of improving pixel density due to relatively small charge mobility. In addition, in the case of using an amorphous silicon type thin film transistor, peripheral driving circuits such as the gate driver and the data driver have to be manufactured separately and mounted in the liquid crystal panel, which has a disadvantage in that the manufacturing cost of the liquid crystal display device is high.

반면에, 폴리 실리콘형 박막트랜지스터는 전하 이동도가 높음에 따라 화소밀도 증가에 어려움이 없을 뿐만 아니라 주변 구동회로들을 액정패널에 내장할 수 있게 되어 제조단가를 낮출 수 있는 장점을 가지고 있다. 이에 따라, 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치가 대두되고 있다.On the other hand, the polysilicon thin film transistor has an advantage of not only difficulty in increasing pixel density due to high charge mobility, but also lowering manufacturing cost by allowing peripheral driving circuits to be embedded in the liquid crystal panel. Accordingly, liquid crystal displays using polysilicon thin film transistors have emerged.

도 1은 종래의 폴리 실리콘 박막트랜지스터를 이용한 액정표시장치의 구성을 개략적으로 도시한다.1 schematically illustrates a configuration of a liquid crystal display device using a conventional polysilicon thin film transistor.

도 1을 참조하면, 종래의 폴리 실리콘 박막트랜지스터를 이용한 액정표시장치는 화상표시부(16), 게이트 드라이버(14) 및 데이터 드라이버(12)가 형성된 액정패널(10)을 구비한다. Referring to FIG. 1, a conventional liquid crystal display using a polysilicon thin film transistor includes a liquid crystal panel 10 in which an image display unit 16, a gate driver 14, and a data driver 12 are formed.

화상표시부(16)는 매트릭스 형태로 배열된 액정셀들(LC)을 통해 화상을 표시한다. 액정셀들(LC) 각각은 게이트라인(GL)과 데이터라인(DL)의 교차점에 접속된 스위칭소자로서 폴리 실리콘을 이용한 박막 트랜지스터(TFT)를 포함한다. 이와 같은 박막 트랜지스터(TFT)들은 아몰퍼스 실리콘을 이용한 박막 트랜지스터(TFT) 보다 높은 응답속도를 갖는다. 데이터라인들(DL)은 데이터 드라이버(12)로부터 비디오신호를 공급받는다. 게이트라인들(GL)은 게이트 드라이버(14)로부터 게이트펄스를 공급받는다. The image display unit 16 displays an image through liquid crystal cells LC arranged in a matrix. Each of the liquid crystal cells LC includes a thin film transistor TFT using polysilicon as a switching element connected to an intersection of the gate line GL and the data line DL. Such thin film transistors (TFTs) have a higher response speed than thin film transistors (TFTs) using amorphous silicon. The data lines DL receive a video signal from the data driver 12. The gate lines GL receive a gate pulse from the gate driver 14.

게이트 드라이버(14)는 도시되지 않은 타이밍 콘트롤러로부터의 게이트 제어신호(GCS), 즉, 게이트 스타트 펄스를 쉬프트시킴으로써 게이트라인들(GL)에 순차적으로 게이트펄스를 공급한다. The gate driver 14 sequentially supplies gate pulses to the gate lines GL by shifting the gate control signal GCS from the timing controller (not shown), that is, the gate start pulse.

데이터 드라이버(12)는 타이밍 콘트롤러부터의 데이터 제어신호(DCS) 및 데이터(Data)를 공급받는다. 그리고, 데이터 드라이버(12)는 도시되지 않은 감마전압 발생부로부터 정극성 및 부극성 감마전압을 공급받는다. 이와 같은 데이터 드라이버(12)는 정극성 또는 부극성 감마전압을 이용하여 데이터(Data)를 비디오신호로 변환하여 데이터라인들(DL)로 공급한다. The data driver 12 receives a data control signal DCS and data Data from a timing controller. The data driver 12 receives positive and negative gamma voltages from a gamma voltage generation unit (not shown). The data driver 12 converts the data Data into a video signal using the positive or negative gamma voltage and supplies the data to the data lines DL.

이를 위하여, 데이터 드라이버(12)는 도 2에 도시된 바와 같이 데이터(Data)에 대응하는 감마전압이 선택되도록 제어하는 디코딩부(20) 및 레벨 쉬프터부(26)와, 레벨 쉬프터부(26)로부터 공급되는 신호에 대응하여 데이터(Data)를 아날로그 비디오신호로 변환하는 디지털-아날로그 변환부(이하 "DAC부"라 함)(28)와, 극성신호(POL)의 제어에 의하여 DAC부(28)로부터 출력된 정극성 비디오신호 및 부극성 비디오신호 중 어느 하나를 출력하기 위한 멀티플렉서(이하 "MUX부"라 함)(34)와, 순차적인 샘플링신호를 공급하는 쉬프트 레지스터부(36)와, 샘플링신호에 응답하여 MUX부(34)로부터 출력된 비디오신호를 래치하여 동시에 출력하는 래치부(38)와, 래치부(38)로부터의 비디오신호를 완충하여 출력하는 출력 버퍼부(40)를 구비한다.(여기서, 도 2에는 데이터 드라이버(12)의 일례의 구성을 나타내는 것으로 실제로 다양하게 데이터 드라이버(12)가 구성된다)To this end, the data driver 12 includes a decoding unit 20, a level shifter 26, and a level shifter 26 for controlling a gamma voltage corresponding to the data to be selected as shown in FIG. 2. A digital-to-analog converter (hereinafter referred to as a "DAC unit") 28 for converting data (Data) into an analog video signal corresponding to a signal supplied from the DAC unit 28 under control of the polarity signal POL. A multiplexer (hereinafter referred to as a "MUX unit") 34 for outputting any one of a positive video signal and a negative video signal outputted from the subfield 1), a shift register unit 36 for supplying a sequential sampling signal, And a latch unit 38 for latching and simultaneously outputting the video signal output from the MUX unit 34 in response to the sampling signal, and an output buffer unit 40 for buffering and outputting the video signal from the latch unit 38. (Here, FIG. 2 shows the data driver 12. The data driver 12 is actually configured to show the configuration of an example.)

디코딩부(20)는 입력된 데이터(Data)에 대응하여 특정 계조의 감마전압이 선 택되도록 한다. 이와 같은 디코딩부(20)는 입력된 데이터(Data)에 대응하여 정극성 감마전압의 계조를 제어하기 위한 P디코딩부(22)와, 입력된 데이터(Data)에 대응하여 부극성 감마전압의 계조를 제어하기 위한 N디코딩부(24)를 구비한다. The decoding unit 20 selects a gamma voltage having a specific gray level in response to the input data. The decoding unit 20 includes a P decoding unit 22 for controlling the gray level of the positive gamma voltage in response to the input data, and a gray level of the negative gamma voltage in response to the input data. It is provided with an N decoding unit 24 for controlling.

P디코딩부(22)는 입력된 데이터(Data)에 대응하여 특정 계조의 정극성 감마전압이 선택되도록 특정신호를 출력한다. 그리고, N디코딩부(24)는 입력된 데이터(Data)에 대응하여 특정 계조의 부극성 감마전압이 선택되도록 특정신호를 출력한다. The P decoding unit 22 outputs a specific signal such that a positive gamma voltage of a specific gray level is selected in response to the input data Data. The N decoding unit 24 outputs a specific signal such that a negative gamma voltage having a specific gray level is selected in response to the input data Data.

이를 위하여, P디코딩부(22) 및 N디코딩부(24) 각각은 다수개의 디코더를 구비한다. 예를 들어, P디코딩부(22)는 도 3에 도시된 바와 같이 데이터(Data)의 비트수가 6비트인 경우 2⁶개, 즉 64개의 디코더(22a,...,22b,22c)를 포함한다. 마찬가지로, N디코딩부(22)도 데이터(Data)의 비트수가 6비트인 경우 64개의 디코더를 포함한다. For this purpose, each of the P decoding unit 22 and the N decoding unit 24 includes a plurality of decoders. For example, as shown in FIG. 3, the P decoding unit 22 includes 2 to ⁶ , that is, 64 decoders 22a to 22b and 22c when the number of bits of the data is 6 bits. do. Similarly, the N decoding unit 22 also includes 64 decoders when the number of bits of data is 6 bits.

디코더(22a 내지 22c) 각각은 하위 3비트(D1 내지 D3)가 입력되는 제 1NAND 게이트(23a)와, 상위 3비트(D4 내지 D6)가 입력되는 제 2NAND 게이트(23b)와, 제 1 및 제 2NAND 게이트(23a,23b)의 출력값을 NOR연산하기 위한 NOR 게이트(23c)를 구비한다. 이와 같은 디코더(22a 내지 22c) 각각은 제 1 및 제 2NAND 게이트(23a,23b)에 입력되는 데이터(Data)의 비트값에 제어되면서 어느 하나의 디코더(22a 내지 22c)에서만 "1"의 신호가 출력되도록 제어된다.Each of the decoders 22a to 22c includes a first NAND gate 23a to which the lower three bits D1 to D3 are input, a second NAND gate 23b to which the upper three bits D4 to D6 are input, and a first and a second. A NOR gate 23c for NOR operation of the output values of the 2NAND gates 23a and 23b is provided. Each of the decoders 22a to 22c is controlled by bit values of data input to the first and second NAND gates 23a and 23b, and a signal of "1" is applied to only one of the decoders 22a to 22c. Output is controlled.

예를 들어, P디코딩부(22)에 설치된 첫번째 디코더(22a)의 제 1NAND 게이트(23a)에는 /D1, /D2, /D3의 비트가 입력되고(여기서, "/"는 반전을 의미한다), 제 2NAND 게이트(23b)에는 /D4,/D5,/D6의 비트가 입력된다. 따라서, D1 내지 D6의 비트수 모두가 "0"의 값을 가질 때 P디코딩부(22)에 설치된 첫번째 디코더(22a)에서 "1"의 신호가 출력된다. 이때, 첫번째 디코더(22a)를 제외한 나머지 디코드들에서는 "1"의 신호가 출력되지 않는다. For example, bits of / D1, / D2, and / D3 are input to the first NAND gate 23a of the first decoder 22a installed in the P decoding unit 22 (where "/" means inversion). The bits of / D4, / D5 and / D6 are input to the second NAND gate 23b. Therefore, when all the bits of D1 to D6 have a value of "0", the signal of "1" is output from the first decoder 22a provided in the P decoding section 22. At this time, the signal of "1" is not output in the remaining decodes except the first decoder 22a.

그리고, P디코딩부(22)에 설치된 마지막 디코더(22c)의 제 1NAND 게이트(23a)에는 D1, D2, D3의 비트가 입력되고, 제 2NAND 게이트(23b)에는 D4, D5, D6의 비트가 입력된다. 따라서, D1 내지 D6의 비트수 모두가 "1"의 값을 가질 때 P디코딩부(22)에 설치된 마지막 디코더(22c)에서 "1"의 신호가 출력된다. 이때, 마지막 디코더(22c)를 제외한 나머지 디코더들에서는 "1"의 신호가 출력되지 않는다. 즉, P디코딩부(22)는 자신에게 입력되는 데이터의 비트값에 대응하여 다수의 디코더(22a 내지 22c)들 중 어느하나의 디코더에서만 "1"의 값이 출력되도록 한다. 마찬가지로, N디코딩부(24)도 도 3과 동일한 구성을 가짐과 아울러 동일한 동작과정을 행한다. The bits of D1, D2, and D3 are input to the first NAND gate 23a of the last decoder 22c installed in the P decoding unit 22, and the bits of D4, D5, and D6 are input to the second NAND gate 23b. do. Therefore, when all the bits of D1 to D6 have a value of "1", a signal of "1" is output from the last decoder 22c provided in the P decoding section 22. At this time, the signal of "1" is not output to the other decoders except the last decoder 22c. That is, the P decoding unit 22 outputs a value of "1" only in any one of the plurality of decoders 22a to 22c corresponding to the bit value of the data input to the P decoding unit 22. Similarly, the N decoding section 24 also has the same configuration as in FIG. 3 and performs the same operation process.

레벨 쉬프터부(26)는 P디코딩부(22)(및 N디코딩부(24))로부터 입력되는 "1"의 신호값을 소정의 전압값(예를 들면 10V)으로 변환한다. 이를 위하여 레벨 쉬프터부(26)는 다수의 레벨 쉬프터(26a 내지 26c)를 구비한다. 레벨 쉬프터(26a 내지 26c) 각각은 디코더(22a 내지 22c)의 출력부마다 설치되어 "1"의 신호가 입력될 때 소정의 전압값을 출력하고, "0"의 신호가 입력될 때 기저전압(GND)을 출력한다. 마찬가지로, 레벨 쉬프터부(26)는 N디코딩부(24)로부터 입력되는 "1"의 신호값을 소정의 전압값으로 변환하여 출력한다.The level shifter section 26 converts the signal value of " 1 " input from the P decoding section 22 (and the N decoding section 24) into a predetermined voltage value (for example, 10V). For this purpose, the level shifter unit 26 includes a plurality of level shifters 26a to 26c. Each of the level shifters 26a to 26c is provided for each output unit of the decoders 22a to 22c to output a predetermined voltage value when a signal of "1" is input, and a base voltage (") when a signal of" 0 "is input. GND) is output. Similarly, the level shifter section 26 converts the signal value of " 1 " input from the N decoding section 24 into a predetermined voltage value and outputs it.

레벨 쉬프터부(26)에서 출력되는 소정의 전압값은 DAC부(28)로 공급된다. 여기서, P디코딩부(22)로부터 출력되어 레벨 쉬프터(26)에서 상승된 소정의 전압값은 PDAC부(30)로 공급되고, N디코딩부(24)로부터 출력되어 레벨 쉬프터(26)에서 상승된 소정의 전압값은 NDAC부(32)로 공급된다. The predetermined voltage value output from the level shifter section 26 is supplied to the DAC section 28. Here, the predetermined voltage value output from the P decoding unit 22 and raised in the level shifter 26 is supplied to the PDAC unit 30, and output from the N decoding unit 24 and raised in the level shifter 26. The predetermined voltage value is supplied to the NDAC unit 32.

PDAC부(30)로 공급된 소정의 전압값은 PDAC부(30)의 스위칭부(31)에 포함된 다수의 스위칭소자(30a 내지 30c) 중 어느 하나의 소자를 턴-온시킨다. 예를 들어, P디코딩부(22)에 포함된 마지막 디코더(22c)에서 "1"의 신호가 출력될 때(즉, "111111'의 데이터값) 63계조값을 표현할 수 있도록 특정 스위칭소자(30c)가 턴-온된다. 그러면, 63의 계조값을 표현할 수 있는 정극성의 전압값이 MUX부(34)로 공급된다. 그리고, P디코딩부(22)에 포함된 첫번째 디코더(22a)에서 "1"의 신호가 출력될 때(즉, "000000"의 데이터값) 0의 계조값을 표현할 수 있도록 특정 스위칭소자(30a)가 턴-온된다. 그러면, 0의 계조값을 표현할 수 있는 정극성의 전압값이 MUX부(34)로 공급된다. The predetermined voltage value supplied to the PDAC unit 30 turns on any one of the plurality of switching elements 30a to 30c included in the switching unit 31 of the PDAC unit 30. For example, when the signal of "1" is output from the last decoder 22c included in the P decoding unit 22 (that is, the data value of "111111"), the specific switching element 30c can be represented. ) Is turned on, and a positive voltage value capable of expressing a gray scale value of 63 is supplied to the MUX unit 34. Then, at the first decoder 22a included in the P decoding unit 22, " 1 " When the signal of " is output (that is, the data value of " 000000 "), the specific switching element 30a is turned on so that it can express the gray scale value of 0. Then, a positive voltage that can represent the gray scale value of 0 The value is supplied to the MUX portion 34.

실질적으로 레벨 쉬프터부(26)에 포함된 64개의 레벨 쉬프터들은 스위칭부(31)에 포함된 64개의 스위칭소자 중 어느 하나와 접속되어 소정의 계조레벨이 표시될 수 있도록 디코딩부(20)에서 "1"의 신호가 입력될 때 자신과 접속된 스위칭소자를 턴-온시킨다. Substantially, the 64 level shifters included in the level shifter unit 26 are connected to any one of the 64 switching elements included in the switch unit 31 so that the predetermined gray level can be displayed in the decoding unit 20. When a 1 "signal is input, the switching element connected to it is turned on.

마찬가지로, NDAC부(32)도 64개의 스위칭소자를 포함하고, 레벨 쉬프터(26)로부터 공급된 특정 전압신호에 대응하는 부극성의 전압을 MUX부(34)로 공급한다. Similarly, the NDAC unit 32 includes 64 switching elements, and supplies the negative voltage corresponding to the specific voltage signal supplied from the level shifter 26 to the MUX unit 34.

MUX부(34)는 극성제어신호(POL)에 응답하여 DAC부(28)로부터 공급되는 정극성 및 부극성 비디오신호 중 어느 하나의 비디오신호를 래치부(38)로 공급한다. The MUX unit 34 supplies one of the positive and negative video signals supplied from the DAC unit 28 to the latch unit 38 in response to the polarity control signal POL.

쉬프트 레지스터부(36)는 다수의 쉬프트 레지스터들을 포함한다. 이와 같은 쉬프트 레지스터부(36)는 소스 스타트 펄스(SSP)를 소스 샘플링 클럭(SSC)에 대응하여 순차적으로 쉬프트시키면서 샘플링신호를 출력한다. The shift register section 36 includes a plurality of shift registers. The shift register unit 36 outputs a sampling signal while sequentially shifting the source start pulse SSP in response to the source sampling clock SSC.

래치부(38)는 쉬프트 레지스터부(36)로부터의 샘플링신호에 응답하여 MUX부(34)로부터 공급된 비디오신호를 순차적으로 래치한다. 그리고, 래치부(38)는 소스 출력 인에이블(SOE)신호에 응답하여 래치된 다수의 비디오신호들을 출력버퍼부(40)로 공급한다. The latch unit 38 sequentially latches the video signal supplied from the MUX unit 34 in response to the sampling signal from the shift register unit 36. In addition, the latch unit 38 supplies a plurality of latched video signals to the output buffer unit 40 in response to a source output enable (SOE) signal.

출력버퍼부(40)는 래치부(38)로부터의 비디오신호들을 신호완충하여 데이터라인들(DL)로 공급한다. 종래의 데이터 드라이버(12)는 이와 같은 과정을 반복하면서 데이터라인들(DL)로 소정의 비디오신호를 공급한다. The output buffer unit 40 buffers the video signals from the latch unit 38 and supplies them to the data lines DL. The conventional data driver 12 supplies a predetermined video signal to the data lines DL while repeating the above process.

하지만, 이와 같은 종래의 데이터 드라이버(12)는 P디코딩부(28), N디코딩부(30) 각각에 다수의 디코더들을 포함함과 아울러 디코더들의 출력부마다 레벨 쉬프터들이 각각 설치되기 때문에 많은 회로부품들이 실장되어 생산 수율이 저하됨과 아울러 높은 제조비용이 소모되는 문제점이 있다. 아울러, 디코더들 및 레벨 쉬프터들 분리되어 설치되기 때문에 넓은 회로면적을 차지하고, 이에 따라 설계의 자유도를 확보하기 곤란했다. However, since the conventional data driver 12 includes a plurality of decoders in each of the P decoding unit 28 and the N decoding unit 30, and the level shifters are provided at the outputs of the decoders, many circuit components are provided. The mounting yield is reduced and there is a problem in that high manufacturing cost is consumed. In addition, since the decoders and the level shifters are separately installed, they occupy a large circuit area, thereby making it difficult to secure design freedom.

한편, 종래에는 도 4와 같이 레벨 쉬프터부(26)가 디코딩부(20)의 앞단에 설치되는 경우도 있다. 이와 같이 레벨 쉬프터부(26)가 디코딩부(20)의 앞단에 설치 되면 레벨 쉬프터부(26)에서 먼저 데이터들(Data)의 전압값이 상승되고, 상승된 전압값을 디코딩하여 감마전압을 선택하게 된다. 그 이외에 동작과정은 도 2에 도시된 데이터 드라이버와 동일하다. On the other hand, conventionally, the level shifter 26 is provided in front of the decoding unit 20 as shown in FIG. When the level shifter 26 is installed in front of the decoding unit 20 as described above, the voltage shifter 26 first increases the voltage value of the data, and decodes the elevated voltage to select the gamma voltage. Done. In addition, the operation process is the same as that of the data driver shown in FIG.

따라서, 본 발명의 목적은 제조비용을 절감함과 아울러 설계의 자유도를 확보할 수 있도록 한 액정표시장치의 구동장치 및 구동방법에 관한 것이다.
Accordingly, an object of the present invention relates to a driving device and a driving method of a liquid crystal display device which can reduce manufacturing costs and secure design freedom.

상기 목적을 달성하기 위하여 본 발명의 액정표시장치의 구동장치의 구동회로부는 외부로부터 공급된 데이터의 비트값에 대응하여 다수의 승압 디코더들 중 어느 하나에서 소정의 전압값을 출력하기 위한 승압 디코딩부를 구비한다.In order to achieve the above object, the driving circuit unit of the driving apparatus of the liquid crystal display device of the present invention boosts a decoding unit for outputting a predetermined voltage value from any one of a plurality of boosting decoders corresponding to a bit value of data supplied from the outside. Equipped.

상기 승압 디코딩부는 n(n은 자연수)비트의 데이터에 대응하여 2ⁿ개의 승압 디코더들을 구비한다.The boost decoding unit includes 2 ⁿ boost decoders corresponding to n (n is a natural number) bits of data.

상기 승압 디코더들 각각은 3비트씩을 입력받아 기저전위 또는 소정 전압값을 출력하기 위한 다수의 디코더를 구비한다.Each of the boost decoders includes a plurality of decoders for receiving 3 bits and outputting a base potential or a predetermined voltage value.

상기 승압 디코더들에 포함된 다수의 디코더들의 출력을 앤드 연산하기 위하여 승압 디코더들 각각에 설치되는 앤드게이트를 구비한다.And an AND gate provided in each of the boost decoders to AND the output of the plurality of decoders included in the boost decoders.

상기 디코더 각각은 데이터의 제 1비트 입력부와 소정의 전압값을 가지는 전 압원 사이에 설치되는 제 1 및 제 2스위치와, 데이터의 제 2비트 입력부와 전압원 사이에 설치되는 제 3 및 제 4스위치와, 데이터의 제 3비트 입력부와 전압원 사이에 설치되는 제 5 및 제 6스위치를 구비한다. Each of the decoders may include first and second switches provided between a first bit input unit of data and a voltage source having a predetermined voltage value, third and fourth switches installed between the second bit input unit and a voltage source of data; And fifth and sixth switches provided between the third bit input portion of the data and the voltage source.

상기 제 1 내지 제 3비트 입력부와 접속된 제 1스위치, 제 3스위치 및 제 5스위치는 외부로부터 공급되는 바이어스 전압에 의하여 항상 턴온된다.The first switch, the third switch, and the fifth switch connected to the first to third bit input units are always turned on by a bias voltage supplied from the outside.

상기 제 2스위치의 게이트단자 및 제 6스위치의 게이트단자는 제 3스위치에 접속되어 제 2비트 입력부의 입력값에 의하여 턴온 또는 턴오프된다.The gate terminal of the second switch and the gate terminal of the sixth switch are connected to the third switch and turned on or off by an input value of the second bit input unit.

상기 제 4스위치의 게이트단자는 제 1스위치 및 제 3스위치의 드레인단자에 접속된다.The gate terminal of the fourth switch is connected to the drain terminal of the first switch and the third switch.

상기 제 2비트 입력부로 "1"의 신호가 입력되면 제 2스위치 및 제 6스위치가 턴오프되어 제 3스위치의 드레인단자에 기저전위가 유기된다.When a signal of "1" is input to the second bit input unit, the second switch and the sixth switch are turned off, and the ground potential is induced at the drain terminal of the third switch.

상기 제 2비트 입력부로 "0"의 신호가 입력되면 제 2스위치 및 제 6스위치가 턴온되고, 제 1 및 제 2비트 입력부로 "1"의 신호가 입력되면 제 1 및 제 5스위치의 저항값이 증가되어 제 3스위치의 드레인단자로 전압원의 전압값이 유기된다.When a signal of "0" is input to the second bit input unit, a second switch and a sixth switch are turned on, and when a signal of "1" is input to the first and second bit input units, resistance values of the first and fifth switches are input. This increases and the voltage value of the voltage source is induced to the drain terminal of the third switch.

상기 제 2비트 입력부로 "0"의 신호가 입력되면 제 2스위치 및 제 6스위치가 턴온되고, 제 1 및 제 2비트 입력부 중 적어도 하나 이상의 비트로 "0"의 신호가 입력되면 "0"의 신호가 입력된 제 1스위치 및 제 5스위치중 적어도 하나의 스위칭소자로 전압원의 전압값이 공급되어 제 3스위치의 드레인단자로 기저전위가 유기된다.A second switch and a sixth switch are turned on when a signal of "0" is input to the second bit input unit, and a signal of "0" when a signal of "0" is input to at least one or more bits of the first and second bit input units. The voltage value of the voltage source is supplied to at least one switching element of the first switch and the fifth switch to which the is input, so that the ground potential is induced to the drain terminal of the third switch.

상기 제 3스위치의 드레인단자에 유기된 전압을 제 1인버팅하기 위한 제 1인 버터와, 제 1인버터로부터 공급된 전압을 제 2인버팅하여 출력하기 위한 제 2인버터를 추가로 구비한다.And a second inverter for firstly inverting the induced voltage at the drain terminal of the third switch, and a second inverter for secondly outputting and outputting the voltage supplied from the first inverter.

상기 2비트 입력부 앞단에 설치되는 인버터를 추가로 구비한다.It further includes an inverter installed in front of the 2-bit input unit.

본 발명의 액정표시장치의 구동장치의 구동회로부는 외부로부터 공급된 데이터의 비트값에 대응하여 다수의 승압 디코더들 중 어느 하나에서 소정의 전압값을 출력하기 위한 승압 디코딩부와, 극성제어신호에 의하여 제어되면서 외부로부터 공급된 부극성 감마전압 및 정극성 감마전압 중 어느 하나를 출력하기 위한 선택부와, 선택부로부터의 감마전압과 승압 디코딩부로부터 소정의 전압값을 공급받아 소정의 전압값에 대응하는 감마전압값을 선택하여 출력하는 디지털-아날로그 변환부와, 외부로부터 공급되는 소스 스타트 펄스를 소스 샘플링 신호에 대응하여 쉬프트시키면서 샘플링신호를 발생하는 쉬프트 레지스터와, 샘플링신호에 대응하여 디지털-아날로그 변환부로부터 공급되는 감마전압값을 순차적으로 래치하기 위한 래치부와, 상기 래치부로부터 공급된 감마전압값을 완충하여 데이터라인들로 공급하기 위한 출력 버퍼부를 구비한다.The driving circuit unit of the driving device of the liquid crystal display device of the present invention may include a boost decoding unit for outputting a predetermined voltage value from any one of the plurality of boosting decoders in response to a bit value of data supplied from the outside, and a polarity control signal. The control unit is configured to output any one of the negative gamma voltage and the positive gamma voltage supplied from the outside, and receives a predetermined voltage value from the gamma voltage and the boost decoding unit. A digital-analog converter for selecting and outputting a corresponding gamma voltage value, a shift register for generating a sampling signal while shifting an external source start pulse corresponding to a source sampling signal, and a digital-analog corresponding to a sampling signal A latch unit for sequentially latching the gamma voltage value supplied from the converter unit, And an output buffer unit for buffering the gamma voltage value supplied from the tooth unit and supplying the gamma voltage value to the data lines.

상기 디지털-아날로그 변환부는 승압 디코들과 동일한 수의 스위칭소자를 포함하며 각각의 스위칭부에는 서로 다른 전압레벨을 가지는 감마전압값이 공급된다.The digital-to-analog converter includes the same number of switching elements as the boost decodes, and each switch is supplied with a gamma voltage having a different voltage level.

상기 승압 디코딩부는 데이터의 비트값에 대응하여 다수의 스위칭소자 중 어 느 하나를 턴온시키기 위한 소정의 전압값을 상기 디지털-아날로그 변환부로 공급한다.The boost decoding unit supplies a predetermined voltage value for turning on any one of the plurality of switching elements in response to the bit value of the data to the digital-analog converter.

본 발명의 액정표시장치의 구동방법은 외부로부터 정극성 및 부극성의 감마전압을 공급하는 단계와, 극성제어신호의 제어에 의하여 정극성 및 부극성 감마전압 중 어느 하나의 감마전압을 출력하는 단계와, 외부로부터 공급되는 데이터에 대응하여 감마전압과 접속되는 다수의 스위칭소자 중 어느 하나의 스위칭소자를 턴온시켜 비디오신호를 생성하는 단계와, 비디오신호를 데이터라인들로 공급하는 단계를 포함한다.According to an exemplary embodiment of the present invention, a method of driving a liquid crystal display device includes supplying a positive and negative gamma voltage from an external source and outputting a gamma voltage of any one of a positive and a negative gamma voltage by controlling a polarity control signal. And turning on any one of a plurality of switching elements connected to the gamma voltage in response to data supplied from the outside to generate a video signal, and supplying the video signal to the data lines.

상기 비디오신호를 상기 데이터라인들로 공급하는 단계는 비디오신호를 순차적으로 래치하는 단계와, 래치된 비디오신호를 동시에 데이터라인들로 출력시키는 단계를 포함한다.Supplying the video signal to the data lines includes sequentially latching the video signal and outputting the latched video signal to the data lines simultaneously.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하 도 5 내지 도 9를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 5 to 9.

도 5는 액정패널에 실장되는 본 발명의 실시예에 의한 데이터 드라이버를 나타내는 도면이다.5 is a view showing a data driver according to an embodiment of the present invention mounted on a liquid crystal panel.

도 5를 참조하면, 본 발명의 실시예에 의한 데이터 드라이버는 데이터(Data)에 대응하는 감마전압이 선택되도록 제어하는 승압 디코딩부(50)와, 승압 디코딩부(50)로부터 공급되는 신호에 대응하여 데이터(Data)를 아날로그 비디오신 호로 변환하는 DAC부(52)와, 극성신호(POL)의 제어에 의하여 정극성 감마전압 및 부극성 감마전압 중 어느 하나의 감마전압을 DAC부(52)로 공급하기 위한 선택부(54)와, 순차적인 샘플링신호를 공급하는 쉬프트 레지스터부(56)와, 샘플링신호에 응답하여 DAC부(52)로부터 출력된 비디오신호를 래치하여 동시에 출력하는 래치부(58)와, 래치부(58)로부터의 비디오신호를 완충하여 출력하는 출력 버퍼부(60)를 구비한다. Referring to FIG. 5, a data driver according to an exemplary embodiment of the present invention corresponds to a boost decoding unit 50 for controlling a gamma voltage corresponding to data and a signal supplied from the boost decoding unit 50. The DAC unit 52 for converting data into an analog video signal, and the gamma voltage of either the positive or negative gamma voltage to the DAC unit 52 under the control of the polarity signal POL. A selector 54 for supplying, a shift register section 56 for supplying sequential sampling signals, and a latch section 58 for latching and simultaneously outputting video signals output from the DAC unit 52 in response to the sampling signals. ) And an output buffer unit 60 for buffering and outputting the video signal from the latch unit 58.

승압 디코딩부(50)는 입력된 데이터(Data)에 대응하여 특정 계조의 감마전압이 선택되도록 한다. 이와 같은 승압 디코딩부(50)는 데이터(Data)의 비트수에 대응하여 DAC부(52)에 포함된 특정 스위칭소자로 소정의 전압값(스위칭소자가 턴-온될 수 있는 전압)을 공급한다. 즉, 승압 디코딩부(50)는 도 2에 도시된 디코딩부(20) 및 레벨 쉬프터부(26)의 동작을 동시에 행한다. The boost decoding unit 50 selects a gamma voltage having a specific gray level in response to the input data. The boost decoding unit 50 supplies a predetermined voltage value (voltage at which the switching element can be turned on) to a specific switching element included in the DAC unit 52 corresponding to the number of bits of the data. That is, the boost decoding unit 50 simultaneously performs the operations of the decoding unit 20 and the level shifter 26 shown in FIG.

이를 위해, 승압 디코딩부(50)는 도 6과 같이 다수개의 승압 디코더(BVD)를 구비한다. 예를 들어, 승압 디코딩부(50)는 데이터(Data)의 비트수가 6비트인 경우 2⁶개, 즉 64개의 승압 디코더(BVD)를 포함한다. To this end, the boost decoding unit 50 is provided with a plurality of boost decoders (BVD) as shown in FIG. For example, the boost decoding unit 50 includes 2 ⁶ , that is, 64 boost decoders BVD when the number of bits of the data is 6 bits.

여기서, 데이터(Data)의 비트수에 대응하여 승압 디코딩부(50)에 포함된 다수의 승압 디코더(BVD)들 중 어느 하나의 승압 디코더(BVD)에서만 소정의 전압이 출력된다. 다시 말하여, 입력된 데이터(Data)에 대응하는 감마전압값이 선택될 수 있도록 다수의 승압 디코더(BVD)들 중 하나의 승압 디코더(BVD)에서만 소정의 전압값이 출력되도록 승압 디코더(BVD)들의 입력값이 제어된다. Here, a predetermined voltage is output only from one of the boost decoders BVD included in the boost decoding unit 50 corresponding to the number of bits of the data. In other words, the boost decoder BVD outputs a predetermined voltage value only at one boost decoder BVD among the plurality of boost decoders BVD so that the gamma voltage value corresponding to the input data Data can be selected. Their input values are controlled.

예를 들어, 승압 디코딩부(50)에 설치된 첫번째 디코더(BVD1)에는 /D1, /D2, /D3, /D4, /D5, /D6의 비트가 입력된다.(여기서, "/"는 반전을 의미한다) 즉, 첫번째 디코더(BVD1)는 모든 비트수가 "0"의 값을 가질 때 소정의 전압값을 출력하고, 이 전압값은 앤드 게이트(70)를 경유하여 DAC부(52)로 입력된다. 이때, 첫번째 디코더(BVD1)를 제외한 나머지 디코더들에서는 기저전위가 출력된다. 이러한 상기 디코더는 자신에게 입력되는 모든 데이터가 '1'일 때에만, 즉 '111'이 입력될 때에만 소정의 전압값으로 '1'을 출력하고 그 이외의 경우에는 소정의 전압값으로 '0'을 출력한다. 즉, /D1, /D2 및 /D3이 모두 '0'이고 /D4, /D5 및 /D6이 모두 '0'이면, 첫번째 디코더(BVD1)에는 '010'과 '010'이 각각 입력되므로, '010'과 '010'을 각각 디코딩하여 '0'과 '0'을 소정의 전압값으로 액드게이트(70)의 2개의 입력단에 출력한다. 만일, /D1, /D2 및 /D3이 각각 '1', '0' 및 '1'이고, /D4, /D5 및 /D6이 각각 '1', '0' 및 '1'인 경우, /D2와 /D5/가 각각 인버터에 의해 반전되므로, 첫번째 디코더(BVD1)에는 '111'과 '111'이 각각 입력되고, 이에 따라 첫번째 디코더(BVD1)는 '111'과 '111'을 각각 디코딩하여 '1'과 '1'을 소정의 전압값으로 액드게이트(70)의 2개의 입력단에 출력한다.For example, bits of / D1, / D2, / D3, / D4, / D5, and / D6 are input to the first decoder BVD1 installed in the boost decoding unit 50. Here, "/" indicates inversion. That is, the first decoder BVD1 outputs a predetermined voltage value when all the bits have a value of "0", and this voltage value is input to the DAC unit 52 via the AND gate 70. . At this time, the base potential is output in the remaining decoders except the first decoder BVD1. The decoder outputs a '1' at a predetermined voltage value only when all data input to the decoder is '1', that is, when '111' is input. Otherwise, the decoder outputs a '0' at a predetermined voltage value. Output ' That is, if / D1, / D2 and / D3 are all '0' and / D4, / D5 and / D6 are all '0', '010' and '010' are respectively input to the first decoder BVD1, Decode 010 'and' 010 ', respectively, and output' 0 'and' 0 'to two input terminals of the action gate 70 at a predetermined voltage value. If / D1, / D2 and / D3 are '1', '0' and '1', and / D4, / D5 and / D6 are '1', '0' and '1', respectively, then / Since D2 and / D5 / are respectively inverted by the inverter, '111' and '111' are respectively input to the first decoder BVD1. Accordingly, the first decoder BVD1 decodes '111' and '111', respectively. '1' and '1' are output to two input terminals of the action gate 70 at a predetermined voltage value.

한편, 첫번째 디코더(BVD1)에서 출력된 소정의 전압값은 DAC부(52)의 스위칭부(72)에 포함된 다수의 스위칭소자들(72a 내지 72d) 중 어느 하나를 턴온시킨다. 예를 들어, 첫번째 디코더(BVD1)에서 출력된 소정의 전압값은 데이터의 비트수, 즉 "000000"의 계조에 대응하는 감마전압이 출력될 수 있도록 스위칭부(72)에 포함된 첫번째 스위칭소자(72a)를 턴온시킨다.Meanwhile, the predetermined voltage value output from the first decoder BVD1 turns on any one of the plurality of switching elements 72a to 72d included in the switching unit 72 of the DAC unit 52. For example, a predetermined voltage value output from the first decoder BVD1 may include a first switching element included in the switching unit 72 such that a gamma voltage corresponding to the number of bits of data, that is, a gray scale of “000000”, may be output. Turn on 72a).

또한, 승압 디코딩부(50)에 설치된 마지막 디코더(BVDi)에는 D1, D2, D3, D4, D5, D6의 비트가 입력된다. 즉, 마지막 디코더(BVDi)는 모든 비트수가 "1"의 값을 가질 때 소정의 전압값을 출력하고, 이 전압값은 앤드 게이트(70)를 경유하여 DAC부(52)로 입력된다. 이때, 마지막 디코더(BVDi)를 제외한 나머지 디코더들에서는 기저전위가 출력된다. In addition, the bits of D1, D2, D3, D4, D5, and D6 are input to the last decoder BVDi provided in the boost decoding unit 50. That is, the last decoder BVDi outputs a predetermined voltage value when all the bits have a value of "1", and this voltage value is input to the DAC unit 52 via the AND gate 70. At this time, the base potential is output to the other decoders except the last decoder BVDi.

한편, 마지막 디코더(BVDi)에서 출력된 소정의 전압값은 DAC부(52)의 스위칭부(72)에 포함된 다수의 스위칭소자들(72a 내지 72d) 중 어느 하나를 턴온시킨다. 예를 들어, 마지막 디코더(BVDi)에서 출력된 전압값은 데이터의 비트수, 즉 "111111"의 계조에 대응하는 감마전압이 출력될 수 있도록 스위칭부(72)에 포함된 마지막 스위칭소자(72d)를 턴온시킨다. Meanwhile, the predetermined voltage value output from the last decoder BVDi turns on any one of the plurality of switching elements 72a to 72d included in the switching unit 72 of the DAC unit 52. For example, the voltage value output from the last decoder BVDi is the last switching element 72d included in the switching unit 72 so that the gamma voltage corresponding to the number of bits of data, that is, the gray level of “111111”, can be output. Turn on.

즉, 본 발명에서의 승압 디코딩부(50)는 입력된 데이터(Data)에 대응하여 스위칭부(72)에 포함된 스위칭소자들 중 어느 하나가 턴온될 수 있도록 소정의 전압값을 출력한다. 이를 위해, 승압 디코더(BVD) 각각은 도 7과 같이 제 1디코더(76)와, 제 2디코더(78)를 포함한다.(실제로, 승압 디코더(BVD)에는 데이터의 비트수에 대응하는 디코더가 포함된다. 예를 들어, 데이터의 비트수가 9비트라면 각각의 승압 디코더(BVD)에는 3개의 디코더가 포함된다) 제 1디코더(76)는 자신에게 입력된 3비트(예를 들면, D1 내지 D3)의 신호에 대응하여 기저전압 또는 소정의 전압을 출력한다. 마찬가지로, 제 2디코더(78)는 자신에게 입력된 3비트(예를 들면, D4 내지 D6)의 신호에 대응하여 기저전압 또는 소정의 전압을 출력한다. That is, the boost decoding unit 50 according to the present invention outputs a predetermined voltage value so that any one of the switching elements included in the switching unit 72 may be turned on in response to the input data. To this end, each of the boost decoders BVD includes a first decoder 76 and a second decoder 78 as shown in FIG. 7 (In fact, the boost decoder BVD includes a decoder corresponding to the number of bits of data. For example, if the number of bits of data is 9 bits, each boost decoder (BVD) includes three decoders. The first decoder 76 may input three bits (for example, D1 to D3) input thereto. A base voltage or a predetermined voltage is output in response to the signal of. Similarly, the second decoder 78 outputs a base voltage or a predetermined voltage in response to a signal of three bits (for example, D4 to D6) input thereto.

실제로, 제 1 및 제 2디코더(76,78)는 동일한 회로로 형성되어 각각의 비트로 "111"의 신호가 입력될 때 소정의 전압을 출력하고, 그 외의 경우에는 기저전압을 출력한다. 여기서, 제 1 및 제 2디코더(76,78)의 2번째 비트(D2,D5)는 인버터(74)를 경유하여 디코더(76,78)로 입력된다. 그리고, 제 1 및 제 2디코더(76,78)의 출력은 앤드 게이트(70)에 의하여 앤드 연산된 후 DAC부(52)로 공급된다. 이와 같은 제 1 및 제 2디코더(76,78)의 상세한 구성은 후술하기로 한다. In fact, the first and second decoders 76 and 78 are formed of the same circuit to output a predetermined voltage when a signal of " 111 " is input to each bit, and to output a base voltage in other cases. Here, the second bits D2 and D5 of the first and second decoders 76 and 78 are input to the decoders 76 and 78 via the inverter 74. The outputs of the first and second decoders 76 and 78 are ANDed by the AND gate 70 and then supplied to the DAC unit 52. Detailed configurations of the first and second decoders 76 and 78 will be described later.

선택부(54)는 극성제어신호(POL)의 제어에 의하여 정극성 감마전압 및 부극성 감마전압 중 어느 하나의 전압을 DAC부(52)로 공급한다. The selector 54 supplies one of the positive gamma voltage and the negative gamma voltage to the DAC unit 52 under the control of the polarity control signal POL.

DAC부(52)는 선택부(54)로부터 입력되는 정극성 또는 부극성 감마전압과 승압 디코딩부(50)로부터 입력되는 소정의 전압값을 이용하여 데이터(Data)에 대응하는 감마전압을 래치부(58)로 공급한다. 이는 액정패널에는 아날로그 데이터만이 공급되므로, 승압 디코딩부(50)로부터 출력되는 디지털 전압값을 DAC부(52)를 통해 아날로그 전압값으로 변환시켜 주는 것이다.
쉬프트 레지스터부(56)는 다수의 쉬프트 레지스터들을 포함한다. 이와 같은 쉬프트 레지스터부(56)는 소스 스타트 펄스(SSP)를 소스 샘플링 클럭(SSC)에 대응하여 순차적으로 쉬프트시키면서 샘플링신호를 출력한다. The DAC unit 52 latches the gamma voltage corresponding to the data using the positive or negative gamma voltage input from the selector 54 and the predetermined voltage value input from the boost decoding unit 50. Supply to 58. Since only the analog data is supplied to the liquid crystal panel, the digital voltage value output from the boost decoding unit 50 is converted into the analog voltage value through the DAC unit 52.
The shift register section 56 includes a plurality of shift registers. The shift register 56 outputs a sampling signal while sequentially shifting the source start pulse SSP in response to the source sampling clock SSC.

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래치부(58)는 쉬프트 레지스터부(56)로부터의 샘플링신호에 응답하여 DAC부(52)로부터 공급된 비디오신호를 순차적으로 래치한다. 그리고, 래치부(58)는 소스 출력 인에이블(SOE) 신호에 응답하여 래치된 다수의 비디오신호들을 출력 버퍼부(60)로 공급한다. The latch unit 58 sequentially latches the video signal supplied from the DAC unit 52 in response to the sampling signal from the shift register unit 56. The latch unit 58 supplies a plurality of latched video signals to the output buffer unit 60 in response to a source output enable (SOE) signal.

출력버퍼부(60)는 래치부(58)로부터의 비디오신호들을 신호완충하여 데이터라인들(DL)로 공급한다. 실제로, 본 발명의 데이터 드라이버는 이와 같은 과정을 반복하며 데이터(Data)에 대응하는 비디오신호를 데이터라인들(DL)로 공급한다. The output buffer unit 60 buffers the video signals from the latch unit 58 and supplies them to the data lines DL. In practice, the data driver of the present invention repeats the above process and supplies a video signal corresponding to the data to the data lines DL.

이와 같은 본 발명에서 승압 디코딩부(50)는 데이터(Data)의 비트수에 대응하여 소정전압값을 DAC부(52)로 공급한다. 즉, 본 발명의 승압 디코딩부(50)는 디코딩 동작과 레벨 쉬프터의 동작을 함께 행하기 때문에 종래에 비하여 회로의 면적을 줄일 수 있고(compact한 디자인이 가능하다), 이에 따라 설계의 자유도를 확보함과 아울러 제조비용을 저감할 수 있다. 한편, 본 발명의 승압 디코딩부(50)는 다양하게 적용될 수 있다. 예를 들어, 본 발명의 승압 디코딩부(50)는 도 2에서 디코딩부(20)와 레벨 쉬프터부(26) 대신에 설치될 수 있다. In the present invention as described above, the boost decoding unit 50 supplies a predetermined voltage value to the DAC unit 52 corresponding to the number of bits of the data. That is, since the boost decoding unit 50 of the present invention performs both the decoding operation and the level shifter operation, the circuit area can be reduced (compact design is possible) compared with the conventional one, thereby securing the freedom of design. In addition, manufacturing costs can be reduced. On the other hand, the boost decoding unit 50 of the present invention can be variously applied. For example, the boost decoding unit 50 of the present invention may be provided in place of the decoding unit 20 and the level shifter 26 in FIG. 2.

그리고, 본 발명에서는 선택부(54)를 이용하여 정극성 감마전압 및 부극성 감마전압 중 어느 하나의 감마전압을 선택하여 DAC부(52)로 공급하기 때문에 DAC부(52)에 포함되는 스위칭소자의 수를 줄일 수 있다. 다시 말하여, 종래에는 정극성 및 부극성 감마전압 각각에 대응하여 스위칭소자들이 설치되었지만, 본 발명에서는 하나의 감마전압에 대응하는 스위칭소자들만이 설치되기 때문에 DAC부(52)에 포함되는 스위칭소자의 수를 최소화할 수 있다. 아울러, 선택부(54)에서 정극성 감마전압 및 부극성 감마전압 중 어느 하나의 감마전압이 DAC부(52)로 공급되기 때문에 MUX부(34)가 생략됨과 아울러 디코딩부(20) 및 레벨 쉬프터부(26)가 하나의 승압 디코딩부(50)로 구현될 수 있다. In the present invention, since the gamma voltage of either the positive or negative gamma voltage is selected and supplied to the DAC unit 52 using the selector 54, the switching element included in the DAC unit 52 is included. Can be reduced. In other words, in the past, switching elements are provided corresponding to each of the positive and negative gamma voltages. However, in the present invention, only switching elements corresponding to one gamma voltage are installed, so that the switching elements included in the DAC unit 52 are included. The number of can be minimized. In addition, since the gamma voltage of one of the positive and negative gamma voltages is supplied to the DAC unit 52 in the selection unit 54, the MUX unit 34 is omitted and the decoding unit 20 and the level shifter are omitted. The unit 26 may be implemented as one boost decoding unit 50.

도 8은 제 1 및 제 2디코더 각각의 상세 구성을 나타내는 도면이다. 8 is a diagram illustrating a detailed configuration of each of the first and second decoders.

도 8을 참조하면, 제 1 및 제 2디코더(76,78) 각각은 전압원(Vdd)과 제 1비트(D1) 사이에 설치되는 제 1스위치(T1) 및 제 4스위치(T4)와, 전압원(Vdd)과 제 2비트(D2) 사이에 설치되는 제 2스위치(T2) 및 제 5스위치(T5)와, 전압원(Vdd)과 제 3비트(D3) 사이에 설치되는 제 3스위치(T3) 및 제 6스위치(T6)와, 제 6스위치(T6) 및 제 3스위치(T3)와 접속되도록 설치되는 인버터부(100)를 구비한다. Referring to FIG. 8, each of the first and second decoders 76 and 78 may include a first switch T1 and a fourth switch T4 installed between the voltage source Vdd and the first bit D1, and a voltage source. The second switch T2 and the fifth switch T5 provided between the Vdd and the second bit D2, and the third switch T3 provided between the voltage source Vdd and the third bit D3. And an inverter unit 100 installed to be connected to the sixth switch T6 and the sixth switch T6 and the third switch T3.

인버터부(100)는 제 1인버터(102) 및 제 2인버터(104)를 구비한다. 따라서, 인버터부(100)는 자신에게 입력된 전압값과 동일한 전압값을 출력단자(Vout)로 공급한다. 실제로, 이와 같은 인버터부(100)는 앞단 스위치들(T1 내지 T6)의 문턱전압등에 의하여 약간 감압되어 자신에게 공급되는 전압(Vdd 또는 GND)을 승압하여 출력단자(Vout)로 공급하는 역할을 한다. The inverter unit 100 includes a first inverter 102 and a second inverter 104. Therefore, the inverter unit 100 supplies a voltage value equal to the voltage value input thereto to the output terminal Vout. In practice, the inverter unit 100 depressurizes slightly by the threshold voltages of the front end switches T1 to T6 to boost the voltage Vdd or GND supplied to the output terminal Vout. .

제 1스위치(T1), 제 2스위치(T2) 및 제 3스위치(T3)은 N타입으로 형성되어 외부로부터 바이어스전압(Vbais)을 공급받는다. 제 4스위치(T4) 내지 제 6스위치(T6)는 P타입으로 형성된다. 제 4스위치(T4)의 소오스단자는 전압원(Vdd)에 접속되고, 드레인단자는 제 1스위치(T1)에 접속된다. 그리고, 제 4스위치(T4)의 게이트단자는 제 2스위치(T2)의 드레인단자에 접속된다. The first switch T1, the second switch T2, and the third switch T3 are formed of an N type to receive the bias voltage Vbais from the outside. The fourth switch T4 to the sixth switch T6 are formed in a P type. The source terminal of the fourth switch T4 is connected to the voltage source Vdd, and the drain terminal is connected to the first switch T1. The gate terminal of the fourth switch T4 is connected to the drain terminal of the second switch T2.

제 5스위치(T5)의 소오스단자는 전압원(Vdd)에 접속되고, 드레인단자는 제 2스위치(T2)에 접속된다. 그리고, 제 5스위치(T5)의 게이트단자는 제 1스위치(T1)의 드레인단자에 접속된다. 제 6스위치(T6)의 소오스단자는 전압원(Vdd)에 접속되고, 드레인단자는 제 3스위치(T3)에 접속된다. 그리고, 제 6스위치(T6)의 게이트단자는 제 2스위치(T2)의 드레인단자에 접속된다.The source terminal of the fifth switch T5 is connected to the voltage source Vdd and the drain terminal is connected to the second switch T2. The gate terminal of the fifth switch T5 is connected to the drain terminal of the first switch T1. The source terminal of the sixth switch T6 is connected to the voltage source Vdd, and the drain terminal of the sixth switch T6 is connected to the third switch T3. The gate terminal of the sixth switch T6 is connected to the drain terminal of the second switch T2.

이와 같은 승압 디코더부(76,78)의 동작과정을 도 9를 참조하여 상세히 설명하면, 먼저, 제 1 내지 제 3스위치(T1 내지 T3)는 바이어스전압(Vbais)에 의하여 항상 턴온상태를 유지한다. 그리고, 제 2비트(D2)에 "0"의 신호가 입력되면(즉, 인버터(74)를 경유하면 "1"의 신호) Vb단자에 "1"의 신호가 입력되어 제 4 및 제 6스위치(T4,T6)가 턴오프된다. 제 4 및 제 6스위치(T4,T6)가 턴오프되면 Va단자가 로우전압을 갖게되고, 이에 따라 인버터부(100)에 접속된 출력단자(Vout)로 기저전위(GND)가 출력된다. 즉, 제 2비트(D1)에 "0"의 신호가 입력되면 제 1비트(D1) 및 제 3비트(D3)의 입력신호와 무관하게 출력단자(Vout)로 기저전위(GND)가 출력된다.The operation of the boost decoders 76 and 78 will be described in detail with reference to FIG. 9. First, the first to third switches T1 to T3 are always turned on by the bias voltage Vbais. . When a signal of "0" is input to the second bit D2 (that is, a signal of "1" through the inverter 74), a signal of "1" is input to the Vb terminal, and the fourth and sixth switches are input. (T4, T6) is turned off. When the fourth and sixth switches T4 and T6 are turned off, the Va terminal has a low voltage. Accordingly, the ground potential GND is output to the output terminal Vout connected to the inverter unit 100. That is, when a signal of "0" is input to the second bit D1, the ground potential GND is output to the output terminal Vout regardless of the input signals of the first bit D1 and the third bit D3. .

한편, 제 2비트(D2)에 "1"의 신호가 입력되면(즉, 인버터(74)를 경유하면 "0"의 신호) Vb단자에 "0"의 신호가 입력되어 제 4 및 제 6스위치(T4,T6)가 턴온된다. 이때, 제 1비트(D1) 및 제 3비트(D3)로 "1"의 신호가 입력되면 제 1스위치(T1) 및 제 3스위치(T3)의 Vgs(게이트와 소오스)의 전압이 상승되고, 즉 제 1스위치(T1) 및 제 3스위치(T3)의 저항값이 상승하여 Va단자로 인가된 전압원(Vdd)이 전압이 인버터부(100)로 공급된다. 따라서, 인버터부(100)에 접속된 출력단자(Vout)로 전압원(Vdd)의 전압이 출력된다. 즉, 제 1 내지 제 3비트(D1 내지 D3) 모두에 "1"의 신호가 입력될 때에는 출력단자(Vout)로 전압원(Vdd)의 전압이 출력된다. On the other hand, when a signal of "1" is input to the second bit D2 (that is, a signal of "0" through the inverter 74), a signal of "0" is input to the Vb terminal and the fourth and sixth switches (T4, T6) is turned on. At this time, when a signal of "1" is input to the first bit D1 and the third bit D3, the voltage of the Vgs (gate and source) of the first switch T1 and the third switch T3 is increased. That is, the resistance values of the first switch T1 and the third switch T3 increase to supply the voltage to the inverter unit 100 with the voltage source Vdd applied to the Va terminal. Therefore, the voltage of the voltage source Vdd is output to the output terminal Vout connected to the inverter unit 100. That is, when a signal of "1" is input to all of the first to third bits D1 to D3, the voltage of the voltage source Vdd is output to the output terminal Vout.

그리고, 제 2비트(D2)에 "1"의 신호가 입력될 때 제 1비트(D1) 및 제 3비트(D3) 중 어느하나의 비트로 "0"의 신호가 입력되면, 예를 들면 제 1비트(D1)로 "0"의 신호가 입력되면 제 1스위치(T1)의 저항이 낮아져 Va단자로 인가된 전압이 제 1스위치(T1)를 경유하여 외부로 공급된다. 즉, 본 발명의 제 1 및 제 2승압 디코더부(76,78) 각각은 "111"의 신호가 입력되는 경우에만 소정의 전압값(Vdd)을 출력하고, 그 외의 경우에는 기전전위(GND)를 출력한다. When a signal of "1" is input to the second bit D2 and a signal of "0" is input to any one of the first bit D1 and the third bit D3, for example, When the signal "0" is input to the bit D1, the resistance of the first switch T1 is lowered, and the voltage applied to the Va terminal is supplied to the outside via the first switch T1. That is, each of the first and second step-up decoders 76 and 78 of the present invention outputs a predetermined voltage value Vdd only when a signal of " 111 " is input, and otherwise, the electropotential potential GND. Outputs

상술한 바와 같이, 본 발명에 따른 액정표시장치의 구동장치 및 구동방법에 의하면 디코더부와 레벨 쉬프터를 하나의 회로로 구성할 수 있기 때문에 회로면적을 최소화하여 설계의 자유도를 확보할 수 있다. 그리고, 디코더부와 레벨 쉬프터를 하나의 회로로 구성할 수 있기 때문에 제조비용을 절감할 수 있다. 그리고, 본 발명에서는 선택부에서 부극성 감마전압 및 부극성 감마전압 중 어느 하나를 선택하여 공급하기 때문에 DAC부에 포함된 스위칭소자들 및 승압 디코딩부에 포함된 디코더들의 수를 최소화할 수 있다. As described above, according to the driving apparatus and driving method of the liquid crystal display device according to the present invention, since the decoder unit and the level shifter can be configured as one circuit, the circuit area can be minimized to secure design freedom. In addition, since the decoder unit and the level shifter can be configured as one circuit, manufacturing cost can be reduced. In the present invention, since the selector selects and supplies one of the negative gamma voltage and the negative gamma voltage, the number of switching elements included in the DAC unit and the decoders included in the boost decoding unit can be minimized.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

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In the driving device of the liquid crystal display device comprising a driving circuit unit mounted on the liquid crystal panel,

The driving circuit unit may include a boost decoding unit for outputting a predetermined voltage value corresponding to a bit value of data supplied from the outside; And

A DAC unit for converting the digital voltage value output from the boost decoding unit into an analog voltage value,

And the step-up decoding unit includes 2 ⁿ step-up decoders for outputting a predetermined voltage value in response to n (n is a natural number) bits of data supplied from the outside.

The method of claim 2,

Each of the boost decoders includes a plurality of decoders configured to receive 3 bits and output a base potential or the predetermined voltage value.

The method of claim 3, wherein

And an AND gate provided in each of the boost decoders to AND the outputs of the plurality of decoders included in the boost decoders.

The method of claim 3, wherein

Each of the decoders

First and second switches provided between the first bit input section of the data and the voltage source having the predetermined voltage value;

Third and fourth switches installed between the second bit input unit of the data and the voltage source;

And fifth and sixth switches provided between the third bit input unit of the data and the voltage source.

The method of claim 5,

And the first switch, the third switch, and the fifth switch connected to the first to third bit input units are always turned on by a bias voltage supplied from the outside.

The method of claim 5,

And the gate terminal of the second switch and the gate terminal of the sixth switch are connected to the third switch to be turned on or off by an input value of the second bit input unit.

The method of claim 7, wherein

And the gate terminal of the fourth switch is connected to the drain terminal of the first switch and the third switch.

The method of claim 8,

And when the signal of " 1 " is input to the second bit input unit, the second switch and the sixth switch are turned off so that the ground potential is induced at the drain terminal of the third switch.

The method of claim 8,

When a signal of "0" is input to the second bit input unit, the second and sixth switches are turned on. When the signal of "1" is input to the first and second bit input units, the first and fifth switches are input. The resistance value of the liquid crystal display device driving device, characterized in that the voltage value of the voltage source is induced to the drain terminal of the third switch.

The method of claim 8,

When the signal "0" is input to the second bit input unit, the second switch and the sixth switch are turned on. When the signal "0" is input to at least one or more bits of the first and second bit input units, the "0" signal is turned on. Driving device of the liquid crystal display device characterized in that the voltage value of the voltage source is supplied to at least one switching element of the first switch and the fifth switch to which the signal of " .

The method of claim 8,

A first inverter for first inverting the voltage induced in the drain terminal of the third switch;

And a second inverter for second inverting and outputting the voltage supplied from the first inverter.

The method of claim 5,

And an inverter installed in front of the two-bit input unit.

The driving circuit unit

A boost decoding unit for outputting a predetermined voltage value from any one of the plurality of boost decoders in response to a bit value of data supplied from the outside;

A selector for outputting any one of a negative gamma voltage and a positive gamma voltage supplied from the outside while being controlled by a polarity control signal;

A digital-to-analog converter for receiving the gamma voltage from the selector and the boosted decoder and selecting and outputting a gamma voltage value corresponding to the predetermined voltage value;

A shift register for generating a sampling signal while shifting a source start pulse supplied from an external source corresponding to the source sampling signal;

A latch unit for sequentially latching the gamma voltage value supplied from the digital-analog converter in response to the sampling signal;

And an output buffer unit for buffering the gamma voltage value supplied from the latch unit and supplying the gamma voltage value to the data lines.

The method of claim 14,

And the step-up decoding unit includes 2 ⁿ step-up decoders corresponding to the data of n bits (n is a natural number).

The method of claim 15,

And the digital-to-analog converter includes the same number of switching elements as the boost decodes, and gamma voltage values having different voltage levels are supplied to the respective switching units.

The method of claim 16,

And the step-up decoding unit supplies the predetermined voltage value for turning on any one of the plurality of switching elements in response to the bit value of the data to the digital-analog converter.

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Supplying a positive and negative gamma voltage from the outside,

Outputting a gamma voltage of any one of the positive and negative gamma voltages under the control of a polarity control signal;

Generating a video signal by turning on any one of a plurality of switching elements connected to the gamma voltage in response to data supplied from the outside;

Sequentially latching the video signal;

And outputting the latched video signal to the data lines at the same time.