KR100574961B1

KR100574961B1 - 입력버퍼 및 이를 구비하는 반도체 장치

Info

Publication number: KR100574961B1
Application number: KR1020030094264A
Authority: KR
Inventors: 김진현
Original assignee: 삼성전자주식회사
Priority date: 2003-12-20
Filing date: 2003-12-20
Publication date: 2006-05-02
Anticipated expiration: 2023-12-20
Also published as: US7227381B2; CN1630191B; KR20050062249A; US20050134313A1; EP1545005B1; EP1545005A1; CN1630191A; JP2005184845A; JP4824304B2

Abstract

입력버퍼 및 상기 입력버퍼를 구비하는 반도체 장치가 개시된다. 상기 입력 버퍼는 복수의 제1제어신호들을 발생하는 모드 제어회로; 및 적어도 하나의 입력신호와 상기 복수의 제1제어신호들을 수신하고, CMOS스윙을 하는 적어도 하나의 신호를 출력하는 수신기를 구비한다, 상기 입력버퍼는 상기 제1제어신호들 각각의 전압을 제어하기 위한 복수의 제2제어신호들을 출력하는 모드 프로그램 회로를 더 구비한다. 상기 모드 프로그램 회로는 프로그램 제어신호에 응답하여 상기 제2제어신호들을 출력한다. 상기 다수개의 입력버퍼들을 구비하는 반도체 장치는 상기 다수개의 입력버퍼들 각각은 적어도 하나의 입력신호 및 복수의 제1제어신호들을 수신하고, CMOS스윙을 하는 적어도 하나의 출력신호를 출력한다.

TTL, SSTL, CMOS

Description

입력버퍼 및 이를 구비하는 반도체 장치{Input buffer and semiconductor device having the same}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 일반적인 다중-포트 다중-미디어 반도체 장치를 구비하는 시스템을 나타낸다.

도 2는 본 발명의 실시예에 따른 다중-포트 다중-미디어 반도체 장치를 구비하는 시스템을 나타낸다.

도 3은 도 2에 도시된 모드 제어회로의 블락도를 나타낸다.

도 4는 도 3에 도시된 드라이버의 회로도를 나타낸다.

도 5는 도 2에 도시된 수신기의 회로도를 나타낸다.

도 6은 본 발명의 다른 실시예에 따른 다중-포트 다중-미디어 반도체 장치의 블락도를 나타낸다.

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 입력신호의 DC레벨 과 스윙 폭에 무관하게 CMOS스윙을 하는 신호를 출력하는 입력버퍼 및 상기 입력버퍼를 구비하는 반도체 장치에 관한 것이다.

도 1은 일반적인 다중-포트 다중-미디어 반도체 장치를 구비하는 시스템을 나타낸다. 도 1을 참조하면, 상기 시스템(100)은 다수개의 응용회로들(111, 115, 119, 127, 및 131)을 구비하는 회로블락(110) 및 다중-포트 다중-미디어 반도체 장치(150)를 구비한다. 다수개의 응용회로들(111, 115, 119, 127, 및 131)각각은 별도의 반도체 칩으로 구현될 수 있다.

다수개의 응용회로들(111, 115, 119, 127, 및 131)과 반도체 장치(150)는 외부 장치와 데이터 통신을 하기 위하여 고유한 신호 레벨(signal level)을 갖고 있다. 상기 신호 레벨은 DC레벨(또는 평균값)과 상기 DC레벨을 기준으로 하는 상하 스윙 폭(이하 '레벨과 스윙 폭'이라 한다.)으로 규정된다.

현재 사용되고 있는 신호 레벨은 TTL레벨(Transistor-Transistor Logic level), CMOS 레벨(Complementary Metal Oxide Semiconductor level), SSTL레벨 (Stub series transceiver logic level), RSL레벨(Rambus signal logic level), DRSL(Differential Rambus Signaling level) 등이 있다. 인터페이스 속도가 증가함에 따라 상기 스윙 폭이 감소하는 추세이다.

각 응용회로(111, 115, 119, 127, 및 131)와 다중-포트 다중-미디어 반도체 장치(150)가 고속으로 데이터를 입출력하기 위해서, 각 응용회로(111, 115, 119, 127, 및 131)와 반도체 장치(150)는 상대방의 신호레벨을 자신의 신호레벨로 변환하는 별도의 입출력 인터페이스(113, 117, 121, 123, 및 125)를 구비한다. 입출력 인터페이스(113, 117, 121, 123, 및 125)는 별도의 칩으로 구현될 수 있다.

예컨대 비디오 신호(Vin)를 처리하는 비디오 입력회로(115)로부터 출력되는 신호 레벨(또는 신호 체계)이 메모리 장치(150)에서 사용되는 신호레벨과 다른 경우, 비디오 입력회로(115)는 내부 신호들의 레벨과 진폭을 칩(115)내부에 있는 별도의 송신회로(117)를 통하여 변환하고, 변환된 레벨과 진폭을 갖는 신호들을 채널을 통하여 메모리 장치(150)로 출력한다.

이때 메모리 장치(150)의 입력버퍼(151)는 채널을 통하여 입력되는 신호들의 레벨과 진폭을 메모리 장치(150)내에서 사용할 수 있는 레벨과 진폭을 갖는 신호들로 변환한다.

또한, 오디오 신호(Ain)를 처리하는 오디오 입력회로(111)는 별도의 칩(113)을 통하여 신호의 레벨과 진폭을 변환하고 변환된 레벨과 진폭을 갖는 신호들을 메모리 장치(150)의 입력버퍼(151)로 출력한다. 또한 디지털 미디어 프로세싱 회로(119)는 별도의 송수신회로들(121, 123, 및 125)을 통하여 메모리 장치(150)와 신호를 주고받는다. 송수신회로들(121, 123, 및 125)각각은 입출력되는 신호들의 레벨과 진폭을 변환한다. 오디오 출력회로(127)와 비디오 출력회로(131)는 출력버퍼(157)를 통하여 입력되는 신호들을 각각 처리하고, 오디오 출력신호(Aout)와 비디오 출력신호(Vout)를 각각 출력한다.

따라서 서로 다른 신호 체계를 사용하는 각 응용회로(111, 115, 119, 127, 및 131)와 메모리 장치(150)사이에서 고속으로 신호들을 주고받기 위해서는 서로 다른 신호 체계를 인터페이스하기 위한 별도의 칩들이 필요하다.

따라서 다중-포트 다중-미디어 반도체 장치(150)와 신호를 주고받는 응용회로들의 수가 증가함에 따라 서로 다른 신호 레벨을 변환하기 위한 별도의 칩들의 수도 증가하는 문제점이 있다. 이와 더불어 상기 별도의 칩들의 증가에 따라 전체 시스템의 가격이 상승하는 문제점이 있다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 입력되는 다양한 입력신호의 레벨과 진폭에 무관하게 CMOS 스윙 레벨을 갖는 신호를 출력하는 입력버퍼 및 상기 입력버퍼를 구비하는 반도체 장치를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 입력 버퍼는 복수의 제1제어신호들을 발생하는 모드 제어회로와 적어도 하나의 입력신호와 상기 복수의 제1제어신호들을 수신하고, CMOS스윙을 하는 적어도 하나의 신호를 출력하는 수신기를 구비한다.

상기 모드 제어회로는 복수의 제2제어신호들을 수신하고 상기 복수의 제2제어신호들 각각에 기초하여 상기 복수의 제1제어신호들을 발생한다.

상기 입력버퍼는 상기 복수의 제2제어신호들을 발생하는 모드 프로그램 회로를 더 구비하며, 상기 모드 프로그램 회로는 다수개의 퓨즈들을 구비하고, 대응되는 퓨즈의 절단여부에 따라 상기 복수의 제2제어신호들을 발생한다.

상기 기술적 과제를 달성하기 위한 입력 버퍼는 복수의 바이어스 전압들을 발생하는 바이어스 전압발생기, 상기 복수의 바이어스 전압들을 수신하고, 복수의 제2제어신호들에 기초하여 복수의 제1제어신호들을 발생하는 드라이버, 및 적어도 하나의 입력신호와 상기 제1제어신호들을 수신하고, CMOS스윙을 하는 적어도 하나의 신호를 출력하는 수신기를 구비한다.

상기 수신기는 다수개의 전류원들을 구비하고, 상기 다수개의 전류원들 각각의 동작은 상기 복수의 제1제어신호들 각각의 전압에 기초하여 제어된다. 상기 입력버퍼는 상기 복수의 제2제어신호들을 저장하기 위한 레지스터를 더 구비한다.

상기 기술적 과제를 달성하기 위한 다수개의 입력버퍼들을 구비하는 반도체 장치는 상기 다수개의 입력버퍼들 각각은 대응되는 적어도 하나의 입력신호 및 대응되는 복수의 제1제어신호들을 수신하고, CMOS스윙을 하는 적어도 하나의 출력신호를 출력한다. 상기 복수의 제1제어신호들 각각의 전압은 상기 적어도 하나의 입력신호의 DC레벨과 스윙 폭에 따라 설정된다.

상기 다수개의 입력버퍼 각각은 상기 복수의 제1제어신호들을 발생하는 모드 제어회로, 상기 적어도 하나의 입력신호와 상기 복수의 제1제어신호들을 수신하고, 상기 CMOS스윙을 하는 적어도 하나의 신호를 출력하는 수신기를 구비한다.

상기 기술적 과제를 달성하기 위한 반도체 장치는 복수개의 입력 버퍼들과 복수개의 바이어스 전압들을 발생하는 바이어스 전압발생기를 구비하며, 상기 다수개의 입력 버퍼들 각각은 상기 복수개의 바이어스 전압들을 수신하고, 대응되는 복수의 제2제어신호들에 기초하여 복수의 제1제어신호들을 발생하는 드라이버와 적어도 하나의 입력신호와 상기 복수의 제1제어신호들을 수신하고, CMOS스윙을 하는 적어도 하나의 신호를 출력하는 수신기를 구비한다.

상기 다수개의 입력 버퍼들 각각은 상기 복수개의 제2제어신호들을 발생하는 레지스터를 더 구비한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명의 일 실시예에 따른 다중-포트 다중-미디어 반도체 장치를 구비하는 시스템을 나타낸다. 도 2를 참조하면, 시스템(200)은 회로 블락(210) 및 다중-포트 다중-미디어 반도체 장치(230)를 구비한다.

회로 블락(210)은 오디오 입력회로(211), 비디오 입력회로(213), 디지털 미디어 프로세싱 회로(215), 오디오 출력회로(217) 및 비디오 출력회로(219)를 구비한다. 각 회로(211, 213, 215, 217, 및 219)는 반도체 장치(230)와 인터페이싱을 위한 별도의 칩(예컨대 도 1의 113 및 117)을 필요로 하지 않는다.

오디오 입력회로(211), 비디오 입력회로(213), 및 디지털 미디어 프로세싱 회로(215)각각은 적어도 하나의 신호를 발생한다.

그러나 본 발명에서는 설명의 편의를 위하여 오디오 입력회로(211), 비디오 입력회로(213), 및 디지털 미디어 프로세싱 회로(215)각각은 차동신호들(INm/INBm, 여기서 m은 자연수)을 출력한다고 가정한다.

오디오 입력회로(211)는 오디오 신호(Ain)를 수신하여 처리하고, 그 결과로 서 제2입력신호들(IN2/INB2)을 입력버퍼(2402)로 출력한다. 비디오 입력회로(213)는 비디오 신호(Vin)를 수신하여 처리하고, 그 결과로서 제1입력신호들(IN1/INB1)을 입력버퍼(2401)로 출력한다.

디지털 미디어 프로세싱 회로(215)는 제3입력신호들(IN3/INB3) 내지 제m입력신호들(INm/INBm)을 각각 발생하고, 제3입력신호들(IN3/INB3)을 입력버퍼(2403)로 출력하고, 제m입력신호들(INm/INBm)을 입력버퍼(240m)로 출력한다. 여기서 m은 자연수이다. 소정의 신호들은 디지털 미디어 프로세싱 회로(215)로 입력될 수도 있다.

표 1에 예시적으로 표시된 바와 같이, 각 신호들(IN1/INB1, IN2/INB2, IN3/INB3, ..., INm/INBm)의 레벨과 스윙 폭은 서로 다르다.

입력신호	DC 레벨(V)	DC 레벨을 기준으로 한 상하 스윙 폭
IN1/INB1	1.65V	±150㎷
IN2/INB2	1.40V	±400㎷
IN3/INB3	0.90V	±600㎷
INm/INBm	0.15V	±150㎷

따라서 제1입력신호들(IN1/INB1)각각은 1.50V와 1.80V사이를 스윙하고, 제m입력신호들(INm/INBm)각각은 0V와 0.30V사이를 스윙한다.

반도체 장치(230)는 다수개의 입력버퍼들(2401 내지 240m, m은 자연수) 및 출력버퍼(2)를 구비한다. 본 명세서에서는 본 발명의 기술적 사상을 설명하는데 불필요한 회로들에 대한 도시는 생략한다.

다수개의 입력버퍼들(2401 내지 240m)각각은 대응되는 입력신호들(IN1/INB1, IN2/INB2, IN3/INB3, ..., INm/INBm) 및 프로그램 제어신호들을 수신하고, CMOS스 윙을 하는 적어도 하나의 출력신호를 각각 출력한다. 프로그램 제어신호들 각각은 다수개의 입력버퍼들(2401 내지 240m)각각의 외부로부터 입력되는 신호이거나 MRS 신호일수 있다.

다수개의 입력버퍼들(2401 내지 240m)각각은 모드 프로그램회로(3001 내지 300m)), 모드 제어회로(4001 내지 400m) 및 수신기(5001 내지 500m)를 구비한다.

각 모드 프로그램회로(3001 내지 300m)는 각 수신기(5001 내지 500m)로 입력될 각 신호들(IN1/INB1, IN2/INB2, IN3/INB3, ..., INm/INBm)의 레벨과 스윙 폭에 따라 이미 결정된 모드 프로그램신호를 수신하고, 복수의 제2제어신호들(REG<0:n-1>, REG<n:2n-1>)을 발생한다.

또한, 각 모드 프로그램회로(3001 내지 300m)는 모드 프로그램신호를 저장할 수 있는 레지스터들 또는 퓨즈들로 구현될 수 있다. 예컨대, 각 모드 프로그램회로(3001 내지 300m)가 다수개의 퓨즈들을 구비하는 경우, 상기 각 모드 프로그램회로(3001 내지 300m)는 상기 다수개의 퓨즈들 각각의 절단여부에 따라 복수의 제2제어신호들(REG<0:n-1>, REG<n:2n-1>)을 발생한다.

그리고, 각 모드 프로그램회로(3001 내지 300m)가 다수개의 레지스터들을 구비하는 경우, 상기 각 모드 프로그램회로(3001 내지 300m)는 MRS신호를 수신하고, 수신된 MRS신호는 대응되는 레지스터에 저장되므로, 이에 따라 복수의 제2제어신호들(REG<0:n-1>, REG<n:2n-1>)을 발생한다.

각 모드 제어회로(4001 내지 400m)는 복수의 제2제어신호들(REG<0:n-1>, REG<n:2n-1>)에 기초하여 복수의 제1제어신호들(Vppb<0:n-1>,Vnnb<0:n-1>, 및 Vpb, Vnb)을 발생한다. 예컨대 상기 복수의 제1제어신호들(Vppb<0:n-1>,Vnnb<0:n-1>, 및 Vpb, Vnb)각각의 전압은 상기 복수의 제2제어신호들(REG<0:n-1>, REG<n:2n-1>)각각에 따라 결정된다.

각 수신기(5001 내지 500m)는 각 입력신호들(IN1/INB1, IN2/INB2, IN3/INB3, ..., INm/INBm)과 복수의 제2제어신호들(REG<0:n-1>, REG<n:2n-1>)을 수신하고, 복수의 제2제어신호들(REG<0:n-1>, REG<n:2n-1>)에 기초하여 CMOS스윙을 하는 적어도 하나의 신호를 각각 출력한다.

즉, 각 수신기(5001 내지 500m)는 각 입력신호(IN1/INB1, IN2/INB2, IN3/INB3, ..., INm/INBm)의 레벨과 스윙 폭에 무관하게 CMOS스윙을 하는 신호를 각각 출력한다.

출력버퍼(2)는 반도체 장치(230)의 내부에서 처리된 신호들을 오디오 출력회로(217)와 비디오 출력회로(219)로 출력한다. 상기 오디오 출력회로(217)와 상기 비디오 출력회로(219)각각은 출력버퍼(2)로부터 출력된 신호들을 처리하고, 그 결과로서 오디오 출력신호(Aout)와 비디오 출력신호(Vout)를 각각 출력한다.

도 3은 도 2에 도시된 모드 제어회로의 블락도를 나타낸다. 도 3을 참조하면, 모드 제어 회로(4001)는 바이어스 전압 발생기(243) 및 드라이버(4100)를 구비한다.

바이어스 전압 발생기(243)는 다수개의 바이어스 전압들(Vppb, Vnnb, Vpb, 및 Vnb)을 발생한다. 상기 다수개의 바이어스 전압들(Vppb, Vnnb, Vpb, 및 Vnb)각각의 전압은 서로 다른 것이 바람직하다. 예컨대 제1바이어스 전압(Vppb)은 1.2V, 제2바이어스 전압(Vnnb)은 0.5V, 제3바이어스 전압(Vpb)은 1.0V, 제4바이어스 전압(Vnb)은 0.7V일수 있다.

드라이버(4100)는 도 4에 도시된 바와 같이 다수개의 인버터들로 구현될 수 있고, 드라이버(4100)는 다수개의 바이어스 전압들(Vppb, Vnnb, Vpb, 및 Vnb)과 제2제어신호들(REG<0:2n-1>)을 수신하고, 제2제어신호들(REG<0:2n-1>)각각의 상태에 기초하여 제1제어신호들(Vppb<n-1>, Vnnb<n-1>, Vpb, 및 Vnb)을 발생하고, 발생된 제1제어신호들(Vppb<n-1>, Vnnb<n-1>, Vpb, 및 Vnb)을 수신기(5001)의 입력단들로 각각 출력한다.

도 5는 도 2에 도시된 수신기의 회로도를 나타낸다. 도 5를 참조하면, 각 PMOS트랜지스터(505, 507 및 509)는 전압원(VDD)과 노드(519)사이에 접속되고, PMOS트랜지스터(502)는 전압원(VDD)과 노드(517)사이에 접속되고, PMOS 트랜지스터 (511)는 전압원(VDD)과 노드(520)사이에 접속된다.

PMOS트랜지스터(505)의 β비(즉, 채널의 길이 대 폭의 비)가 1(X1)인 경우, PMOS 트랜지스터(507)의 β비는 2(X2)이고, PMOS 트랜지스터(509)의 β비는 4(X2)인 것이 바람직하다. 그러나 각 PMOS트랜지스터(505, 507, 과 509)의 β비는 이에 한정되는 것이 아니다.

제어신호(Vppb<0>)는 각 PMOS 트랜지스터(502, 505 및 511)의 게이트로 입력되고, 제어신호(Vppb<1>)는 PMOS 트랜지스터(507)의 게이트로 입력되고, 제어신호(Vppb<2>)는 PMOS 트랜지스터(509)의 게이트로 입력된다.

PMOS트랜지스터(503)는 노드(519)와 노드(537)사이에 접속되고, 입력신호 (IN)는 PMOS 트랜지스터(503)의 게이트로 입력된다. NMOS트랜지스터(523)는 노드 (517)와 노드(539)사이에 접속되고, 입력신호(IN)는 NMOS 트랜지스터(523)의 게이트로 입력된다.

PMOS트랜지스터(513)는 노드(519)와 노드(540)사이에 접속되고, 입력신호 (INB)는 PMOS 트랜지스터(513)의 게이트로 입력된다. NMOS 트랜지스터(533)는 노드 (520)와 노드(539)사이에 접속되고, 입력신호(INB)는 NMOS 트랜지스터(533)의 게이트로 입력된다.

직렬로 접속된 MOS 트랜지스터들(501과 521)은 노드(517)와 노드(537)사이에 접속되고, 직렬로 접속된 MOS 트랜지스터들(515와 535)은 노드(520)와 노드(540)사이에 접속된다.

제어신호(Vpb)는 각 PMOS 트랜지스터(501과 515)로 입력되고, 제어신호(Vnb)는 각 NMOS 트랜지스터(521과 535)의 게이트로 입력된다.

NMOS트랜지스터(522)는 노드(537)와 접지전원(VSS)사이에 접속되고, NMOS 트랜지스터(531)는 노드(540)와 접지전원(VSS)사이에 접속된다. 각 NMOS 트랜지스터 (525, 527 및 529)는 노드(539)와 접지전원(VSS)사이에 접속된다.

제어신호(Vnnb<0>)는 각 NMOS 트랜지스터(522, 525 및 531)의 게이트로 입력된다. 제어신호(Vnnb<1>)는 NMOS 트랜지스터(527)의 게이트로 입력되고, 제어신호 (Vnnb<2>)는 NMOS 트랜지스터(529)의 게이트로 입력된다. 트랜지스터들(515와 535)의 공통접점의 신호(Vout1)는 전압원(VDD)과 접지전원(VSS)사이를 스윙한다.

NMOS트랜지스터(525)의 β비가 1(X1)인 경우, NMOS 트랜지스터(527)의 β비 는 2(X2)이고, NMOS 트랜지스터(529)의 β비는 4(X2)인 것이 바람직하다. 각 NMOS트랜지스터(525, 527, 529)의 β비는 이에 한정되는 것이 아니다.

각 전류원(505, 507, 509, 525, 527, 및 529)을 통하여 흐르는 전류는 대응되는 제어신호(Vppb<0>, Vpp<1>, Vpp<2>, Vnnb<0>, Vnnb<1>, 및 Vnnb<2>)에 기초하여 제어된다. 따라서 각 전류원(505, 507, 509, 525, 527, 및 529)을 통하여 흐르는 전류가 제어되는 경우, 수신기(5001)의 공통모드 레벨은 조절될 수 있다.

도 6은 본 발명의 다른 실시예에 따른 다중-포트 다중-미디어 반도체 장치의 블락도를 나타낸다. 도 2 및 도 6을 참조하면, 반도체 장치(230)는 복수개의 입력 버퍼들(2401 내지 240m) 및 바이어스 전압발생기(245)를 구비한다.

바이어스 전압발생기(243)는 복수개의 바이어스 전압들(Vppb, Vnnb, Vpb, 및 Vnb)을 발생한다.

상기 다수개의 입력 버퍼들((2401 내지 240m)각각은 레지스터(3001' 내지 300m'), 드라이버(4000' 내지 400m') 및 수신기(5001 내지 500m)를 구비한다.

각 레지스터(3001' 내지 300m')는 대응되는 프로그램 제어신호(MRS1 내지 MRSm)를 수신하고, 제2제어신호들(REG1<0:2n-1> 내지 REGm<0:2n-1>)을 발생한다. 각 프로그램 제어신호(MRS1 내지 MRSm)는 디지털 신호 또는 MRS신호인 것이 바람직하다.

각 드라이버(4000' 내지 400m')의 구조는 도 4에 도시된 드라이버(4100)의 구조와 동일하다. 각 드라이버(4000' 내지 400m')는 바이어스 전압발생기(245)로부터 출력되는 복수의 바이어스 전압들(Vppb, Vnnb, Vpb, 및 Vnb)과 대응되는 제2제 어신호들(REG1<0:2n-1> 내지 REGm<0:2n-1>)을 수신하고, 대응되는 제2제어신호들 (REG1<0:2n-1> 내지 REGm<0:2n-1>)에 기초하여 대응되는 제1제어신호들 (Vppb<0:2n-1>, Vnnb<0:2n-1>, Vpb 및 Vnb)을 발생한다.

각 수신기(5001 내지 500m)는 대응되는 입력신호들(IN1/INB1 내지 INm/INbm)과 대응되는 제1제어신호들((Vppb<0:2n-1>, Vnnb<0:2n-1>, Vpb 및 Vnb)을 수신하고, 제1제어신호들((Vppb<0:2n-1>, Vnnb<0:2n-1>, Vpb 및 Vnb)각각의 전압에 기초하여 각 전류원(505, 507, 509, 525, 527, 529)의 동작을 제어한다.

따라서 각 수신기(5001 내지 500m)는 표 1에 도시된 바와 같이 레벨과 스윙 폭이 서로 다른 각 입력신호들(IN1/INB1 내지 INm/INbm)을 수신하더라도 CMOS 스윙을 하는 각 출력신호(Vout1 내지 Voutm)를 출력한다.

즉, 각 수신기(5001 내지 500m)는 제1제어신호들((Vppb<0:2n-1>, Vnnb<0:2n-1>, Vpb 및 Vnb)각각의 전압에 기초하여 각 입력신호(IN1/INB1 내지 INm/INbm)의 공통-모드(common-mode)를 조절한다.

따라서 각 수신기(5001 내지 500m)는 각 입력신호(IN1/INB1 내지 INm/INbm)의 레벨과 스윙 폭에 무관하게 일정한 전압이득을 유지할 수 있는 장점이 있다.

각 출력신호(Vout1 내지 Voutm)는 클락신호에 동기되어 동작하는 래치(미 도시)의 입력된다. 상기 클락신호는 메모리 장치(230)로 공급되는 시스템 클락을 의미한다.

표 2는 n이 3인 경우의 제2제어신호들(REG<0:5>)의 상태를 나타낸다. 여기서 L은 논리 로우인 경우를 나타내고, H는 논리 하이인 경우를 나타낸다.

	REG<0>	REG<1>	REG<2>	REG<3>	REG<4>	REG<5>
TMDS	L	L	L	L	H	H
RSL	L	H	L	L	L	H
SSTL	L	L	H	L	H	L
LVDS	L	H	H	L	L	L

표1, 표2, 및 도 2 내지 도 5를 참조하면, 제1입력신호들(IN1/INB1)이 TMDS 레벨(예컨대 1.65±150㎷)을 갖는 경우, 메모리 장치(230)의 제조업자는 제1입력신호들(IN1/INB1)의 레벨과 스윙 폭을 사양서(specification)를 통하여 알 수 있다.

따라서 제1입력신호들(IN1/INB1)의 레벨과 스윙 폭에 기초하여 모드 프로그램 회로(3001)는 프로그램된다. 모드 프로그램 회로(3001)를 프로그램하기 위한 프로그램 제어신호는 메모리 장치(230)의 외부로부터 입력될 수도 있고, 이때 상기 프로그램 제어신호로서 MRS신호가 사용될 수 있다. 또한, 모드 프로그램 회로(3001)는 퓨즈들의 절단을 통하여 프로그램될 수 있다.

따라서 모드 프로그램 회로(3001)는 표2에 도시된 바와 같은 논리 상태를 갖는 제2제어신호들(REG<0:5>)을 발생한다. 드라이버(4100)는 제2제어신호들 (REG<0:5>)각각의 논리 상태에 기초하여 대응되는 제1제어신호들((Vppb<0:2>, Vnnb<0:2>)을 발생한다. 이때 모드 프로그램 회로(3001) 또는 모드 제어회로(4001)는 각 바이어스 전압(Vpb와 Vnb)을 발생하고, Vpb와 Vnb를 수신기(5001)로 출력할 수 있다.

수신기(5001)는 제1입력신호들(IN1/INB1)과 모드 제어회로(4001)로부터 출력되는 제1제어신호들(Vppb<0:2>, Vnnb<0:2>, Vpb와 Vnb)을 수신하고, 제1제어신호들 (Vppb<0:2>, Vnnb<0:2>, Vpb와 Vnb)각각의 전압에 따라 상기 제1입력신호들 (IN1/INB1)의 공통-모드 레벨을 설정한다. 따라서 수신기(5001)는 전압원(VDD)과 접지전원(VSS)사이를 스윙(이를 'CMOS 스윙'이라 한다.)하는 출력신호(Vout1)를 발생한다.

또한, 제1입력신호들(IN1/INB1)이 RSL레벨(예컨대 1.4±400㎷)을 갖는 경우, 모드 프로그램 회로(3001)는 제1입력신호들(IN1/INB1)의 레벨과 스윙 폭에 기초하여 프로그램되므로, 모드 프로그램 회로(3001)는 제2제어신호들(REG<0:5>)을 발생한다.

따라서 모드 제어회로(4001)는 제2제어신호들(REG<0:5>)에 기초하여 제1제어신호들(Vppb<0:2>, Vppn<0:2>, Vpb, Vnb)을 수신기(5001)로 출력한다.

수신기(5001)는 제1입력신호들(IN1/INB1)과 모드 제어회로(4001)로부터 출력되는 제1제어신호들(Vppb<0:2>, Vnnb<0:2>, Vpb와 Vnb)을 수신하고, 제1제어신호들 (Vppb<0:2>, Vnnb<0:2>, Vpb와 Vnb)각각의 전압에 따라 상기 제1입력신호들 (IN1/INB1)의 공통-모드 레벨을 설정한다. 따라서 수신기(5001)는 CMOS 스윙을 하는 출력신호(Vout1)를 출력한다.

당업계에서 통상을 지식을 가진 자는 제1입력신호들(IN1/INB1)이 SSTL레벨 또는 LVDS레벨을 갖는 경우의 동작을 용이하게 이해할 수 있다.

표1, 표2, 도4, 및 도6을 참조하여 복수개의 입력 버퍼들(2401 내지 240m)의 동작을 설명하면 다음과 같다.

제1입력신호들(IN1/INB1)이 TMDS레벨을 갖는 신호들이고, 제2입력신호들 (IN2/INB2)이 RSL레벨을 갖는 신호들이고, 제3입력신호들(IN3/INB3)이 SSTL레벨을 갖는 신호들이고, 제m입력신호들(INm/INBm)이 LVDS레벨을 갖는 신호들이라고 가정한다.

그러면, 각 레지스터(3001' 내지 300m')는 각 입력신호들(IN1/INB1, IN2/INB2, IN3/INB3 및 INm/INBm)의 레벨과 스윙폭에 기초하여 프로그램된다.

또한, 각 레지스터(3001' 내지 300m')는 대응되는 프로그램 제어신호(MRS1 내지 MRSm)를 수신하고, 제2제어신호들(REG1<0:2n-1>, REG2<0:2n-1>, REG3<0:2n-1>, 및 및 REGm<0:2n-1>)을 출력한다.

각 드라이버(4001' 내지 400m')는 다수개의 바이어스 전압들(Vppb, Vnnb, Vpb, 및 Vnb)과 대응되는 제2제어신호들(REG1<0:2n-1>, REG2<0:2n-1>, REG3<0:2n-1>, 및 REGm<0:2n-1>)을 수신하고, 대응되는 제2제어신호들(REG1<0:2n-1>, REG2<0:2n-1>, REG3<0:2n-1>, 및 REGm<0:2n-1>)에 응답하여 제1제어신호들 (Vppb<0:n-1>, Vnnb<0:n-1>, Vpb, 및 Vnb)을 각각 출력한다.

각 수신기(5001 내지 500m)의 전류원(501, 502, 505, 507, 509, 511, 515, 521, 522, 527, 529, 및 535)의 동작은 대응되는 제1제어신호((Vppb<0:n-1>, Vnnb<0:n-1>, Vpb, 및 Vnb)의 전압에 기초하여 제어된다.

따라서 각 수신기(5001 내지 500m)의 공통-모드는 대응되는 입력신호들 (IN1/INB1 내지 INm/INBm)에 따라 조절되므로, 각 수신기(5001 내지 500m)는 입력신호들(IN1/INB1 내지 INm/INBm)의 레벨과 스윙 폭에 무관하게 CMOS 스윙을 하는 출력신호(Vout1 내지 Voutm)를 각각 출력할 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 입력버퍼 및 상기 입력버퍼를 구비하는 반도체 장치는 입력신호의 레벨과 스윙 폭에 기초하여 공통-모드를 조절할 수 있으므로, 상기 입력버퍼는 어떤 레벨과 어떤 스윙 폭을 갖는 입력신호를 수신하더라도 일정한 전압이득을 유지할 수 있는 효과가 있다.

또한, 본 발명에 따른 입력버퍼 및 상기 입력버퍼를 구비하는 반도체 장치는 다른 메모리 장치와 데이터를 주고받기 위하여 별도의 장치들을 필요로 하지 않기 때문에 전력소모가 감소하고 레이아웃 면적이 감소하는 효과가 있다.

Claims

적어도 하나의 입력신호의 신호 특성에 따라 복수의 제1제어신호들을 발생하는 모드 제어회로; 및

상기 적어도 하나의 입력신호와 상기 복수의 제1제어신호들에 응답하여 CMOS스윙을 하는 적어도 하나의 신호를 출력하는 수신기를 구비하는 것을 특징으로 하는 입력버퍼.
제1항에 있어서, 상기 적어도 하나의 입력신호의 신호 특성에 따라 복수의 제2제어신호들을 발생하는 모드 프로그램 회로를 더 구비하며, 상기 모드 제어회로는 상기 복수의 제2제어신호들 각각에 기초하여 상기 복수의 제1제어신호들을 발생하는 것을 특징으로 하는 입력버퍼.
제2항에 있어서, 상기 모드 프로그램 회로는 다수개의 퓨즈들을 구비하고, 대응되는 퓨즈의 절단여부에 따라 상기 복수의 제2제어신호들을 발생하는 것을 특징으로 하는 입력버퍼.
제2항에 있어서, 상기 모드 프로그램 회로는 적어도 하나의 레지스터를 구비하며, 상기 적어도 하나의 레지스터는 MRS(mode register set)신호를 저장하는 것을 특징으로 하는 입력버퍼.
제1항에 있어서, 상기 복수의 제1제어신호들 각각의 전압은 상기 적어도 하나의 입력신호의 레벨과 스윙 폭에 따라 결정되는 것을 특징으로 하는 입력버퍼.
제1항에 있어서, 상기 수신기는 상기 복수의 제1제어신호들에 응답하여 턴온 또는 턴오프됨으로써 상기 CMOS스윙을 하는 적어도 하나의 신호를 발생하는 다수개의 전류원들을 구비하는 것을 특징으로 하는 입력버퍼.
복수의 바이어스 전압들을 발생하는 바이어스 전압발생기;

적어도 하나의 입력신호의 신호 특성에 따라 발생되는 복수의 제2제어신호들과 상기 복수의 바이어스 전압들에 응답하여 복수의 제1제어신호들을 발생하는 드라이버; 및

상기 적어도 하나의 입력신호와 상기 복수의 제1제어신호들에 응답하여 CMOS 스윙을 하는 적어도 하나의 신호를 출력하는 수신기를 구비하는 것을 특징으로 하는 입력버퍼.
제7항에 있어서, 상기 수신기는 상기 복수의 제1제어신호들에 응답하여 턴온 또는 턴오프됨으로써 상기 CMOS스윙을 하는 적어도 하나의 신호를 발생하는 다수개의 전류원들을 구비하는 것을 특징으로 하는 입력버퍼.
제7항에 있어서, 상기 입력버퍼는 상기 복수의 제2제어신호들을 저장하기 위한 레지스터를 더 구비하는 것을 특징으로 입력버퍼.
제9항에 있어서, 상기 레지스터에 저장된 상기 복수의 제2제어신호들은 프로그램 제어신호에 기초하여 발생된 신호들인 것을 특징으로 하는 입력버퍼.
제9항에 있어서, 상기 레지스터에 저장된 상기 복수의 제2제어신호들은 MRS신호에 기초하여 발생된 신호들인 것을 특징으로 하는 입력버퍼.
다수개의 입력버퍼들을 구비하는 반도체 장치에 있어서,

상기 다수개의 입력버퍼들 각각은,

대응되는 적어도 하나의 입력신호의 신호 특성에 따라 복수의 제1제어신호들을 발생하는 모드 제어회로; 및

상기 적어도 하나의 입력신호와 상기 복수의 제1제어신호들에 응답하여 CMOS스윙을 하는 적어도 하나의 신호를 출력하는 수신기를 구비하는 것을 특징으로 하는 반도체 장치.
제12항에 있어서, 상기 복수의 제1제어신호들 각각의 전압은 상기 적어도 하나의 입력신호의 DC레벨과 스윙 폭에 따라 설정된 것을 특징으로 하는 반도체 장치.
삭제
다수개의 입력버퍼들을 구비하는 반도체 장치에 있어서,

상기 다수개의 입력버퍼들 각각은,

대응되는 적어도 하나의 입력신호의 신호 특성에 따라 복수의 제2제어신호들을 발생하는 모드 프로그램 회로;

상기 복수의 제2제어신호들 각각에 기초하여 복수의 제1제어신호들을 발생하는 모드 제어회로; 및

상기 적어도 하나의 입력신호와 상기 복수의 제1제어신호들에 응답하여 CMOS 스윙을 하는 적어도 하나의 신호를 출력하는 수신기를 구비하며,

상기 제1제어신호들 각각의 전압은 상기 제2제어신호들 각각에 기초하여 설정되는 것을 특징으로 하는 반도체 장치.
제15항에 있어서, 상기 모드 프로그램 회로는 다수개의 퓨즈들을 구비하며, 상기 다수개의 퓨즈들 각각의 절단여부에 기초하여 상기 복수의 제2제어신호들을 발생하는 것을 특징으로 하는 반도체 장치.
제15항에 있어서, 상기 모드 프로그램 회로는 MRS신호를 수신하고, 수신된 MRS신호에 기초하여 상기 복수의 제2제어신호들을 발생하는 것을 특징으로 하는 반도체 장치.
반도체 장치에 있어서,

복수개의 입력 버퍼들; 및

복수개의 바이어스 전압들을 발생하는 바이어스 전압발생기를 구비하며,

상기 다수개의 입력 버퍼들 각각은,

대응되는 적어도 하나의 입력신호의 신호 특성에 따라 발생되는 복수의 제2제어신호들과 상기 복수의 바이어스 전압들에 응답하여 복수의 제1제어신호들을 발생하는 드라이버; 및

상기 적어도 하나의 입력신호와 상기 복수의 제1제어신호들에 응답하여 CMOS 스윙을 하는 적어도 하나의 신호를 출력하는 수신기를 구비하는 것을 특징으로 하는 반도체 장치.
제18항에 있어서, 상기 다수개의 입력 버퍼들 각각은 상기 복수개의 제2제어신호들을 발생하는 레지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
입력 버퍼에 있어서,

제1공통전압을 갖는 입력신호들에 상응하는 다수개의 제어신호들을 발생하는 모드 제어회로; 및

상기 입력신호들과 상기 다수개의 제어신호들을 수신하며, 상기 다수개의 제어신호들 각각의 상태에 따라 적어도 하나의 제2공통전압을 갖는 신호를 출력하는 수신기를 포함하는 것을 특징으로 하는 입력버퍼.
제20항에 있어서, 상기 수신기는,

상기 입력신호들과 상기 다수개의 제어신호들 중에서 제1군의 제어신호들을 수신하고 상기 제2공통전압을 갖는 상기 신호를 출력하는 차동 증폭기;

제1군의 전류원들; 및

제2군의 전류원들을 구비하며,

상기 제1군의 전류원들 각각은 전압원과 상기 차동 증폭기의 제1단사이에 각각 접속되고, 상기 제1군의 전류원들 각각은 상기 다수개의 제어신호들 중에서 제2군의 제어신호들 각각에 응답하여 상기 차동 증폭기로 전류를 소싱하고,

상기 제2군의 전류원들 각각은 상기 차동증폭기의 제2단과 접지전압원사이에 접속되고, 상기 제2군의 전류원들 각각은 상기 다수개의 제어신호들 중에서 제3군의 제어신호들 각각에 응답하여 상기 차동 증폭기로부터 전류를 싱킹하는 것을 특징으로 하는 입력버퍼.