KR100555571B1

KR100555571B1 - 반도체 장치의 송신기

Info

Publication number: KR100555571B1
Application number: KR1020040071223A
Authority: KR
Inventors: 김진현
Original assignee: 삼성전자주식회사
Priority date: 2004-09-07
Filing date: 2004-09-07
Publication date: 2006-03-03
Anticipated expiration: 2024-09-07
Also published as: US20060050571A1; TWI261346B; TW200610113A; JP2006081183A; JP4969819B2; US7301371B2

Abstract

반도체 장치의 송신기가 제공된다. 반도체 장치의 송신기는 프리-드라이버 스테이지(pre-driver stage), 메인-드라이버 스테이지(main-driver stage), 및 제어 회로를 포함한다. 프리-드라이버 스테이지는 제1 드라이버 제어 신호들 및 제1 종단 제어 신호들에 응답하여, 제1 내부 출력 신호들의 공통 모드 레벨 및 진폭을 변경하여 제2 내부 출력 신호들을 출력한다. 메인-드라이버 스테이지는 제2 드라이버 제어 신호들 및 제2 종단 제어 신호들에 응답하여, 제2 내부 출력 신호들의 공통 모드 레벨 및 진폭을 변경하여 출력 신호들을 출력한다. 제어 회로는 출력 신호들에 대응하는 입력 신호들의 공통 모드 레벨 및 진폭을 검출하여 제1 및 제2 드라이버 제어 신호들과 제1 및 제2 종단 제어 신호들을 발생한다. 출력 신호들의 공통 모드 레벨 및 진폭은 입력 신호들의 공통 모드 레벨 및 진폭과 동일하다. 반도체 장치의 송신기는 다양한 공통 모드 레벨 및 진폭을 가지는 입력 신호에 대응하는 출력 신호를 출력할 수 있다.

Description

반도체 장치의 송신기{Transmitter of semiconductor device}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 일반적인 멀티-포트(multi-port) 멀티미디어(multimedia) 반도체 장치를 포함하는 시스템을 나타내는 블락 다이어그램이다.

도 2는 본 발명의 일 실시예에 따른 반도체 장치의 송신기를 나타내는 블락 다이어그램이다.

도 3은 도 2에 도시된 DQ 패드들을 통해 입출력될 수 있는 신호 방식의 일례와 그것에 대응하는 출력 드라이버를 나타낸다.

도 4는 도 2에 도시된 프리-드라이버 스테이지 및 메인-드라이버 스테이지를 보다 상세히 나타낸다.

도 5는 도 4에 도시된 프리-드라이버를 보다 상세히 나타내는 회로도이다.

도 6은 도 2에 도시된 제어 회로를 보다 상세히 나타내는 블락 다이어그램이다.

도 7은 도 6에 도시된 제1 드라이버에 포함되는 인버터를 나타낸다.

도 8은 도 4에 도시된 프리-드라이버 스테이지와 메인-드라이버 스테이지의 제어 신호들의 조합(combination)의 일례에 대응하는 신호 방식(signaling)을 나타 내는 도표이다.

도 9a는 10(Gbps)의 속도를 가진 출력 신호의 신호 방식이 TMDS인 경우를 나타내는 그래프(graph)이다.

도 9b는 10(Gbps)의 속도를 가진 출력 신호의 신호 방식이 LVDS인 경우를 나타내는 그래프이다.

도 9c는 10(Gbps)의 속도를 가진 출력 신호의 신호 방식이 HVDS인 경우를 나타내는 그래프이다.

도 9d는 10(Gbps)의 속도를 가진 출력 신호의 신호 방식들이 H_HVDS 및 L_HVDS인 경우를 나타내는 그래프이다.

도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 송신기를 나타내는 블락 다이어그램이다.

도 11은 도 10에 도시된 프리-드라이버를 보다 상세히 나타내는 회로도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

210: 프리-드라이버 230: 제1 종단 회로부

240: 메인-드라이버 250: 제2 종단 회로부

260: 제어 회로 261: 검출기

262: 드라이버 레지스터 263: 모드 레지스터

264: 바이어스 전압 발생기 320: 메인-드라이버

330: 종단 회로부 340: 제어 회로

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는, 다양한 공통 모드 레벨 및 진폭을 가지는 입력 신호에 대응하는 출력 신호를 출력할 수 있는 반도체 장치의 송신기에 관한 것이다.

도 1을 참조하면, 상기 시스템(100)은 제1 회로 블락(circuit block)(110), 제2 회로 블락(160), 및 멀티-포트 멀티미디어 반도체 장치(140)를 구비한다.

반도체 장치(140)는, 예를 들어, 디램(DRAM)과 같은 메모리 장치일 수 있다. 반도체 장치(140)는 제1 및 제2 회로 블락들(110, 160)과의 데이터 통신을 위해 특정한 신호 방식(signaling system)을 사용한다. 상기 데이터 통신의 일례가 미국 특허 공개 공보 제2004/0137676 호에 기재되어 있고, 상기 신호 방식은 직류(DC) 레벨(또는 평균값) 및 상기 직류 레벨을 기준으로 하는 진폭(amplitude)(또는 스윙 폭(swing range))으로 규정된다. 상기 직류 레벨은 공통 모드 레벨(common mode level)이라고도 한다.

반도체 장치(140)와 제1 및 제2 회로 블락들(110, 160)의 회로들 사이에 고속으로 데이터가 입출력되기 위해, 반도체 장치(140)와 제1 및 제2 회로 블락들(110, 160)의 회로들은 상대방의 신호 방식을 자신의 신호 방식으로 변환하는 별도의 입출력 회로들(114, 115, 116, 118, 120, 141 ~ 148, 161 ~ 164)을 구비한다. 상기 입출력 회로(I/O circuit)는 송신기(transmitter)(또는 출력 버퍼(output buffer)) 및/또는 수신기(receiver)(또는 입력 버퍼)를 포함한다.

제1 회로 블락(110)은 오디오(audio) 입력 회로(111), 비디오(video) 입력 회로(112), 디지털 미디어 프로세싱 회로(digital media processing circuit)(113), 오디오 출력 회로(117), 및 비디오 출력 회로(119)를 포함한다.

오디오 입력 회로(111)는 오디오 입력 신호(Ain)를 처리하여 반도체 장치(140)의 입출력 회로(141)로 전달한다. 입출력 회로(141)는 상기 처리된 오디오 신호를 반도체 장치(140)에서 사용되는 공통 모드 레벨 및 진폭을 가지는 신호로 변환한다.

비디오 입력 회로(112)는 비디오 입력 신호(Vin)를 처리하여 반도체 장치(140)의 입출력 회로(141)로 전달한다. 입출력 회로(141)는 상기 처리된 비디오 신호를 반도체 장치(140)에서 사용되는 공통 모드 레벨 및 진폭을 가지는 신호로 변환한다.

디지털 미디어 프로세싱 회로(113)는 입출력 회로들(114, 115, 116)을 통해 반도체 장치의 입출력 회로들(142, 143)과 신호를 송수신한다.

오디오 출력 회로(117)는 외부의 입출력 회로(118)를 사용하여 반도체 장치(140)의 입출력 회로(144)로부터 전달된 신호의 공통 모드 레벨과 진폭을 변환하고 변환된 공통 모드 레벨과 진폭을 가지는 신호를 처리하여 오디오 출력 신호(Aout)로 출력한다.

비디오 출력 회로(119)는 내부의 입출력 회로(120)를 사용하여 반도체 장치 (140)의 입출력 회로(144)로부터 전달된 신호의 공통 모드 레벨과 진폭을 변환하고 변환된 공통 모드 레벨과 진폭을 가지는 신호를 처리하여 비디오 출력 신호(Aout)를 출력한다.

제2 회로 블락(160)은 제1 회로 블락(110)의 구성 요소들과 유사한 구성 요소들을 가지는 블락, 메모리 장치, 또는 메모리 컨트롤러(memory controller)일 수 있다. 제2 회로 블락(160)은 반도체 장치(140)의 입출력 회로들(145 ~ 148)과의 통신에 사용되는 입출력 회로들(161 ~ 164)을 포함한다.

전술한 바와 같이, 반도체 장치(140)와 제1 및 제2 회로 블락들(110, 160)의 회로들 사이에 고속으로 신호가 입출력되기 위해, 신호 방식을 변환하는 별도의 입출력 회로들이 필요하다. 따라서, 별도의 입출력 회로들은 전체 시스템의 가격을 상승시킬 수 있다. 또한, 제1 및 제2 회로 블락들(110, 160)의 회로들의 수가 증가함에 따라 별도의 입출력 회로들의 수도 증가하므로, 시스템의 가격은 더욱 상승할 수 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 다양한 공통 모드 레벨 및 진폭을 가지는 입력 신호에 대응하는 출력 신호를 출력할 수 있는 반도체 장치의 송신기를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 송신기는 제1 드라이버 제어 신호들 및 제1 종단 제어 신호들에 응답하여, 제 1 내부 출력 신호들의 공통 모드 레벨 및 진폭을 변경하여 제2 내부 출력 신호들을 출력하는 프리-드라이버 스테이지; 제2 드라이버 제어 신호들 및 제2 종단 제어 신호들에 응답하여, 상기 제2 내부 출력 신호들의 공통 모드 레벨 및 진폭을 변경하여 출력 신호들을 출력하는 메인-드라이버 스테이지; 및 상기 출력 신호들에 대응하는 입력 신호들의 공통 모드 레벨 및 진폭을 검출하여 상기 제1 및 제2 드라이버 제어 신호들과 상기 제1 및 제2 종단 제어 신호들을 발생하는 제어 회로를 구비하며, 상기 출력 신호들의 공통 모드 레벨 및 진폭은 상기 입력 신호들의 공통 모드 레벨 및 진폭과 동일한 것을 특징으로 한다.

바람직한 실시예에 따르면, 상기 제1 내부 출력 신호들, 상기 제2 내부 출력 신호들, 상기 출력 신호들, 및 상기 입력 신호들은 각각 차동 신호들이다. 그리고, 상기 입력 신호들 및 상기 출력 신호들의 신호 방식은 TMDS, HVDS, LVDS, 또는 RSL이다.

바람직한 실시예에 따르면, 상기 프리-드라이버 스테이지는 상기 제1 드라이버 제어 신호들에 응답하여, 상기 제1 내부 출력 신호들을 상기 제2 내부 출력 신호들로 변환하는 프리-드라이버; 및 상기 제1 종단 제어 신호들에 응답하여, 상기 제2 내부 출력 신호들을 전달하는 신호선들에 공급되는 종단 전압을 선택하는 제1 종단 회로부를 구비한다.

바람직한 실시예에 따르면, 상기 프리-드라이버는 상기 제1 내부 출력 신호를 반전하여 상기 제2 내부 출력 신호를 출력하는 출력부; 상기 제1 내부 출력 신호의 상보 신호를 반전하여 상기 제2 내부 출력 신호의 상보 신호를 출력하는 상보 출력부; 상기 제1 드라이버 제어 신호들 중 풀-업 신호들에 응답하여, 상기 출력부 및 상기 상보 출력부에 전원 전압이거나 또는 상기 전원 전압보다 상대적으로 낮은 제1 전압을 공급하는 풀-업 트랜지스터부; 및 상기 제1 드라이버 제어 신호들 중 풀-다운 신호들에 응답하여, 상기 출력부 및 상기 상보 출력부에 접지 전압이거나 또는 상기 접지 전압보다 상대적으로 높은 제2 전압을 공급하는 풀-다운 트랜지스터부를 구비한다.

바람직한 실시예에 따르면, 상기 종단 전압은 전원 전압, 전원 전압의 1/2, 또는 접지 전압이다.

바람직한 실시예에 따르면, 상기 제1 종단 회로부는 상기 제1 종단 제어 신호들에 응답하여, 상기 제2 내부 출력 신호를 전달하는 신호선에 종단 저항을 통해 상기 종단 전압을 공급하는 제1 종단 회로; 및 상기 제1 종단 제어 신호들에 응답하여, 상기 제2 내부 출력 신호의 상보 신호를 전달하는 신호선에 상기 종단 저항을 통해 상기 종단 전압을 공급하는 제1 상보 종단 회로를 구비한다.

바람직한 실시예에 따르면, 상기 메인-드라이버 스테이지는 상기 제2 드라이버 제어 신호들에 응답하여, 상기 제2 내부 출력 신호들을 상기 출력 신호들로 변환하는 메인-드라이버; 및 상기 제2 종단 제어 신호들에 응답하여, 상기 출력 신호들을 전달하는 신호선들에 공급되는 종단 전압을 선택하는 제2 종단 회로부를 구비한다.

바람직한 실시예에 따르면, 상기 메인-드라이버는 상기 제2 내부 출력 신호를 반전하여 상기 출력 신호를 출력하는 출력부; 상기 제2 내부 출력 신호의 상보 신호를 반전하여 상기 출력 신호의 상보 신호를 출력하는 상보 출력부; 상기 제2 드라이버 제어 신호들 중 풀-업 신호들에 응답하여, 상기 출력부 및 상기 상보 출력부에 전원 전압이거나 또는 상기 전원 전압보다 상대적으로 낮은 제1 전압을 공급하는 풀-업 트랜지스터부; 및 상기 제2 드라이버 제어 신호들 중 풀-다운 신호들에 응답하여, 상기 출력부 및 상기 상보 출력부에 접지 전압이거나 또는 상기 접지 전압보다 상대적으로 높은 제2 전압을 공급하는 풀-다운 트랜지스터부를 구비한다.

바람직한 실시예에 따르면, 상기 제1 종단 회로부는 상기 제2 종단 제어 신호들에 응답하여, 상기 출력 신호를 전달하는 신호선에 종단 저항을 통해 상기 종단 전압을 공급하는 제1 종단 회로; 및 상기 제2 종단 제어 신호들에 응답하여, 상기 출력 신호의 상보 신호를 전달하는 신호선에 상기 종단 저항을 통해 상기 종단 전압을 공급하는 제1 상보 종단 회로를 구비한다.

바람직한 실시예에 따르면, 상기 제어 회로는 상기 입력 신호들의 공통 모드 레벨 및 진폭을 검출하여 레지스터 신호를 발생하는 검출기; 상기 레지스터 신호 중 일부를 제1 레지스터 신호로 저장하는 드라이버 레지스터; 상기 레지스터 신호 중 일부를 제2 레지스터 신호로 저장하는 모드 레지스터; 소정의 바이어스 전압을 발생하는 바이어스 전압 발생기; 상기 제1 레지스터 신호 및 상기 바이어스 전압에 응답하여, 상기 제1 및 제2 드라이버 제어 신호들을 발생하는 제1 드라이버; 및 상기 제2 레지스터 신호 및 상기 바이어스 전압에 응답하여, 상기 제1 및 제2 종단 제어 신호들을 발생하는 제2 드라이버를 구비한다.

바람직한 실시예에 따르면, 상기 제1 드라이버 제어 신호들, 제2 드라이버 제어 신호들, 제1 종단 제어 신호들, 및 제2 종단 제어 신호들의 전압 크기는 소정의 값을 초과한다.

바람직한 실시예에 따르면, 상기 제1 드라이버는 다수의 인버터들을 포함하고, 상기 제2 드라이버는 다수의 인버터들을 포함한다.

상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 송신기는 제1 내부 출력 신호들을 제2 내부 출력 신호들로 변환하는 프리-드라이버; 드라이버 제어 신호들 및 종단 제어 신호들에 응답하여, 상기 제2 내부 출력 신호들의 공통 모드 레벨 및 진폭을 변경하여 출력 신호들을 출력하는 메인-드라이버 스테이지; 및 상기 출력 신호들에 대응하는 입력 신호들의 공통 모드 레벨 및 진폭을 검출하여 상기 드라이버 제어 신호들과 상기 종단 제어 신호들을 발생하는 제어 회로를 구비하며, 상기 출력 신호들의 공통 모드 레벨 및 진폭은 상기 입력 신호들의 공통 모드 레벨 및 진폭과 동일한 것을 특징으로 한다.

바람직한 실시예에 따르면, 상기 제1 내부 출력 신호들, 상기 제2 내부 출력 신호들, 상기 출력 신호들, 및 상기 입력 신호들은 각각 차동 신호들이고, 상기 입력 신호들 및 상기 출력 신호들의 신호 방식은 TMDS, HVDS, LVDS, 또는 RSL이다.

바람직한 실시예에 따르면, 상기 메인-드라이버 스테이지는 상기 드라이버 제어 신호들에 응답하여, 상기 제2 내부 출력 신호들을 상기 출력 신호들로 변환하는 메인-드라이버; 및 상기 종단 제어 신호들에 응답하여, 상기 출력 신호들을 전 달하는 신호선들에 공급되는 종단 전압을 선택하는 종단 회로부를 구비한다.

바람직한 실시예에 따르면, 제어 회로는 상기 입력 신호들의 공통 모드 레벨 및 진폭을 검출하여 레지스터 신호를 발생하는 검출기; 상기 레지스터 신호 중 일부를 제1 레지스터 신호로 저장하는 드라이버 레지스터; 상기 레지스터 신호 중 일부를 제2 레지스터 신호로 저장하는 모드 레지스터; 소정의 바이어스 전압을 발생하는 바이어스 전압 발생기; 상기 제1 레지스터 신호 및 상기 바이어스 전압에 응답하여, 상기 드라이버 제어 신호들을 발생하는 제1 드라이버; 및 상기 제2 레지스터 신호 및 상기 바이어스 전압에 응답하여, 상기 종단 제어 신호들을 발생하는 제2 드라이버를 구비한다.

이러한 본 발명에 따른 반도체 장치의 송신기는 반도체 장치로 입력될 수 있는 다양한 입력 신호의 공통 모드 레벨 및 진폭을 검출하여 입력 신호에 대응하는 공통 모드 레벨 및 진폭을 가지는 출력 신호를 출력할 수 있다. 따라서, 본 발명에 따른 반도체 장치의 송신기와 통신하는 외부 장치는 별도의 입출력 회로를 필요로 하지 않는다.

또한, 본 발명에 따른 반도체 장치의 송신기는 안정적인 제어 신호를 발생하는 제어 회로를 포함하므로, 출력 신호는 전력 잡음(power noise)에 민감하지 않다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2를 참조하면, 본 발명에 따른 반도체 장치의 송신기(200)는 프리-드라이버(pre-driver)(210), 제1 종단 회로부(termination circuit unit)(230), 메인-드라이버(main-driver)(240), 제2 종단 회로부(250), 및 제어 회로(260)를 구비한다. 반도체 장치의 송신기(200)는 출력 버퍼(또는 출력 드라이버)라고도 불리며, 도 1에 도시된 반도체 장치(140)의 입출력 회로들 중 하나에 해당한다. 한편, 반도체 장치의 송신기(200)는 디램(DRAM)과 같은 메모리 장치에 포함되는 송신기일 수 있다.

제어 회로(260)는 DQ 패드들(pads)(280, 290)을 통해 입력되는 차동 입력 신호들(IN, INB)의 공통 모드 레벨 및 진폭을 검출하여 제1 및 제2 드라이버 제어 신호들([Vpb<3:5>, Vnb<3:5>], [Vpb<0:2>, Vnb<0:2>])과 제1 및 제2 종단 제어 신호들([Vpp, Vpn, Vppn], [Vp, Vn, Vpn])을 발생한다.

도 3은 도 2에 도시된 DQ 패드들(280, 290)을 통해 입출력될 수 있는 신호 방식의 일례와 그것에 대응하는 출력 드라이버를 나타낸다.

첫 번째 경우인 천이 최소 차동 신호 방식(TMDS; Transition Minimized Differential Signaling)을 참조하면, 입출력 신호가 공통 모드 레벨인 1.7(V)를 기준으로 O.1(V)의 진폭으로 스윙한다.

두 번째 경우인 중간 전압 차동 신호 방식(HVDS; Half Voltage Differential Signalling)을 참조하면, 입출력 신호가 공통 모드 레벨인 0.9(V)를 기준으로 O.1(V)의 진폭으로 스윙한다.

세 번째인 경우 저전압 차동 신호 방식(LVDS; Low Voltage Differential Signalling)을 참조하면, 입출력 신호가 공통 모드 레벨인 0.1(V)를 기준으로 O.1(V)의 진폭으로 스윙한다.

다시 도 2를 참조하면, 제1 및 제2 드라이버 제어 신호들([Vpb<3:5>, Vnb<3:5>], [Vpb<0:2>, Vnb<0:2>])과 제1 및 제2 종단 제어 신호들([Vpp, Vpn, Vppn], [Vp, Vn, Vpn])은 출력 신호들(DO3, DOB3)의 공통 모드 레벨과 진폭을 대응되는 입력 신호들(IN, INB)의 공통 모드 레벨 및 진폭과 동일하도록 제어한다.

한편, 본 발명의 일 실시예에서는 제1 및 제2 드라이버 제어 신호들([Vpb<3:5>, Vnb<3:5>], [Vpb<0:2>, Vnb<0:2>])의 수는 12개이고 제1 및 제2 종단 제어 신호들([Vpp, Vpn, Vppn], [Vp, Vn, Vpn])의 수는 6개이지만, 입력 신호들(IN, INB)의 신호 방식이 추가되는 경우 제1 및 제2 드라이버 제어 신호들의 수와 제1 및 제2 종단 제어 신호들의 수는 증가한다. 예를 들어, 추가되는 신호 방식은 공통 모드 레벨이 1.4(V)이고 진폭이 0.4(V)인 RSL(Rambus Signal Level)일 수 있다.

프리-드라이버(210) 및 제1 종단 회로부(230)는 프리-드라이버 스테이지(pre-driver stage)(201)를 구성하고, 메인-드라이버(240) 및 제2 종단 회로부 (250)는 메인-드라이버 스테이지(main-driver stage)(203)를 구성한다.

프리-드라이버(210)는 제1 드라이버 제어 신호들(Vpb<3:5>, Vnb<3:5>)에 응답하여 제1 내부 출력 신호들(internal output signals)(DO1, DOB1)의 공통 모드 레벨 및 진폭을 변경하여 제2 내부 출력 신호들(DO2, DOB2)을 출력한다. 제1 및 제2 내부 출력 신호들([DO1, DOB1], [DO2, DOB2])은 각각 차동 신호들(differential signals)이다.

제1 종단 회로부(230)는 제1 종단 제어 신호들(Vpp, Vpn, Vppn)에 응답하여 제2 내부 출력 신호들(DO2, DOB2)을 전달하는 신호선들에 공급되는 종단 전압을 선택한다. 상기 종단 전압은 VDD, VDD/2, 또는 VSS일 수 있다. 여기서, VDD는 전원 전압을 나타내고 VSS는 접지 전압을 나타낸다. 전원 전압(VDD)은, 예를 들어, 1.8(volt)일 수 있다.

제1 내부 출력 신호들(DO1, DOB1)은 전원 전압(VDD) 아래 근방의 공통 모드 레벨을 기준으로 작은 진폭으로 스윙할 수 있다. 프리-드라이버 스테이지(201)는 제1 내부 출력 신호들(DO1, DOB1)의 공통 모드 레벨 및 진폭을 조절하여 제2 내부 출력 신호들(DO2, DOB2)의 공통 모드 레벨을 2VDD/3, VDD/2, 또는 VDD/3으로 이동시킬 수 있다.

메인-드라이버(240)는 제2 드라이버 제어 신호들(Vpb<0:2>, Vnb<0:2>)에 응답하여 제2 내부 출력 신호들(DO2, DOB2)의 공통 모드 레벨 및 진폭을 변경하여 출력 신호들(DO3, DOB3)을 출력한다. 출력 신호들(DO3, DOB3)은 차동 신호들이다. 출력 신호들(DO3, DOB3)은 DQ 패드들(280, 290)을 통해 외부 장치로 출력된다. 상 기 외부 장치는 도 1에 도시된 제1 및 제2 회로 블락들(110, 160)이다.

제2 종단 회로부(250)는 제2 종단 제어 신호들(Vp, Vn, Vpn)에 응답하여 출력 신호들(DO3, DOB3)을 전달하는 신호선들에 공급되는 종단 전압을 선택한다. 상기 종단 전압은 VDD, VDD/2, 또는 VSS 일 수 있다.

메인-드라이버 스테이지(203)는 외부 장치의 신호 방식에 맞도록 메인-드라이버(240)의 전압 이득(voltage gain)을 조절하여 출력 신호들(DO3, DOB3)의 공통 모드 레벨을 이동시키고 출력 신호들(DO3, DOB3)의 진폭을 조절할 수 있다.

예를 들어, 신호 방식이 XDR(eXtreme Data Rate) 디램에서 사용하는 TMDS인 경우, 프리-드라이버 스테이지(201)와 메인-드라이버 스테이지(203)는 모두 TMDS로 설정(setting)된다. 그리고, 신호 방식이 DDR(Double Data Rate) 디램에서 사용하는 HVDS인 경우, 프리-드라이버 스테이지(201)와 메인-드라이버 스테이지(203)는 모두 HVDS로 설정된다. 그리고, 신호 방식이 LVDS인 경우, 프리-드라이버 스테이지(201)는 HVDS로 설정되고 메인-드라이버 스테이지(203)는 LVDS로 설정된다.

따라서, 본 발명에 따른 반도체 장치의 송신기(200)는 반도체 장치로 입력될 수 있는 다양한 입력 신호의 공통 모드 레벨 및 진폭을 검출하여 입력 신호에 대응하는 공통 모드 레벨 및 진폭을 가지는 출력 신호를 출력할 수 있다. 따라서, 본 발명에 따른 반도체 장치의 송신기(200)와 통신하는 외부 장치는 별도의 입출력 회로(예를 들어, 도 1의 118 및 120)를 필요로 하지 않는다. 또한, 본 발명에 따른 반도체 장치의 송신기(200)는 안정적인 제어 신호들을 발생하는 제어 회로(260)를 포함하므로, 출력 신호들(DO3, DOB3)은 전력 잡음에 민감하지 않다.

프리-드라이버(210)는 소스(source)에 전원 전압(VDD)이 연결된 피모스(PMOS) 트랜지스터들(211 ~ 213)과 소스에 접지 전압(VSS)이 연결된 엔모스(NMOS) 트랜지스터들(214 ~ 216)을 포함한다.

PMOS 트랜지스터(211)의 β 비(beta ratio)(즉, 채널(channel)의 길이(length)에 대한 채널의 폭(width)의 비)가 1(X1)인 경우, PMOS 트랜지스터(212)의 β 비는 2(X2)이고, PMOS 트랜지스터(213)의 β 비는 4(X4)인 것이 바람직하다. 그러나, 각각의 PMOS 트랜지스터들(211 ~ 213)의 β 비는 이에 한정되는 것이 아니다.

제1 드라이버 제어 신호들 중 풀-업(pull-up) 신호들(Vpb<3>, Vpb<4>, Vpb<5>)은 PMOS 트랜지스터들(211 ~ 213)의 게이트들(gates)로 각각 입력된다.

NMOS 트랜지스터(214)의 β 비가 1(X1)인 경우, NMOS 트랜지스터(215)의 β 비는 2(X2)이고, NMOS 트랜지스터(216)의 β 비는 4(X4)인 것이 바람직하다. 그러나, 각각의 NMOS 트랜지스터들(214 ~ 216)의 β 비는 이에 한정되는 것이 아니다.

제1 드라이버 제어 신호들 중 풀-다운(pull-down) 신호들(Vnb<3>, Vnb<4>, Vnb<5>)은 NMOS 트랜지스터들(214 ~ 216)의 게이트들로 각각 입력된다.

각각의 전류원들(211 ~ 216)을 통하여 흐르는 전류는 대응되는 제1 드라이버 제어 신호들([Vpb<3>, Vpb<4>, Vpb<5>], [Vnb<3>, Vnb<4>, Vnb<5>])에 기초하여 제어된다. 따라서, 각각의 전류원들(211 ~ 216)을 통하여 흐르는 전류가 제어되는 경 우, 제2 내부 출력 신호들(DO2, DOB2)의 공통 모드 레벨 및 진폭이 조절될 수 있다.

각각의 전류원들(211 ~ 216)이 포화 영역(saturation region)에서 안정적으로 동작하도록 제1 드라이버 제어 신호들([Vpb<3>, Vpb<4>, Vpb<5>], [Vnb<3>, Vnb<4>, Vnb<5>])의 전압 크기는 소정의 값(예를 들어, 0.2(V))을 초과하여야 한다.

프리-드라이버(210)는 프리-드라이버는 출력부(2101), 상보(complementary) 출력부(2103), 풀-업 트랜지스터부(pull-up transistor unit)(2105), 및 풀-다운 트랜지스터부(pull-down transistor unit)(2107)를 구비한다.

출력부(2101)는 제1 내부 출력 신호(DO1)를 반전(inversion)하여 제2 내부 출력 신호(DO2)를 출력한다. 제1 내부 출력 신호(DO1)는 PMOS 트랜지스터 및 NMOS 트랜지스터(217, 218)의 게이트들에 입력된다. 제2 내부 출력 신호(DO2)는 PMOS 트랜지스터(217)와 NMOS 트랜지스터(218) 사이의 노드(node)로부터 출력된다.

상보 출력부(2103)는 제1 내부 출력 신호(DO1)의 상보 신호(DOB1)를 반전하여 제2 내부 출력 신호(DO2)의 상보 신호(DOB2)를 출력한다. 제1 내부 출력 신호(DO1)의 상보 신호(DOB1)는 PMOS 트랜지스터 및 NMOS 트랜지스터(217, 218)의 게이트들에 입력된다. 제2 내부 출력 신호(DO2)의 상보 신호(DOB2)는 PMOS 트랜지스터(217)와 NMOS 트랜지스터(218) 사이의 노드로부터 출력된다.

풀-업 트랜지스터부(2105)는 제1 드라이버 제어 신호들 중 풀-업 신호들 (Vpb<3>, Vpb<4>, Vpb<5>)에 응답하여, 출력부(2101) 및 상보 출력부(2103)에 전원 전압(VDD)이거나 또는 전원 전압(VDD) 보다 상대적으로 낮은 제1 전압을 공급한다. 풀-업 트랜지스터부(2015)는 3개의 PMOS 트랜지스터들(211, 212, 213)을 구비한다. 각각의 PMOS 트랜지스터들(211, 212, 213)은 전원 전압(VDD)이 연결된 소스 및 풀-업 신호들(Vpb<3>, Vpb<4>, Vpb<5>) 중 하나가 입력되는 게이트를 포함한다.

풀-다운 트랜지스터부(2107)는 제1 드라이버 제어 신호들 중 풀-다운 신호들(Vnb<3>, Vnb<4>, Vnb<5>)에 응답하여, 출력부(2101) 및 상보 출력부(2103)에 접지 전압(VSS)이거나 또는 접지 전압(VSS)보다 상대적으로 높은 제2 전압을 공급한다. 풀-다운 트랜지스터부(2017)는 3개의 NMOS 트랜지스터들(214, 215, 216)을 구비한다. 각각의 NMOS 트랜지스터들(214, 215, 216)은 접지 전압(VSS)에 연결된 소스 및 풀-다운 신호들(Vnb<3>, Vnb<4>, Vnb<5>) 중 하나가 입력되는 게이트를 포함한다.

다시 도 4를 참조하면, 제1 종단 회로부(230)는 제1 종단 회로(231) 및 제1 상보 종단 회로(235)를 포함한다.

제1 종단 회로(231)는 제1 종단 제어 신호들(Vpn, Vppn, Vpp)에 응답하여 제2 내부 출력 신호(DO2)를 전달하는 신호선에 종단 저항(RT1)을 통해 종단 전압을 공급한다. 상기 종단 전압은 VSS, VDD/2, 또는 VDD이다.

제1 종단 회로(231)는 NMOS 트랜지스터(232), PMOS 트랜지스터들(233, 234), 및 종단 저항(RT1)을 구비한다. NMOS 트랜지스터(232)는 VSS에 연결된 소스(source), Vpp가 입력되는 게이트, 및 종단 저항(RT1)의 일단에 연결된 드레인(drain)을 포함한다. 제1 PMOS 트랜지스터(233)는 VDD/2에 연결된 소스, Vppn가 입 력되는 게이트, 및 종단 저항(RT1)의 일단에 연결된 드레인을 포함한다. 제2 PMOS 트랜지스터(234)는 VDD에 연결된 소스, Vpn가 인가되는 게이트, 및 종단 저항(RT1)의 일단에 연결된 드레인을 포함한다.

상기 트랜지스터들(232 ~ 234)이 포화 영역에서 안정적으로 동작하도록 제1 종단 제어 신호들(Vpn, Vppn, Vpp)의 전압 크기는 소정의 값(예를 들어, 0.2(V))을 초과하여야 한다.

제1 상보 종단 회로(235)는 제2 내부 출력 신호(DO2)의 상보 신호(DOB)를 전달하는 신호선에 종단 저항(RT1)을 통해 종단 전압을 공급한다. 상기 종단 전압은 VSS, VDD/2, 및 VDD이다.

제1 상보 종단 회로(235)는 NMOS 트랜지스터(236), PMOS 트랜지스터들(237, 238), 및 종단 저항(RT1)을 구비하며, 제1 종단 회로(231)와 동일한 구조를 가지므로 그에 대한 설명은 제1 종단 회로(231)에 대한 설명이 참조된다.

메인-드라이버(240)는 소스에 전원 전압(VDD)이 연결된 PMOS 트랜지스터들(241 ~ 243)과 소스에 접지 전압(VSS)이 연결된 NMOS 트랜지스터들(244 ~ 246)을 포함한다.

PMOS 트랜지스터(241)의 β 비가 1(X1)인 경우, PMOS 트랜지스터(242)의 β 비는 2(X2)이고, PMOS 트랜지스터(213)의 β 비는 4(X4)인 것이 바람직하다. 그러나, 각각의 PMOS 트랜지스터들(241 ~ 243)의 β 비는 이에 한정되는 것이 아니다.

제2 드라이버 제어 신호들 중 풀-업 신호들(Vpb<0>, Vpb<1>, Vpb<2>)은 PMOS 트랜지스터들(241 ~ 243)의 게이트들로 각각 입력된다.

NMOS 트랜지스터(244)의 β 비가 1(X1)인 경우, NMOS 트랜지스터(245)의 β 비는 2(X2)이고, NMOS 트랜지스터(246)의 β 비는 4(X4)인 것이 바람직하다. 그러나, 각각의 NMOS 트랜지스터들(244 ~ 246)의 β 비는 이에 한정되는 것이 아니다.

제2 드라이버 제어 신호들 중 풀-다운 신호들(Vnb<0>, Vnb<1>, Vnb<2>)은 NMOS 트랜지스터들(244 ~ 246)의 게이트들로 각각 입력된다.

각각의 전류원들(241 ~ 246)을 통하여 흐르는 전류는 대응되는 제2 드라이버 제어 신호들([Vpb<0>, Vpb<1>, Vpb<2>], [Vnb<0>, Vnb<1>, Vnb<2>])에 기초하여 제어된다. 따라서, 각각의 전류원들(241 ~ 246)을 통하여 흐르는 전류가 제어되는 경우, 출력 신호들(DO3, DOB3)의 공통 모드 레벨 및 진폭이 조절될 수 있다.

각각의 전류원들(241 ~ 246)이 포화 영역에서 안정적으로 동작하도록 제2 드라이버 제어 신호들의 전압 크기는 소정의 값(예를 들어, 0.2(V))을 초과하여야 한다.

메인-드라이버(240)는 도 5에 도시된 프리-드라이버의 구성요소들(217, 218, 219, 220)을 더 구비한다. 이 때, 입력 신호들은 DO1과 DOB1 대신 DO2와 DOB2가 사용되고, 출력 신호들은 DO2와 DOB2 대신 DO3과 DOB3이 사용된다.

제2 종단 회로부(250)는 제2 종단 회로(251) 및 제2 상보 종단 회로(255)를 포함한다. 제2 종단 회로(251)는 출력 신호(DO3)를 전달하는 신호선에 종단 저항(RT2)을 통해 종단 전압을 공급한다. 상기 종단 전압은 VSS, VDD/2, 또는 VDD이다.

제2 종단 회로(251)는 NMOS 트랜지스터(252), PMOS 트랜지스터들(253, 254), 및 종단 저항(RT2)을 구비한다. NMOS 트랜지스터(252)는 VSS에 연결된 소스, Vp가 입력되는 게이트, 및 종단 저항(RT2)의 일단에 연결된 드레인을 포함한다. 제1 PMOS 트랜지스터(253)는 VDD/2에 연결된 소스, Vpn가 입력되는 게이트, 및 종단 저항(RT2)의 일단에 연결된 드레인을 포함한다. 제2 PMOS 트랜지스터(254)는 VDD에 연결된 소스, Vn가 입력되는 게이트, 및 종단 저항(RT2)의 일단에 연결된 드레인을 포함한다.

상기 트랜지스터들(252 ~ 254)이 포화 영역에서 안정적으로 동작하도록 제2 종단 제어 신호들의 전압 크기는 소정의 값(예를 들어, 0.2(V))을 초과하여야 한다.

제2 상보 종단 회로(255)는 출력 신호(DO3)의 상보 신호(DOB3)를 전달하는 신호선에 종단 저항(RT2)을 통해 종단 전압을 공급한다. 상기 종단 전압은 VSS, VDD/2, 및 VDD이다.

제2 상보 종단 회로(255)는 NMOS 트랜지스터(256), PMOS 트랜지스터들(257, 258), 및 종단 저항(RT2)을 구비하며, 제1 종단 회로(251)와 동일한 구조를 가지므로 그에 대한 설명은 제1 종단 회로(251)에 대한 설명이 참조된다.

도 6을 참조하면, 제어 회로(260)는 검출기(detector)(261), 드라이버 레지스터(driver register)(262), 모드 레지스터(mode register)(263), 바이어스 전압 발생기(bias voltage generator)(264), 제1 드라이버(265), 및 제2 드라이버(266)를 구비한다.

검출기(261)는 입력 신호들(IN, INB)의 공통 모드 레벨 및 진폭을 검출하여 디지털 신호인 레지스터 신호(REG)를 발생한다. 도 2에 도시된 바와 같이, 제1 및 제2 드라이버 제어 신호들(Vpb<0:5>, Vnb<O:5>)의 수는 12개이고 제1 및 제2 종단 제어 신호들([Vpp, Vpn, Vppn], [Vp, Vn, Vpn])의 수는 6개인 경우, 레지스터 신호(REG)는 18 비트(bit)의 디지털 신호이다.

드라이버 레지스터(262)는 레지스터 신호(REG) 중 일부(REG1)를 저장한다. 레지스터 신호(REG)가 18 비트(bit)의 디지털 신호인 경우 제1 레지스터 신호(REG1)는 12 비트의 디지털 신호이다. 상기 저장된 제1 레지스터 신호(REG1)는 프리-드라이버 및 메인-드라이버를 제어하는 드라이버 제어 신호들의 발생을 위해 사용된다.

모드 레지스터(263)는 레지스터 신호(REG) 중 일부(REG2)를 저장한다. 레지스터 신호(REG)가 18 비트(bit)의 디지털 신호인 경우 제2 레지스터 신호(REG2)는 6 비트의 디지털 신호이다. 상기 저장된 제2 레지스터 신호(REG2)는 제1 종단 회로부 및 제2 종단 회로부를 제어하는 종단 제어 신호들의 발생을 위해 사용된다.

바이어스 전압 발생기(264)는 논리 하이 레벨(logic high level)의 전압으로 사용되는 바이어스 전압을 발생한다. 예를 들어, 상기 바이어스 전압은 0.9(V) 또는 1,2(V)일 수 있다.

제1 드라이버(265)는 제1 레지스터 신호(REG1) 및 바이어스 전압(VB)에 응답하여 드라이버 제어 신호들(Vpb<0:5>, Vnb<O:5>)을 발생한다. 제1 드라이버(265)는 다수의 인버터들(inverters)로 구현될 수 있다.

도 7은 도 6에 도시된 제1 드라이버에 포함되는 인버터를 나타낸다. 도 7을 참조하면, 상기 인버터는 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)를 구비한다.

PMOS 트랜지스터(PM)는 바이어어스 전압(VB)이 연결된 소스, 제1 레지스터 신호(REG1)의 제1 비트(REG1<0>)가 입력되는 게이트, 및 드라이버 제어 신호들 중 일부(Vpb<0>)가 출력되는 드레인을 포함한다. NMOS 트랜지스터(NM)는 접지 전압(VSS)이 연결된 소스, 제1 레지스터 신호(REG1) 중 일부(REG1<0>)가 입력되는 게이트, 및 드라이버 제어 신호들 중 일부(Vpb<0>)가 출력되는 드레인을 포함한다.

마찬가지로, REG1<0>를 제외한 제1 레지스터 신호(REG<1:11>)도 도 7에 도시한 인버터와 동일한 구조의 인버터에 입력되어 드라이버 제어 신호들(Vpb<1:5>, Vnb<0:5>)을 발생한다.

다시 도 6을 참조하면, 제2 드라이버(266)는 제2 레지스터 신호(REG2) 및 바이어스 전압(VB)에 응답하여 종단 제어 신호들([Vpp, Vpn, Vppn], [Vp, Vn, Vpn])을 발생한다. 제2 드라이버(266)도 다수의 인버터들로 구현될 수 있다. 상기 인버터의 구조는 도 7에 도시한 인버터의 구조와 동일하므로, 그에 대한 설명이 참조된다.

도 8은 도 4에 도시된 프리-드라이버 스테이지와 메인-드라이버 스테이지의 제어 신호들의 조합(combination)의 일례에 대응하는 신호 방식(signaling)을 나타내는 도표이다.

도 8의 도표에 있어서, 프리-드라이버 스테이지 및 메인-드라이버 스테이지 에 포함되는 NMOS 트랜지스터의 입력으로 사용되는 "H(High)"와 "L(Low)"는 일정한 포화 조건(saturation condition)을 만족할 수 있는 바이어스 전압과 접지 전압(VSS)을 각각 나타낸다. 그리고, 프리-드라이버 스테이지 및 메인-드라이버 스테이지에 포함되는 PMOS 트랜지스터의 입력으로 사용되는 "L"와 "H"는 일정한 포화 조건을 만족할 수 있는 바이어스 전압과 전원 전압(VDD) 레벨을 각각 나타낸다. 그리고, "X"는 돈트 케어(don't care)를 나타낸다.

도 8의 도표를 참조하면, 외부 장치와 통신을 위한 신호 방식으로서 TMDS, LVDS, HVDS, H_HVDS(High Voltage Differential Signaling), 및 L_HVDS(Low Voltage Differential Signaling)가 기재되어 있다.

TMDS은 제1 및 제2 종단 제어 신호들([Vpp, Vpn, Vppn], [Vp, Vn, Vpn])의 조합이 모두 "LLH"일 때 설정된다. 이 때, TMDS의 공통 모드 레벨 및 진폭은 드라이버 제어 신호들(Vpb<3:5>, Vnb<3:5>, Vpb<0:2>, Vnb<0:2>)의 조합에 의해 결정된다. 도 9a는 10(Gbps)의 속도를 가진 출력 신호의 신호 방식이 TMDS인 경우를 나타내는 그래프이다.

LVDS은 제1 종단 제어 신호들(Vpp, Vpn, Vppn)의 조합이 "LHL"이고 제2 종단 제어 신호들(Vp, Vn, Vpn])의 조합이 "HHH"일 때 설정된다. 이 때, LVDS의 공통 모드 레벨 및 진폭은 드라이버 제어 신호들(Vpb<3:5>, Vnb<3:5>, Vpb<0:2>, Vnb<0:2>)의 조합에 의해 결정된다. 도 9b는 10(Gbps)의 속도를 가진 출력 신호의 신호 방식이 LVDS인 경우를 나타내는 그래프이다.

HVDS은 제1 및 제2 종단 제어 신호들([Vpp, Vpn, Vppn], [Vp, Vn, Vpn])의 조합이 모두 "LHL"일 때 설정된다. 이 때, HVDS의 공통 모드 레벨 및 진폭은 드라이버 제어 신호들(Vpb<3:5>, Vnb<3:5>, Vpb<0:2>, Vnb<0:2>)의 조합에 의해 결정된다. 도 9c는 10(Gbps)의 속도를 가진 출력 신호의 신호 방식이 HVDS인 경우를 나타내는 그래프이다.

H_HVDS는 기본적으로 제1 및 제2 종단 제어 신호들([Vpp, Vpn, Vppn], [Vp, Vn, Vpn])의 조합이 모두 "LHL"일 때 설정된다. 이 때, H_HVDS의 공통 모드 레벨 및 진폭은 드라이버 제어 신호들(Vpb<3:5>, Vnb<3:5>), Vpb<0:2>, Vnb<0:2>)의 조합에 의해 결정된다. H_HVDS의 공통 모드 레벨은 VDD/2 이상에 존재한다.

L_HVDS도 기본적으로 제1 및 제2 종단 제어 신호들([Vpp, Vpn, Vppn], [Vp, Vn, Vpn])의 조합이 모두 "LHL"일 때 설정된다. 이 때, L_HVDS의 공통 모드 레벨 및 진폭은 드라이버 제어 신호들(Vpb<3:5>, Vnb<3:5>), Vpb<0:2>, Vnb<0:2>)의 조합에 의해 결정된다. L_HVDS의 공통 모드 레벨은 VDD/2 이하에 존재한다. 도 9d는 10(Gbps)의 속도를 가진 출력 신호의 신호 방식들이 H_HVDS 및 L_HVDS인 경우를 나타내는 그래프이다.

도 10을 참조하면, 본 발명에 따른 반도체 장치의 송신기(300)는 프리-드라이버(310), 메인-드라이버(320), 종단 회로부(330), 및 제어 회로(340)를 구비한다. 반도체 장치의 송신기(300)는 도 1에 도시된 반도체 장치(140)의 입출력 회로들 중 하나에 해당한다. 한편, 반도체 장치의 송신기(300)는 디램(DRAM)과 같은 메 모리 장치에 포함되는 송신기일 수 있다.

제어 회로(340)는 DQ 패드들(350, 360)을 통해 입력되는 차동 입력 신호들(IN, INB)의 공통 모드 레벨 및 진폭을 검출하여 드라이버 제어 신호들(Vpb<0:2>, Vnb<0:2>)과 종단 제어 신호들(Vp, Vn, Vpn)을 발생한다.

입력 신호들의 신호 방식은 TMDS, HVDS, 또는 LVDS일 수 있다. 드라이버 제어 신호들(Vpb<0:2>, Vnb<0:2>)과 종단 제어 신호들(Vp, Vn, Vpn)은 출력 신호들(DO3, DOB3)의 공통 모드 레벨과 진폭을 대응되는 입력 신호들(IN, INB)의 공통 모드 레벨 및 진폭과 동일하도록 제어한다.

한편, 본 발명의 다른 실시예에서는 드라이버 제어 신호들(Vpb<0:2>, Vnb<0:2>)의 수는 6개이고 종단 제어 신호들(Vp, Vn, Vpn)의 수는 3개이지만, 입력 신호들(IN, INB)의 신호 방식이 추가되는 경우 드라이버 제어 신호들의 수와 제1 및 종단 제어 신호들의 수는 증가한다. 예를 들어, 추가되는 신호 방식은 RSL일 수 있다.

한편, 제어 회로(340)의 구조는 도 6에 도시된 제어 회로(260)의 구조와 동일하므로, 그에 대한 상세한 설명은 도 6의 제어 회로(260)에 대한 설명이 참조된다.

프리-드라이버(310)는 제1 내부 출력 신호들(DO1, DOB1)을 제2 내부 출력 신호들(DO2, DOB2)로 변환한다. 제1 및 제2 내부 출력 신호들([DO1, DOB1], [DO2, DOB2])은 각각 차동 신호들이다. 제1 내부 출력 신호들(DO1, DOB1)은 전원 전압(VDD) 아래 근방의 공통 모드 레벨을 기준으로 작은 진폭으로 스윙할 수 있다.

도 11은 도 10에 도시된 프리-드라이버를 보다 상세히 나타내는 회로도이다. 도 11을 참조하면, 프리-드라이버(310)는 PMOS 트랜지스터들(311, 313) 및 NMOS 트랜지스터들(312, 314)을 구비한다. 전원 전압(VDD)이 PMOS 트랜지스터들(311, 313)의 소스에 연결되고, 접지 전압(VSS)이 NMOS 트랜지스터들(312, 314)의 소스에 연결된다. 전원 전압(VDD)은, 예를 들어, 1.8(V)일 수 있다.

제1 내부 출력 신호(DO1)가 PMOS 트랜지스터(311) 및 NMOS 트랜지스터(312)의 게이트들에 입력되고, 제1 내부 출력 신호(DO1)의 상보 신호(DOB1)가 PMOS 트랜지스터(313) 및 NMOS 트랜지스터(314)의 게이트들에 입력된다. 제2 내부 출력 신호(DO2)가 PMOS 트랜지스터(311)와 NMOS 트랜지스터(312) 사이의 노드로부터 출력된다. 제2 내부 출력 신호(DO2)의 상보 신호(DOB2)가 PMOS 트랜지스터(313)와 NMOS 트랜지스터(314) 사이의 노드로부터 출력된다.

다시 도 10을 참조하면, 메인-드라이버(320) 및 종단 회로부(330)는 메인-드라이버 스테이지(305)를 구성한다.

메인-드라이버(320)는 드라이버 제어 신호들(Vpb<0:2>, Vnb<0:2>)에 응답하여 제2 내부 출력 신호들(DO2, DOB2)의 공통 모드 레벨 및 진폭을 변경하여 출력 신호들(DO3, DOB3)을 출력한다. 출력 신호들(DO3, DOB3)은 차동 신호들이다. 출력 신호들(DO3, DOB3)은 DQ 패드들(350, 360)을 통해 외부 장치로 출력된다. 상기 외부 장치는 도 1에 도시된 제1 및 제2 회로 블락들(110, 160)이다.

한편, 메인-드라이버(320)의 구조는 도 4에 도시된 메인-드라이버(240)의 구조와 동일하므로, 그에 대한 상세한 설명은 도 4의 메인 드라이버(240)에 대한 설 명이 참조된다.

종단 회로부(330)는 종단 제어 신호들(Vp, Vn, Vpn)에 응답하여 제2 내부 출력 신호들(DO2, DOB2)을 전달하는 신호선들에 공급되는 종단 전압을 선택한다. 상기 종단 전압은 VDD, VDD/2, 또는 VSS 일 수 있다. 한편, 종단 회로부(330)의 구조는 도 4에 도시된 제2 구동 회로부(250)의 구조와 동일하므로, 그에 대한 상세한 설명은 도 4의 제2 종단 회로부(250)에 대한 설명이 참조된다.

메인-드라이버 스테이지(305)는 외부 장치의 신호 방식에 맞도록 메인-드라이버의 전압 이득을 조절하여 출력 신호들(DO3, DOB3)의 공통 모드 레벨을 이동시키고 출력 신호들의 진폭을 조절할 수 있다.

예를 들어, 신호 방식이 XDR 디램에서 사용하는 TMDS인 경우, 메인-드라이버 스테이지(305)는 TMDS로 설정된다. 그리고, 신호 방식이 DDR 디램에서 사용하는 HVDS인 경우, 메인-드라이버 스테이지(305)는 HVDS로 설정된다. 그리고, 신호 방식이 LVDS인 경우, 메인-드라이버 스테이지(305)는 LVDS로 설정된다.

따라서, 본 발명에 따른 반도체 장치의 송신기는 반도체 장치로 입력될 수 있는 다양한 입력 신호의 공통 모드 레벨 및 진폭을 검출하여 입력 신호에 대응하는 공통 모드 레벨 및 진폭을 가지는 출력 신호를 출력할 수 있다. 따라서, 본 발명에 따른 반도체 장치의 송신기와 통신하는 외부 장치는 별도의 입출력 회로(예를 들어, 도 1의 118 및 120)를 필요로 하지 않는다. 또한, 본 발명에 따른 반도체 장치의 송신기(300)는 안정적인 제어 신호들을 발생하는 제어 회로(340)를 포함하므로, 출력 신호들(DO3, DOB3)은 전력 잡음에 민감하지 않다.

이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따른 반도체 장치의 송신기는 반도체 장치로 입력될 수 있는 다양한 입력 신호의 공통 모드 레벨 및 진폭을 검출하여 입력 신호에 대응하는 공통 모드 레벨 및 진폭을 가지는 출력 신호를 출력할 수 있다. 따라서, 본 발명에 따른 반도체 장치의 송신기와 통신하는 외부 장치는 별도의 입출력 회로를 필요로 하지 않는다.

또한, 본 발명에 따른 반도체 장치의 송신기는 안정적인 제어 신호를 발생하는 제어 회로를 포함하므로, 출력 신호는 전력 잡음에 민감하지 않다.

Claims

제1 드라이버 제어 신호들 및 제1 종단 제어 신호들에 응답하여, 제1 내부 출력 신호들의 공통 모드 레벨 및 진폭을 변경하여 제2 내부 출력 신호들을 출력하는 프리-드라이버 스테이지;

제2 드라이버 제어 신호들 및 제2 종단 제어 신호들에 응답하여, 상기 제2 내부 출력 신호들의 공통 모드 레벨 및 진폭을 변경하여 출력 신호들을 출력하는 메인-드라이버 스테이지; 및

상기 출력 신호들에 대응하는 입력 신호들의 공통 모드 레벨 및 진폭을 검출하여 상기 제1 및 제2 드라이버 제어 신호들과 상기 제1 및 제2 종단 제어 신호들을 발생하는 제어 회로를 구비하며,

상기 출력 신호들의 공통 모드 레벨 및 진폭은 상기 입력 신호들의 공통 모드 레벨 및 진폭과 동일한 것을 특징으로 하는 반도체 장치의 송신기.
제1항에 있어서,

상기 제1 내부 출력 신호들, 상기 제2 내부 출력 신호들, 상기 출력 신호들, 및 상기 입력 신호들은 각각 차동 신호들인 것을 특징으로 하는 반도체 장치의 송신기.
제1항에 있어서, 상기 입력 신호들 및 상기 출력 신호들의 신호 방식은

TMDS, HVDS, LVDS, 또는 RSL인 것을 특징으로 하는 반도체 장치의 송신기.
제2항에 있어서, 상기 프리-드라이버 스테이지는

상기 제1 드라이버 제어 신호들에 응답하여, 상기 제1 내부 출력 신호들을 상기 제2 내부 출력 신호들로 변환하는 프리-드라이버; 및

상기 제1 종단 제어 신호들에 응답하여, 상기 제2 내부 출력 신호들을 전달하는 신호선들에 공급되는 종단 전압을 선택하는 제1 종단 회로부를 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제4항에 있어서, 상기 프리-드라이버는

상기 제1 내부 출력 신호를 반전하여 상기 제2 내부 출력 신호를 출력하는 출력부;

상기 제1 내부 출력 신호의 상보 신호를 반전하여 상기 제2 내부 출력 신호의 상보 신호를 출력하는 상보 출력부;

상기 제1 드라이버 제어 신호들 중 풀-업 신호들에 응답하여, 상기 출력부 및 상기 상보 출력부에 전원 전압이거나 또는 상기 전원 전압보다 상대적으로 낮은 제1 전압을 공급하는 풀-업 트랜지스터부; 및

상기 제1 드라이버 제어 신호들 중 풀-다운 신호들에 응답하여, 상기 출력부 및 상기 상보 출력부에 접지 전압이거나 또는 상기 접지 전압보다 상대적으로 높은 제2 전압을 공급하는 풀-다운 트랜지스터부를 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제5항에 있어서, 상기 풀-업 트랜지스터부는

상기 전원 전압이 연결된 소스 및 상기 풀-업 신호들 중 하나가 입력되는 게이트를 포함하는 피모스 트랜지스터를 3개 구비하는 것을 특징으로 하는 반도체 장 치의 송신기.
제5항에 있어서, 상기 풀-다운 트랜지스터부는

상기 접지 전압에 연결된 소스 및 상기 풀-다운 신호들 중 하나가 입력되는 게이트를 포함하는 엔모스 트랜지스터를 3개 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제4항에 있어서, 상기 종단 전압은

전원 전압, 전원 전압의 1/2, 또는 접지 전압인 것을 특징으로 하는 반도체 장치의 송신기.
제8항에 있어서, 상기 제1 종단 회로부는

상기 제1 종단 제어 신호들에 응답하여, 상기 제2 내부 출력 신호를 전달하는 신호선에 종단 저항을 통해 상기 종단 전압을 공급하는 제1 종단 회로; 및

상기 제1 종단 제어 신호들에 응답하여, 상기 제2 내부 출력 신호의 상보 신호를 전달하는 신호선에 상기 종단 저항을 통해 상기 종단 전압을 공급하는 제1 상보 종단 회로를 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제9항에 있어서, 상기 제1 종단 회로는

상기 접지 전압에 연결된 소스 및 상기 제1 종단 제어 신호들 중 하나가 입 력되는 게이트를 포함하는 엔모스 트랜지스터;

상기 전원 전압의 1/2에 연결된 소스 및 상기 제1 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 제1 피모스 트랜지스터; 및

상기 전원 전압에 연결된 소스 및 상기 제1 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 제2 피모스 트랜지스터를 구비하며,

상기 종단 저항은 상기 엔모스 트랜지스터, 상기 제1 피모스 트랜지스터, 및 제2 피모스 트랜지스터의 드레인들과 상기 제2 내부 출력 신호를 전달하는 신호선 사이에 연결되는 것을 특징으로 하는 반도체 장치의 송신기.
제9항에 있어서, 상기 제1 상보 종단 회로는

상기 접지 전압에 연결된 소스 및 상기 제1 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 엔모스 트랜지스터;

상기 전원 전압의 1/2에 연결된 소스 및 상기 제1 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 제1 피모스 트랜지스터; 및

상기 전원 전압에 연결된 소스 및 상기 제1 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 제2 피모스 트랜지스터를 구비하며,

상기 종단 저항은 상기 엔모스 트랜지스터, 상기 제1 피모스 트랜지스터, 및 제2 피모스 트랜지스터의 드레인들과 상기 제2 내부 출력 신호의 상보 신호를 전달하는 신호선 사이에 연결되는 것을 특징으로 하는 반도체 장치의 송신기.
제2항에 있어서, 상기 메인-드라이버 스테이지는

상기 제2 드라이버 제어 신호들에 응답하여, 상기 제2 내부 출력 신호들을 상기 출력 신호들로 변환하는 메인-드라이버; 및

상기 제2 종단 제어 신호들에 응답하여, 상기 출력 신호들을 전달하는 신호선들에 공급되는 종단 전압을 선택하는 제2 종단 회로부를 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제12항에 있어서, 상기 메인-드라이버는

상기 제2 내부 출력 신호를 반전하여 상기 출력 신호를 출력하는 출력부;

상기 제2 내부 출력 신호의 상보 신호를 반전하여 상기 출력 신호의 상보 신호를 출력하는 상보 출력부;

상기 제2 드라이버 제어 신호들 중 풀-업 신호들에 응답하여, 상기 출력부 및 상기 상보 출력부에 전원 전압이거나 또는 상기 전원 전압보다 상대적으로 낮은 제1 전압을 공급하는 풀-업 트랜지스터부; 및

상기 제2 드라이버 제어 신호들 중 풀-다운 신호들에 응답하여, 상기 출력부 및 상기 상보 출력부에 접지 전압이거나 또는 상기 접지 전압보다 상대적으로 높은 제2 전압을 공급하는 풀-다운 트랜지스터부를 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제13항에 있어서, 상기 풀-업 트랜지스터부는

상기 전원 전압이 연결된 소스 및 상기 풀-업 신호들 중 하나가 입력되는 게이트를 포함하는 피모스 트랜지스터를 3개 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제13항에 있어서, 상기 풀-다운 트랜지스터부는

상기 접지 전압에 연결된 소스 및 상기 풀-다운 신호들 중 하나가 입력되는 게이트를 포함하는 엔모스 트랜지스터를 3개 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제12항에 있어서, 상기 종단 전압은

전원 전압, 전원 전압의 1/2, 또는 접지 전압인 것을 특징으로 하는 반도체 장치의 송신기.
제16항에 있어서, 상기 제1 종단 회로부는

상기 제2 종단 제어 신호들에 응답하여, 상기 출력 신호를 전달하는 신호선에 종단 저항을 통해 상기 종단 전압을 공급하는 제1 종단 회로; 및

상기 제2 종단 제어 신호들에 응답하여, 상기 출력 신호의 상보 신호를 전달하는 신호선에 상기 종단 저항을 통해 상기 종단 전압을 공급하는 제1 상보 종단 회로를 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제17항에 있어서, 상기 제1 종단 회로는

상기 접지 전압에 연결된 소스 및 상기 제2 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 엔모스 트랜지스터;

상기 전원 전압의 1/2에 연결된 소스 및 상기 제2 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 제1 피모스 트랜지스터; 및

상기 전원 전압에 연결된 소스 및 상기 제2 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 제2 피모스 트랜지스터를 구비하며,

상기 종단 저항은 상기 엔모스 트랜지스터, 상기 제1 피모스 트랜지스터, 및 제2 피모스 트랜지스터의 드레인들과 상기 출력 신호를 전달하는 신호선 사이에 연결되는 것을 특징으로 하는 반도체 장치의 송신기.
제17항에 있어서, 상기 제1 상보 종단 회로는

상기 접지 전압에 연결된 소스 및 상기 제2 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 엔모스 트랜지스터;

상기 전원 전압의 1/2에 연결된 소스 및 상기 제2 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 제1 피모스 트랜지스터; 및

상기 전원 전압에 연결된 소스 및 상기 제2 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 제2 피모스 트랜지스터를 구비하며,

상기 종단 저항은 상기 엔모스 트랜지스터, 상기 제1 피모스 트랜지스터, 및 제2 피모스 트랜지스터의 드레인들과 상기 출력 신호의 상보 신호를 전달하는 신호 선 사이에 연결되는 것을 특징으로 하는 반도체 장치의 송신기.
제2항에 있어서, 상기 제어 회로는

상기 입력 신호들의 공통 모드 레벨 및 진폭을 검출하여 레지스터 신호를 발생하는 검출기;

상기 레지스터 신호 중 일부를 제1 레지스터 신호로 저장하는 드라이버 레지스터;

상기 레지스터 신호 중 일부를 제2 레지스터 신호로 저장하는 모드 레지스터;

소정의 바이어스 전압을 발생하는 바이어스 전압 발생기;

상기 제1 레지스터 신호 및 상기 바이어스 전압에 응답하여, 상기 제1 및 제2 드라이버 제어 신호들을 발생하는 제1 드라이버; 및

상기 제2 레지스터 신호 및 상기 바이어스 전압에 응답하여, 상기 제1 및 제2 종단 제어 신호들을 발생하는 제2 드라이버를 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제20항에 있어서,

상기 제1 드라이버 제어 신호들, 제2 드라이버 제어 신호들, 제1 종단 제어 신호들, 및 제2 종단 제어 신호들의 전압 크기는 소정의 값을 초과하는 것을 특징으로 하는 반도체 장치의 송신기.
제20항에 있어서, 상기 제1 드라이버는

다수의 인버터들을 포함하는 것을 특징으로 하는 반도체 장치의 송신기.
제20항에 있어서, 상기 제2 드라이버는

다수의 인버터들을 포함하는 것을 특징으로 하는 반도체 장치의 송신기.
제1 내부 출력 신호들을 제2 내부 출력 신호들로 변환하는 프리-드라이버;

드라이버 제어 신호들 및 종단 제어 신호들에 응답하여, 상기 제2 내부 출력 신호들의 공통 모드 레벨 및 진폭을 변경하여 출력 신호들을 출력하는 메인-드라이버 스테이지; 및

상기 출력 신호들에 대응하는 입력 신호들의 공통 모드 레벨 및 진폭을 검출하여 상기 드라이버 제어 신호들과 상기 종단 제어 신호들을 발생하는 제어 회로를 구비하며,

상기 출력 신호들의 공통 모드 레벨 및 진폭은 상기 입력 신호들의 공통 모드 레벨 및 진폭과 동일한 것을 특징으로 하는 반도체 장치의 송신기.
제24항에 있어서,

상기 제1 내부 출력 신호들, 상기 제2 내부 출력 신호들, 상기 출력 신호들, 및 상기 입력 신호들은 각각 차동 신호들인 것을 특징으로 하는 반도체 장치의 송 신기.
제24항에 있어서, 상기 입력 신호들 및 상기 출력 신호들의 신호 방식은

TMDS, HVDS, LVDS, 또는 RSL인 것을 특징으로 하는 반도체 장치의 송신기.
제25항에 있어서, 상기 메인-드라이버 스테이지는

상기 드라이버 제어 신호들에 응답하여, 상기 제2 내부 출력 신호들을 상기 출력 신호들로 변환하는 메인-드라이버; 및

상기 종단 제어 신호들에 응답하여, 상기 출력 신호들을 전달하는 신호선들에 공급되는 종단 전압을 선택하는 종단 회로부를 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제27항에 있어서, 상기 메인-드라이버는

상기 제2 내부 출력 신호를 반전하여 상기 출력 신호를 출력하는 출력부;

상기 제2 내부 출력 신호의 상보 신호를 반전하여 상기 출력 신호의 상보 신호를 출력하는 상보 출력부;

상기 드라이버 제어 신호들 중 풀-업 신호들에 응답하여, 상기 출력부 및 상기 상보 출력부에 전원 전압이거나 또는 상기 전원 전압보다 상대적으로 낮은 제1 전압을 공급하는 풀-업 트랜지스터부; 및

상기 드라이버 제어 신호들 중 풀-다운 신호들에 응답하여, 상기 출력부 및 상기 상보 출력부에 접지 전압이거나 또는 상기 접지 전압보다 상대적으로 높은 전압을 공급하는 풀-다운 트랜지스터부를 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제28항에 있어서, 상기 풀-업 트랜지스터부는

상기 전원 전압이 연결된 소스 및 상기 풀-업 신호들 중 하나가 입력되는 게이트를 포함하는 PMOS 트랜지스터를 3개 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제28항에 있어서, 상기 풀-다운 트랜지스터부는

상기 접지 전압에 연결된 소스 및 상기 풀-다운 신호들 중 하나가 입력되는 게이트를 포함하는 NMOS 트랜지스터를 3개 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제27항에 있어서, 상기 종단 전압은

전원 전압, 전원 전압의 1/2, 또는 접지 전압인 것을 특징으로 하는 반도체 장치의 송신기.
제31항에 있어서, 상기 종단 회로부는

상기 종단 제어 신호들에 응답하여, 상기 출력 신호를 전달하는 신호선에 종 단 저항을 통해 상기 종단 전압을 공급하는 종단 회로; 및

상기 종단 제어 신호들에 응답하여, 상기 출력 신호의 상보 신호를 전달하는 신호선에 상기 종단 저항을 통해 상기 종단 전압을 공급하는 상보 종단 회로를 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제32항에 있어서, 상기 제1 종단 회로는

상기 접지 전압에 연결된 소스 및 상기 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 엔모스 트랜지스터;

상기 전원 전압의 1/2에 연결된 소스 및 상기 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 제1 피모스 트랜지스터; 및

상기 전원 전압에 연결된 소스 및 상기 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 제2 피모스 트랜지스터를 구비하며,

상기 종단 저항은 상기 엔모스 트랜지스터, 상기 제1 피모스 트랜지스터, 및 제2 피모스 트랜지스터의 드레인들과 상기 출력 신호를 전달하는 신호선 사이에 연결되는 것을 특징으로 하는 반도체 장치의 송신기.
제32항에 있어서, 상기 제1 상보 종단 회로는

상기 접지 전압에 연결된 소스 및 상기 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 엔모스 트랜지스터;

상기 전원 전압의 1/2에 연결된 소스 및 상기 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 제1 피모스 트랜지스터; 및

상기 전원 전압에 연결된 소스 및 상기 종단 제어 신호들 중 하나가 입력되는 게이트를 포함하는 제2 피모스 트랜지스터를 구비하며,

상기 종단 저항은 상기 엔모스 트랜지스터, 상기 제1 피모스 트랜지스터, 및 제2 피모스 트랜지스터의 드레인들과 상기 출력 신호의 상보 신호를 전달하는 신호선 사이에 연결되는 것을 특징으로 하는 반도체 장치의 송신기.
제25항에 있어서, 제어 회로는

상기 입력 신호들의 공통 모드 레벨 및 진폭을 검출하여 레지스터 신호를 발생하는 검출기;

상기 레지스터 신호 중 일부를 제1 레지스터 신호로 저장하는 드라이버 레지스터;

상기 레지스터 신호 중 일부를 제2 레지스터 신호로 저장하는 모드 레지스터;

소정의 바이어스 전압을 발생하는 바이어스 전압 발생기;

상기 제1 레지스터 신호 및 상기 바이어스 전압에 응답하여, 상기 드라이버 제어 신호들을 발생하는 제1 드라이버; 및

상기 제2 레지스터 신호 및 상기 바이어스 전압에 응답하여, 상기 종단 제어 신호들을 발생하는 제2 드라이버를 구비하는 것을 특징으로 하는 반도체 장치의 송신기.
제35항에 있어서,

상기 드라이버 제어 신호들 및 종단 제어 신호들의 전압 크기는 소정의 값을 초과하는 것을 특징으로 하는 반도체 장치의 송신기.
제35항에 있어서, 상기 제1 드라이버는

다수의 인버터들을 포함하는 것을 특징으로 하는 반도체 장치의 송신기.
제35항에 있어서, 상기 제2 드라이버는

다수의 인버터들을 포함하는 것을 특징으로 하는 반도체 장치의 송신기.