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KR100543464B1 - 랜드 그리드 어레이 패키지내에서 실행되는 ｄｃ―ｄｃ컨버터 - Google Patents

랜드 그리드 어레이 패키지내에서 실행되는 ｄｃ―ｄｃ컨버터 Download PDF

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KR100543464B1
KR100543464B1 KR1020030066964A KR20030066964A KR100543464B1 KR 100543464 B1 KR100543464 B1 KR 100543464B1 KR 1020030066964 A KR1020030066964 A KR 1020030066964A KR 20030066964 A KR20030066964 A KR 20030066964A KR 100543464 B1 KR100543464 B1 KR 100543464B1
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KR
South Korea
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die
substrate
pad
power semiconductor
semiconductor die
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디바카마이소어퍼러쇼담
키팅데이비드
러셀안토인
Original Assignee
파워-원 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

반도체칩 패키지는 상호연결을 위한 랜드 그리드 어레이와 인쇄된 회로기판에 탑재한 표면으로 실행된 DC-DC 컨버터를 포함한다. 상기 패키지는 탑 표면과 바닥면을 포함하는 2층의 기판을 포함한다. 적어도 하나의 바이어 어레이가 상기 기판을 관통해 연장된다. 바이어 어레이내의 각 바이어는 상기 기판의 탑 표면에 인접한 제1 끝단과 상기 기판의 바닥면에 인접한 제2 끝단을 포함한다. 적어도 하나의 다이 부착패드가 기판의 탑 표면에 탑재되며, 상기 바이어 어레이에 전기적으로나 열적으로 결합된다. 상기 DC-DC 컨버터는 전극을 형성하는 바닥면을 갖는 적어도 하나의 전력 반도체 다이를 포함한다. 상기 전력 반도체 다이는 다이 부착패드에 탑재되어 상기 다이의 바닥면이 상기 다이 부착패드와 전기적 접촉상태에 있도록 한다. 상기 패키지의 바닥은 랜드 그리드 어레이를 형성한다. 상기 랜드 그리드 어레이는 내부영역과 주변영역으로 분리되는 외부패드를 포함한다. 상기 랜드 그리드 어레이의 내부영역에 위치된 각 외부패드는 전기적으로나 열적으로 바이어 어레이에 결합된다.
랜드 그리드 어레이, 전력 반도체 다이, 패드, DC-DC 컨버터

Description

랜드 그리드 어레이 패키지내에서 실행되는 ＤＣ―ＤＣ 컨버터{DC-DC CONVERTER IMPLEMENTED IN A LAND GRID ARRAY PACKAGE}
도1은 기초 패키지 부품을 설명하는, 본 발명에 따른 실시예의 평면도.
도2는 상기 부품들 간의 전기적인 상호연결을 설명하는, 본 발명에 따른 실시예의 평면도.
도3은 LGA의 핀아웃(pin-out)배열을 설명하는, 본 발명에 따른 실시예의 바닥도.
도4는 본 발명에 따른 실시예의 개략도.
도5는 바이어 배열에 전기적으로 열적으로 결합되는 전력 반도체 다이를 설명하는 본 발명에 따른 실시예의 측 절단도.
도6은 종래 기술에 따른 바이어 디자인의 평면도.
도7은 고밀도 바이어 디자인을 설명하는, 본 발명에 따른 실시예의 평면도.
[도면의 주요부분에 대한 부호의 설명]
100: 전력 반도체 패키지 102: 기판
104,106,108,110: 전력 반도체 다이 112: 다이 표면
114: 바닥면 104a,104b,104c,104d,106a,106b,106c,106d: 금속화 표면
116,118,120,122: 기판 끝단 126: 본드 패드
128: 본드 와이어 130: 다이 부착패드
150: 바이어 156: 전도물질
P1-P23: 외부패드 200,202: 효율셀
본 발명은 마이크로전자 부품(component)으로 실행되는 전원에 관한것이다. 더욱 상세하게는, 본 발명의 실시예는 전압조정을 위해 높은 전류 벅(buck)조정기를 랜드 그리드 어레이(LGA) 패키지로 통합한다.
전자시스템은 사이즈 감소, 부품 밀도 및 가장 중요한 전력밀도에 대한 상당한 변화에 직면해 있다. 이 변화를 충족시키기 위해서는 극복해야 할 많은 장애가 있다. 낮은 레지스턴스와 낮은 인덕턴스 상호연결과 관련되는 효율적인 열손실 및 그 유지는, 저렴한 패키지를 제공할 필요성과 결합되어 적지 않은 장벽이다.
종래의 전력 반도체 패키지나 모듈은 하나 이상의 전력 반도체 다이(dies)를 포함한다. 전력 MOSFET 과 같은 전력 반도체 다이는 드레인 접점(drain contact)이나 전극을 규정하는 바닥면과, 소스 접점이나 전극을 규정하는 제1 금속화 영역 및 게이트 접점이나 전극을 규정하는 제2 금속화 영역을 포함하는 탑 표면을 가진다. 대체로, 각 전력 반도체 다이는 외부패드에 전기적으로나 열적으로 결합된다.
DC-DC 컨버터를 포함하는 전력 반도체 패키지나 모듈은 요즘 시장에 나와 있다. 종종, 상기 상품은 많은 개별 수동부품을 쉽게 수용하지 않는 마이크로 리드 프레임(MLF)으로 패키지 된다. 결과적으로, 상기 개별 수동부품은 외부에 위치되어야 하고 사이즈 감소에 의한 상기 패키지의 효율성을 감소시킨다. 예를들면, 부스트(boost)회로 및 보상 부품과 같은 회로는 상기 상품의 외부에 있어야 하고 부가적인 보드 스페이스를 차지한다.
DC-DC 컨버터는 상당한 수의 능동 및 수동부품을 필요로 한다. 종래의 DC-DC 컨버터는 전력 MOSFETs, 제어 집적회로(IC's), 상기 PWM 제어기의 작동하도록 하는 부품, 피드백 보상부품, 용량 필터요소, 전하 펌프부품, 및 전력 스테이지 필터 LC(인덕터와 캐퍼시터)부품을 필요로 한다. 몇몇 경우에, DC-DC 컨버터는 30개나 되는 부품들을 포함한다. 이 별개로 수용되는 부품들은 인쇄된 회로기판위에서 상당한 양의 공간을 차지한다. 이들 부품들은 성능저하 또는 심지어 장치고장을 일으키는 스트레이(stray) 인덕턴스를 방지하도록 주의깊은 배치도 및 트레이스 루팅(trace routing)을 필요로 한다.
이러한 다수의 부품들에 의해 요구되는 보드 스페이스를 줄이는 것이 바람직하며 상기 장치를 DC-DC 컨버터용 빌딩 블록으로써 상기 키 반도체 장치와 관련 부품을 수용하는 고밀도의 단일 패키지 부품으로 결합하는 것이 바람직하다. 사이즈 및 출력전압에 따라 변화가능하다는 사실때문에 출력 LC 필터를 포함하는 것은 바람직하지 않다. 바람직하게도, 상기 단일 패키지는 스트레이 인덕턴스를 최소화 시키고, 부품 사이에 높은 전도도 상호연결(interconnection)을 제공하며, 외부 상호연결점에 높은 전도도 낮은 인덕턴스 경로를 제공하며, 및 상기 컨버터에 의해 내부적으로 발생된 열을 외부 환경에 전송하는 효율적인 방법을 제공한다.
본 발명은 DC-DC 컨버터를 부품 밀도의 조합과 전체적인 패키지 사이즈를 감소시킬수 있는 기회를 제공하며, 매우 높은 전력밀도를 얻을 수 있는 LGA 플랫홈으로 패키지 함으로서 상기의 많은 문제를 해결한다.
본 발명의 일태양은 DC-DC 컨버터를 LGA 패키지로 통합하는 것이다. 일 실시예에서, 전력 반도체 다이스(dice), 제어 반도체 다이(die), 및 개별 수동부품은 전기적으로나 열적으로 결합되며, DC-DC 컨버터를 형성하도록 기판의 탑 표면에 탑재된다. 상기 패키지의 바닥은 LGA를 형성하도록 다중 외부 패드를 포함한다. 모든 반도체 다이스는 고유(specific) 외부패드에 전기적으로나 열적으로 결합된다.
본 발명의 다른 태양은 열적으로 강화된 기판을 제공하는 것이다. 일 실시예에서, 상기 기판은 다중 고밀도 바이어 어레이(via arrays)를 포함한다. 각 고밀도 바이어 어레이는 전력 반도체 다이 바로 아래에 위치한다. 바람직한 실시예에서, 각 고밀도 바이어 어레이는 전력 반도체 다이 및 LGA의 외부패드에 전기적으로나 열적으로 결합된다.
본 발명의 또 다른 태양은 전력 반도체 다이 및 LGA의 외부패드 사이에 낮은 전기적 열적 임피던스를 제공하는 것이다. 일 실시예에서, 상기 기판은 다이 표면과 바닥면 2층으로 구성된다. 각 고밀도 바이어 어레이는 상기 다이 표면과 바닥면 사이에 직접 전기적 열적 경로를 제공한다. 다른 실시예에서, 상기 기판은 다이 표면과 바닥면을 포함하여 2층 이상으로 구성된다.
본 발명의 또 다른 태양은 새로운 LGA 패키지 디자인을 제공하는 것이다. 일 실시예에서, 상기 LGA의 외부패드는 내부영역과 주변영역으로 배열된다. 내부영역에 위치된 외부패드는 주변영역에 위치된 외부패드보다 더 크다. 다른 실시예에서, 내부영역에 위치된 각 외부패드는 상기 전력 반도체 다이와 외부패드 사이에 짧은 전기적 열적 경로를 제공하도록 전력 반도체 다이 바로 아래에 실질상 위치한다. 주변영역에 위치된 외부패드는 상기 패키지의 개별 수동부품에 제공된다.
본 발명의 또 다른 태양은 패키지의 열소멸 특성을 증가시키는 것이다. 일 실시예에서, 고밀도 바이어 어레이는 각 반도체 다이에 전기적으로나 열적으로 결합된다. 고밀도 바이어 어레이는 (상기 전력 반도체 다이의 실경계내의) 상기 반도체 다이 아래에 위치되는 총수의 바이어스(vias)를 최대한 활용한다. 각 고밀도 바이어 어레이는 종래의 바이어 어레이보다 더 효율적으로 상기 반도체 다이에 의해 발생된 열을 소멸시킨다.
일반적으로, 본 발명은 DC-DC 컨버터를 LGA 패키지로 통합한다. 도1-2는 본 발명의 일태양에 따른 전력 반도체 패키지(100)의 평면도를 보인다. 상기 전력 반도체 패키지(100)는 이후에 설명되는 다른 부품들 중에, 기판(102), 제1 전력 반도체 다이(104), 제2 전력 반도체 다이(106), 제3 반도체 다이(108), 제4 반도체 다이(110), 및 다수의 별개 수동부품들(예를들면, 레지스터(R1-R8) 및 캐퍼시터(C1-C9))을 포함한다. 바람직한 실시예에서, 상기 4개의 반도체 다이스(104,106,108,110) 및 상기 개별 수동부품들은 DC-DC 컨버터를 형성하도록 서로 전기적으로 결합된다. 상기 기판(102)에 탑재된 개별 수동부품의 수는 상기 패키지(100)의 성능요건에 따라 변한다. 상기 패키지가 DC-DC 컨버터의 일 부분을 포함하는 것만도 본 발명의 범주내에 속한다.
상기 기판(102)은 다이 표면(112)과 바닥면(114)을 포함하는 2층 기판이 바람직하다(도3). 상기 기판(102)은 다중 층일 수도 있다. 상기 기판(102)은 제1 및 제2의 일정간격 떨어진 측 끝단(116,118) 및 전후방 경계 끝단(120,122)로 규정된 경계(periphery)를 포함한다. 상기 기판(102)의 다이 표면(112)은 각 전력 반도체 다이(104,106) 및 반도체 다이(108,110)가 탑재되는 다이 부착 패드와 각 개별 수동부품을 탑재하기 위한 랜드(lands)를 포함한다. 구리 트레이스(CT)는 전기적으로 다양한 개별 수동부품과 상기 4개의 반도체 다이스(104,106,108,110)를 연결한다. 상기 기판(102)의 바닥면(114)은 LGA를 형성하는 다중 외부 전도패드를 포함하며(도3), 이것은 인쇄된 회로판에 표면 탑재 상호연결을 제공한다.
도2는 다이 표면(112)과 그 위에 탑재된 다양한 전기부품의 좀 더 상세한 설명을 제공한다. 상기 기판(102)의 다이 표면(112)은 부품(예를들면, 반도체 다이스, 캐퍼시터, 및 레지스터)이 탑재되는 랜드나 패드(미도시)를 전기적으로 연결하는 다중 구리 트레이스(CT)를 포함한다. 또한 상기 구리 트레이스(CT)는 제3 반도체 다이(108)와 개별 수동부품들 사이에 전기적 연결을 제공한다. 예를들면, 구리 트레이스(CT1)는 제3 반도체 다이(108)의 핀(pin)(8)과 개별 수동부품 레지스터(R1)를 전기적으로 연결한다. 상기 기판(102)에 구리 트레이스(CT)를 형성하는 방법은 잘 알려진 기술이므로, 더 이상 설명하지 않는다.
상기 전력 반도체 다이스(104,106)가 전력 MOSFETs 인 것이 바람직하다. 상 기 전력 반도체 다이스(104)(높은 측 MOSFET) 및 다이스(106)(낮은 측 MOSFET) 각각은 제1 금속화 표면(104a,106a)(소스 전극), 제2 금속화 표면(104b,106b)(게이트 전극), 및 대향하는 금속화 표면(104c,106c)(드레인 전극)을 포함한다. 상기 전력 반도체 다이스(104,106)의 제1 금속화 표면(104a,106a)(소스 전극)과 제2 금속화 표면(104b,106b)(게이트 전극)은 다수의 본드 와이어(bond wires)(128)에 의해 상기 기판(102)의 다이 표면(112)위의 본드패드(126)에 연결된다. 상기 전력 반도체 다이스(104,106)의 대향하는 금속화 표면(104c,106c)(드레인 전극)은 다이 부착패드(130)에 탑재된다(도5). 상기 전력 반도체 다이스(104,106)는 열적 및/또는 전기적으로 전도(conductive)다이 부착 점착제(132)에 의해 다이 부착패드(130)에 탑재되는 것이 바람직하다.
상기 제3 반도체 다이(108)는 집적회로("IC")가 바람직하다. 상기 제3 반도체 다이(108)는 기판(102)의 다이 표면(112)에 접착되어 결합되고 또한 다이패드(130)에 탑재된다. 상기 반도체 다이(108)는 DC-DC 컨버터용 제어기/드라이버로 기능한다. 예를들면, 상기 반도체 다이(108)는 상기 제1 및 제2 전력 반도체 다이스(104,106)에 게이트 드라이브를 제공한다. 부가적으로, 상기 반도체 다이(108)는 LC 필터에 연결된 제1 및 제2 전력 반도체 다이스(104,106)의 출력전압을 조정할 목적으로 상기 제2 금속화 표면(104b,106b)의 펄스 너비 변조("PWM")제어를 제공한다.
제4 반도체 다이(110)는 다이오드가 바람직하다. 캐퍼시터 및 레지스터와 결합된 상기 제4 반도체 다이(110)는 상기 제1 전력 반도체 다이(104)의 드라이버에 대해 부스트 전압을 제공하는 전하펌프를 포함한다.
상기 반도체 다이스(104,106,108,110)의 실위치와 상기 기판(102)의 다이 표면(112)위의 개별 수동부품은 상기 LGA 패키지의 효율을 최대화 하도록 구성된다. 상기 제1 및 제2 전력 반도체 다이스(104,106)는 상기 2개의 장치 사이에 상호연결 인덕턴스를 최소화 하도록 서로에 인접시키는 것이 바람직하다. 상기 제1 및 제2 전력 반도체 다이스(104,106)에 관하여 상기 제3 반도체 다이(108)의 위치는 스트레이 인덕턴스와 관련된 상기 게이트 드라이브 임피던스를 최소화 한다.
도4는 DC-DC 컨버터의 일 실시예의 전기 다이아그램을 설명한다. 도4에서 알 수 있는 것처럼, 높은 측 MOSFET(전력 반도체 다이(104))의 소스 전극은 낮은 측 MOSFET(전력 반도체 다이(106))의 드레인 전극에 연결된다. 부가적으로, 상기 제1 및 제2 전력 반도체 다이스(104,106)의 게이트 전극은 상기 제4 반도체 다이(110)의 개별 핀에 연결된다.
패키지 내의 부스트 회로 부품의 위치는 본 발명의 다른 중요한 디자인 특성이다. 상기 부스트 회로는 상기 제1 전력 반도체 다이(104)의 제1 금속화 표면(104a)에 관련된 전압을 발생하며 상기 제2 금속화 표면(104b)을 구동하기에 충분한 전압이다. 스트레이 인덕턴스는 상기 부스트 전압을 감소할 수 있으며, 그러므로, 본 발명은 패키지 내에 상기 부스트 회로를 포함하므로서 회로내의 스트레이 인덕턴스를 최소화 시킨다. 필터 캐퍼시터는 상기 제1 및 제2 전력 반도체 다이스(104,106)가 전환될 때 이들과 관련된 전도전류에 대해 낮은 임피던스 경로를 제공하도록 상기 제3 반도체 다이(108)에 관련하여 위치되는 것이 바람직하다.
작동 동안에, 상기 패키지에 의해 발생된 대다수의 열은 상기 제1 및 제2 전력 반도체 다이스(104,106)에 의해 발생된다. 상기 열은 상기 제1 및 제2 전력 반도체 다이스(104,106)의 대향 측(104c,106c)으로 부터 상기 LGA 의 외부 패드(P1-P23)까지 효율적으로 소멸되어야 한다.
[랜드 그리드 어레이(Land Grid Array)]
도3은 기판(102)의 바닥면에 탑재된 LGA의 바람직한 실시예를 설명한다. 상기 LGA는 대체로 두 영역, 즉 내부영역(IR)과 주변영역(PR)으로 나누어 진다. 상기 내부영역(IR)은 기판의 바닥면(114)의 중심부를 에워 싸는 것이 바람직하다. 상기 주변영역(PR)은 상기 내부영역(IR)을 둘러 싸며 상기 내부영역(IR)과 기판의 4개의 끝단(116,118,120,122) 사이에 위치된 바닥면(114)위의 잔여 공간에 의해 규정된다. 상기 LGA가 다른 외부패드 배열을 포함하는 것은 본 발명의 범주와 기술사상내에 있다.
상기 내부 영역(IR)은 외부패드(P21,P22,P23)을 포함한다. 상기 주변 영역(PR)은 외부패드(P1-P20)를 포함한다. 상기에서 언급한 것처럼, 상기 패키지(100)는 각 전력 반도체 다이와 외부패드 사이에 낮은 열적 임피던스 경로를 제공하도록 구성된다. 외부패드(P21,P22)는 전력 반도체 다이스(104,106)에 제공된다. 그래서, 상기 외부패드(P21,P22)는 상기 제1 및 제2 전력 반도체 다이스(104,106)가 상기 패키지 내의 대부분의 열을 소멸하므로 LGA 내에서 가장 큰 패드이다. 바람직한 실시예에서, 외부패드(P22)는 상기 제1 전력 반도체 다이(104) 바로 아래에 실질상 위치된다. 2층의 기판을 포함하는 실시예에서, 큰 입력패드(P22)와 상기 제1 전력 반도체 다이(104)의 대향 금속화 표면(104c) 사이의 거리는 짧다(예를들면, 1mm 보다 작다). 상기 짧은 거리는 상기 큰 입력패드(P22)와 대향 금속화 표면(104c) 사이에 낮은 인덕턴스 경로를 제공한다. 상기 짧은 경로는 낮은 스트레이 상호연결 인덕턴스와 관련하여 높은 전기전도성(electrical conductivity properties)도 포함한다. 상기 전력 반도체 다이(104)의 풋프린트(footprint)는 도3에서 상기 전력 반도체 다이(104)에 관하여 상기 외부패드(P22)의 실위치를 설명하는 파선(broken line)으로 나타낸다. 상기 외부패드(P22)는 상기 대향 금속화 표면(104c)의 모든 부분이 실질상 상기 외부패드(P22) 바로 위에 위치되도록 위치하고 있다.
상기 큰 입력패드(P21)는 상기 제2 전력 반도체 다이(106) 바로 아래에 실질상 위치되어 있다. 상기 패드(P21)의 위치는 상기 큰 외부패드(P22)와 제1 전력 반도체 다이(104) 사이의 경로와 유사한 전기적 열적 특성을 포함하는 경로를 제공한다. 상기 외부패드(P21)는 외부에 위치된 출력필터(미도시)에 높은 전도도 경로를 제공하며 상기 제2 전력 반도체 다이(106)의 대향 금속화 표면(106c)으로 부터 상기 패키지의 외부 환경까지 높은 열전도 경로를 제공한다. 상기 외부패드(P1-P20)는 상기 개별 수동부품에 의해 사용하도록 제공된다. 상기 전력 반도체 다이(106)의 풋프린트는 도3에서 보여준다. 상기 외부패드(P21)의 실위치는 상기 전력 반도체 다이(106)의 실질상 모든 부분이 상기 외부패드(P21) 바로 위에 위치되도록 한다. 상기 반도체 다이스(104,106)의 더 작은 부분도 상기 외부패드(P21,P22) 바로 위에 각각 위치되도록 하는 것도 본 발명의 기술사상과 범주내에 속한다.
바람직한 실시예에서, LGA 패키지는 적어도 다음의 I/O 패드결합을 제공한다: 전력 컨버터 가능; 주파수 트림; 출력전압 트림; 상기 제2 전력 반도체 다이(106)의 Vcc; 과전류 보호 입력; 및 상기 제1 전력 반도체 다이(104)의 소스와 상기 제2 전력 반도체 다이(106)의 대향 금속화 표면(106c)의 접합연결. 일 실시예에서, 상기 외부패드 지정과 관계되는, 상기 I/O 핀 배열은 다음과 같다:
1 2 3 4 5 6 7 8 9 10 11 12
Vin Vin Vin Vin Vboost OCP FREQ N/C 가능 트림 +Vs N/C
13 14 15 16 16 17 18 19 20 21 22 23
-Vs -Vs Pgnd Pgnd Pgnd Pgnd Pgnd Pgnd Vsw Vin -Vs -Vs
상기의 핀 배열을 변형하는 것도 본 발명의 기술사상과 범주내에 속한다.
[바이어 디자인]
전자부품이 열을 발생한다는 것은 잘 알려진 사실이며, 만약 과잉 열이 부품으로 부터 제거되지 않는다면, 상기 부품은 과열되어 결과적으로 제 기능을 하지 못하게 될 것이다. 많은 응용에서, 상기 부품의 바로 옆의 환경은 부품 만큼이나 뜨거우며, 따라서, 열은 상기 부품으로 부터 자연적으로 소멸되지는 않을 것이다. 바이어 디자인에 대한 설명이 전력 반도체 다이(104) 만에 대해 설명될 것이나, 이는 본 발명에 따른 전력 반도체 다이스 모두에 적용가능하다.
기판은 본래 상기 기판을 관통해 연장하는, 부분적으로(예를들면, 다중층 기판) 또는 전체적으로(예를들면, 도5 처럼), 다수의 바이어스(vias)를 포함한다. 바이어(via)는 본 기술분야에서 구멍을 관통하여 도금(plated)되는 것으로써 잘 알려졌다. 각 바이어(150)는 상기 기판(102)을 관통해 부분적으로 또는 완전하게 연장된 구리(copper)로 도금된 개구부(opening)에 의해 생성된다. 바람직한 실시예에 서, 상기 바이어스(150)는 상기 전력 반도체 다이(104)의 대향 금속화 표면(104c)으로 부터 상기 외부패드(P22)까지 전기적 열적 전송을 보장하도록 열전도 물질(156)로 채워진다. 상기 전도물질(156)은 낮은 열저항을 가진 바이어(150)를 제공하도록 양호한 열전도성 물질이다. 모든 바이어(150)가 다 상기 물질(156)로 충전(fill)하거나 플러그(plug)하는 것은 아니다.
각 바이어(150) 충전은 열전도를 개선하고 상기 기판(102)의 다이 표면(112)위의 솔더 마스크(solder mask)에 대한 필요성을 제거함으로서, 전력 반도체 다이의 대향 금속화 표면(드레인 전극)이 본드 와이어를 요하지 않고 상기 바이어(150)에 전기적 열적으로 결합하도록 한다. 이것은 상기 전력 반도체 다이(104)와 외부패드(P22) 사이의 열저항을 최소화 한다. 각 바이어(150) 충전은 또한 상기 패키지내의 습기포획을 제거하며 상기 바이어(150)를 통한 열전도를 강화한다. 상기 디자인, 위치, 및 바이어 밀도는 상기 다이 부착패드(130)의 접촉면(130t)에 영향을 끼치지 않으며, 이것은 상기 접촉면(130t)과 반도체 다이의 대향 금속화 표면 사이에 가능한 최대 접촉면적을 얻도록 평면이 바람직하다.
각 바이어(150) 충전은 몇몇 장점이 있다. 예를들면, 각 바이어(150) 충전은 프로세싱 및 솔더링 케미칼을 상기 구리로 도금된 바이어(150) 외부에 유지할 것이다. 상기 바이어 플러그나 충전은 또한 상기 바이어스의 구리 환형 링을 절연하고 시그널 단락(shorts)을 최소화 한다. 각 바이어(150)를 가로지르는 솔더 위킹(solder wicking)은 특히 부품 아래에서 단락이 제거되는 것을 방지할 수도 있다. 모든 바이어스(150)가 전력 반도체 다이의 대향 금속화 표면과 LGA의 내부영역(IR)(예를들면, P21,P22,P23)내에 위치된 외부패드 사이에 낮은 열 임피던스 경로를 제공하는 것은 아니다. 몇몇 바이어스(150)는 개별 수동부품과 상기 주변영역(PR)(예를들면, 외부패드(P1-P20))내에 위치된 하나 이상의 외부패드 사이에 전기적 연결을 제공한다.
도5는 상기 제1 전력 반도체 다이(104)의 대향 금속화 표면(104c)과 상기 외부패드(P22) 사이에 다중 낮은 열 임피던스 경로를 제공하는 바이어 어레이를 예시한다. 대체로, 각 바이어(150)는 2개의 대향 끝단-상기 다이 부착패드(130)에 인접하게 위치된 제1 끝단(152) 및 상기 기판(102)의 바닥면(114)에 인접하게 위치된 제2 끝단(154)-을 포함한다. 상기에서 언급한 바와 같이, 바이어(150)의 내부벽은 규정된 두께의 전기용착된 구리로 도금된다. 도5에서 보여주는 각 바이어(150)의 내부 코아는 바이어 플러그나 바이어 충전으로서 알려진, 실링물질로 채워지는 것이 바람직하다. 각 바이어(150)의 내부 코아도 중공일 것이다. 그럼에도 불구하고, 각 바이어(150)는 전기용착된 구리로 탑(top)과 바닥을 캡핑하는 것이 바람직하다. 바이어 캡핑은 "과도 도금(over-plating)"으로 알려져 왔으며, 이는 상기 기판의 탑 및 바닥 구리 라미네이트에 부착한다.
대체로, 각 바이어스(150)는 2개의 기능을 완수한다. 첫째, 상기 바이어스(150)는 상기 대향 금속화 표면(104c)으로 부터 열 소멸에 대한 출구를 제공한다. 둘째, 상기 바이어스(150)는 상기 전력 반도체 다이(104)와 외부 전도패드(P22) 사이에 전기적 연결을 제공한다. 그래서, 상기 전력 반도체 다이(104) 아래에 분포된 바이어스(150)는 평행한 열도관으로써 작용하며, 동시에 상기 대향 금속화 표면(104c)의 모든 면적으로부터 열을 제거하는 기능을 한다. 이 실시예에서, 기판(102)은 2층을 포함한다. 그래서, 각 바이어(150)는 상기 기판(102)을 통하는 단일의 실질적인 수직경로를 제공한다.
도6은 기판을 관통하며 부품으로 부터 열을 소멸시키는데 사용되는 종래의 직사각형 바이어 어레이를 예시한다. 직사각형 배열에서, 하나의 바이어가 인접한 바이어로 열을 전송하는 범위는 유효셀(200)에 의해 설명된다. 도6에서 보여주는 바이어 배열에서, 상기 유효셀(200)은 4개의 인접한 바이어스(151a,151b,151c,151d)에 의해 둘러싸인 중심 바이어(151)를 포함한다. 상기 바이어스(150)의 피치(pitch)에 따라, 전력 반도체 다이와 LGA의 외부패드 사이에 발생된 상기 열흐름 경로는 순수한 수직이거나, 수직과 수평경로의 조합이다. 예를들어, 만약 상기 바이어스(150)가 서로 가까운 거리에 위치된다면, 각 바이어(150)는 인접한 바이어(150)에 잠재적인 열을 전송하는 반면에, 동시에 상기 기판(102)의 바닥면(114) 및 수용가(customer)보드를 향해 아래쪽으로 열을 전송한다. 도6에서, 상기 중심 바이어(150)는 각 인접 바이어스(151a,151b,151c,151d)에 열을 효율적으로 전송한다. 열 누설량은 상기 바이어스(150)의 피치 및 가로세로비(pitch and aspect ratio) 뿐만아니라 상기 바이어스(150)내의 부품들의 재료특성에 의존한다. 실시예 만으로, 만약 각 바이어의 피치(한 바이어의 중심으로 부터 인접한 바이어 까지의 거리)가 0.3mm라면, 상기 효율셀(200)의 면적은 0.32mm2이다.
본 발명은 도6에서 보여주는 종래의 직사각형 바이어 어레이에 관한 개선을 제공한다. 도7은 본 발명의 고밀도 바이어 어레이의 실시예를 예시한다. 도7은 상기 바이어스(150)의 서로간의 간격이 지그재그(stagger)임을 보인다. 바이어(150)가 인접한 바이어에 열을 전송하는 범위는 효율셀(202)에 의해 설명된다. 상기 효율셀(202)은 6개의 인접 바이어스(150a,150b,150c,150d,150e,150f)에 의해 둘러싸인 중심 바이어(150)를 포함한다. 따라서, 각 중심 바이어(150)는 상기 6개의 인접 바이어스(150a,150b,150c,150d,150e,150f)에 효율적으로 열을 전송함으로서, 더 많은 열효율 패키지를 생성한다.
각 바이어(150)의 피치가 0.3mm로 남는다면, 효율셀(202)의 면적은 종래의 직사각형 바이어 어레이보다 50%증가된, 0.48mm2으로 증가한다. 그래서, 상기 고밀도 바이어 어레이는 전력 반도체 다이 하(under)에 적합한 바이어스의 수를 증가시킨다. 실시예 만으로, 도7의 고밀도 바이어 어레이는 각 반도체 다이 아래에 (기판위의 다른 부품들에 의한 배치 제한을 고려하여) 5개 이상의 바이어스를 포함할 것이다. 이것은 각 전력 반도체 다이로 부터 상기 기판의 바닥면으로 열을 소멸시킬 수 있는 바이어스 수의 12.5% 증가를 나타낸다. 도7의 고밀도 바이어 어레이의 총 효과는 도6의 직사각형 바이어 패턴에 관한 열 소멸의 15%개선으로 해석된다.
본 발명의 바람직한 실시예의 상기의 설명은 예시와 설명의 목적으로 제공된다. 본 발명은 소개된 정확한 형태로 제한되는 것은 아니다. 명백하게, 많은 변형과 수정이 본 기술의 당업자에게는 명백할 것이다. 실시예들은 본 발명의 원리와 그 응용을 가장 잘 나타내기 위하여 선택되고 설명된 것이며, 그러므로서 당업자에게 의도한 특별한 사용에 적합한 다양한 실시예와 변형이 가능하다. 이러한 것은 본 발명의 청구범위와 동일성 범위내에 있다.
상기의 구성에 따라 본 발명인 단일 패키지는 스트레이 인덕턴스를 최소화 시키고, 부품 사이에 높은 전도도 상호연결(interconnection)을 제공하며, 외부 상호연결점에 높은 전도도 낮은 인덕턴스 경로를 제공하며, 상기 컨버터에 의해 내부적으로 발생된 열을 외부 환경에 전송하는 효율적인 방법을 제공하는 효과가 있다.

Claims (30)

  1. 탑 표면과 바닥면을 구비한 기판과;
    상기 탑 표면에 인접한 제1 끝단과 상기 바닥면에 인접한 제2 끝단을 포함하며, 상기 기판을 관통해 연장되는 바이어(via)와;
    다이 부착패드(die attach pad)의 적어도 일부가 상기 바이어에 전기적으로나 열적으로 결합되도록 상기 탑 표면에 탑재된 다이 부착패드와;
    상기 다이 부착패드에 열적으로 결합되는 바닥 전극면을 포함하는 전력 실리콘 다이를 구비한 DC-DC 컨버터; 및
    상기 바닥면에 탑재된 랜드 그리드 어레이(land grid array)의 외부패드를 포함하며,
    상기 외부패드가 상기 바이어에 전기적으로나 열적으로 결합되는 것을 특징으로 하는 반도체칩 패키지.
  2. 제 1 항에 있어서,
    상기 전력 실리콘 다이가 전력 MOSFET을 포함하는 것을 특징으로 하는 반도체칩 패키지.
  3. 제 2 항에 있어서,
    상기 전력 실리콘 다이의 바닥 전극면이 상기 전력 MOSFET의 드레인 영역(drain region)을 포함하는 것을 특징으로 하는 반도체칩 패키지.
  4. 제 1 항에 있어서,
    상기 기판이 유기물질을 포함하는 것을 특징으로 하는 반도체칩 패키지.
  5. 제 1 항에 있어서,
    상기 바닥 전극면이 열 전도성 다이 부착 점착제에 의해 상기 다이 부착패드에 안전하게 고정되는 것을 특징으로 하는 반도체칩 패키지.
  6. 제 1 항에 있어서,
    상기 DC-DC 컨버터가 다중(multiple) 개별 수동부품을 더 포함하는 것을 특징으로 하는 반도체칩 패키지.
  7. 제 1 항에 있어서,
    상기 바이어가 구리로 도금된 개구부(opening)를 포함하는 것을 특징으로 하는 반도체칩 패키지.
  8. 제 7 항에 있어서,
    상기 바이어는 열 전도물질로 채워지는 것을 특징으로 하는 반도체칩 패키지.
  9. 제 1 항에 있어서,
    상기 외부패드가 상기 전력 실리콘 다이 아래에 실질상 위치되는 것을 특징으로 하는 특징으로 하는 반도체칩 패키지.
  10. 제 1 항에 있어서,
    상기 바이어는 상기 탑 및 바닥면에 실질상 수직인 것을 특징으로 하는 반도체칩 패키지.
  11. 제 1 항에 있어서,
    상기 바이어의 상기 제1 및 제2 끝단이 과도 도금(over-plated)되는 것을 특징으로 하는 반도체칩 패키지.
  12. 부품을 탑재한 탑 및 바닥면을 가진 기판;
    상기 부품을 탑재한 표면에 탑재된 다수의 다이 부착패드;
    상기 다수의 다이 부착패드 중 하나에 탑재된 전력 반도체 다이;
    DC-DC 컨버터의 일부분을 형성하도록 상기 전력 반도체 다이와 상기 반도체 다이에 전기적으로 결합된 다수의 개별 수동부품;
    내부영역내에 위치된 외부패드와 주변영역내에 위치된 외부패드를 구비하며, 상기 기판의 상기 바닥면에 형성된 랜드 그리드 어레이;
    상기 기판을 관통하여 연장된 다수의 전력 반도체 다이 바이어스; 및
    상기 기판을 관통하여 연장된 전기 바이어를 포함하며,
    상기 다수의 전력 반도체 다이 바이어스 각각은 상기 다수의 다이 부착패드 중 하나에 인접하게 위치된 제1 끝단과 상기 내부영역에 위치된 상기 외부패드에 인접하게 위치된 제2 끝단을 가지며, 상기 다수의 전력 반도체 다이 바이어스 각각은 상기 다수의 다이 부착패드 중 하나 및 상기 내부영역에 위치된 상기 외부패드에 전기적으로나 열적으로 결합되며,
    상기 전기 바이어는 상기 부품 탑재표면에 인접하게 위치된 제1 끝단과 상기 바닥면에 인접하게 위치된 제2 끝단을 구비하며, 상기 전기 바이어는 주변영역내에 위치된 상기 외부패드에 전기적으로나 열적으로 결합되는 것을 특징으로 하는 반도체칩 패키지.
  13. 제 12 항에 있어서,
    상기 내부영역에 위치된 상기 외부패드는 상기 전력 반도체 다이 아래에 실질상 위치되는 것을 특징으로 하는 반도체칩 패키지.
  14. 제 12 항에 있어서,
    상기 다수의 전력 반도체 다이 바이어스가 상기 전력 반도체 다이 아래에 위치된 고밀도 바이어 어레이를 형성하는 것을 특징으로 하는 반도체칩 패키지.
  15. 제14 항에 있어서,
    상기 고밀도 바이어 어레이가 상기 전력 반도체 다이와 상기 내부영역내에 위치된 상기 외부패드에 전기적으로나 열적으로 결합되는 것을 특징으로 하는 반도체칩 패키지.
  16. 탑 표면과 바닥면을 구비한 기판; 및
    상기 탑 및 바닥면 사이에 연장된 다수의 바이어 어레이를 포함하며,
    상기 각 바이어 어레이는 다중 단위세포(unit cell)로 조직되며, 상기 각 단위세포는 6개의 바이어스의 기하적 중심이 6각형 모양을 형성하도록 배열된 6개의 주변 바이어스와 상기 6각형 모양의 중심에 위치된 중심 바이어를 포함하는 것을 특징으로 하는 반도체칩 패키지.
  17. 제 16 항에 있어서,
    상기 탑 표면에 탑재된 DC-DC 컨버터를 더 포함하는 것을 특징으로 하는 반도체칩 패키지.
  18. 제 17 항에 있어서,
    상기 DC-DC 컨버터가 다수의 전력 반도체 다이를 포함하며, 상기 다수의 전력 반도체 다이 각각이 전극을 형성하는 바닥측을 구비하는 것을 특징으로 하는 반도체칩 패키지.
  19. 제 18 항에 있어서,
    상기 다수의 바이어 어레이 각각이 상기 바닥면 아래에 위치되는 것을 특징으로 하는 반도체칩 패키지.
  20. 제 19 항에 있어서,
    상기 다수의 바이어 어레이 각각이 상기 다수의 반도체 다이 각각에 전기적으로나 열적으로 결합되는 것을 특징으로 하는 반도체칩 패키지.
  21. 탑 표면과 바닥면을 구비한 기판;
    상기 탑 표면에 탑재된 다이 부착패드;
    상기 다이 부착패드에 탑재된 반도체 다이;
    상기 바닥면에 형성된 랜드 그리드 어레이(land grid array)의 외부패드; 및
    상기 탑 및 바닥면 사이에 연장된 바이어 어레이를 포함하며,
    상기 바이어 어레이는 상기 다이 부착패드 및 상기 외부패드에 전기적으로나 열적으로 결합되며, 상기 바이어 어레이는 다중 단위세포(unit cell)로 조직되며, 상기 각 단위세포는 6개의 바이어스의 기하적 중심이 6각형 모양을 형성하도록 배열된 6개의 주변 바이어스와 상기 6각형 모양의 중심에 위치된 중심 바이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  22. 제 21 항에 있어서,
    상기 반도체 다이가 전력 MOSFET을 포함하는 것을 특징으로 하는 반도체 패키지.
  23. 제 22 항에 있어서,
    상기 전력 MOSFET이 드레인(drain)영역을 규정하는 바닥면을 포함하는 것을 특징으로 하는 반도체 패키지.
  24. 제 21 항에 있어서,
    상기 기판이 유기물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  25. 제 23 항에 있어서,
    상기 드레인 영역이 전기적 열적 전도성 점착제에 의해 상기 다이 부착패드에 안전하게 고정되는 것을 특징으로 하는 반도체 패키지.
  26. 제 21 항에 있어서,
    DC-DC 컨버터의 일부분을 형성하도록 상기 기판의 상기 탑 표면에 탑재된 다중 개별 수동부품을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  27. 제 21 항에 있어서,
    상기 바이어 어레이내의 상기 바이어스 각각이 열전도 물질로 채워지는 것을 특징으로 하는 반도체 패키지.
  28. 제 21 항에 있어서,
    상기 외부패드가 상기 반도체 다이 아래에 실질상 위치되는 것을 특징으로 하는 반도체 패키지.
  29. 제 21 항에 있어서,
    상기 바이어 어레이내의 상기 바이어스 각각이 상기 탑 및 바닥면에 실질상 수직인 것을 특징으로 하는 반도체 패키지.
  30. 제 21 항에 있어서,
    상기 바이어 어레이가 과도 도금되는 것을 특징으로 하는 반도체 패키지.
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