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KR100770482B1 - Ｌｇａ 패키지에서 이용되는 ｄｃ－ｄｃ 컨버터 - Google Patents

Ｌｇａ 패키지에서 이용되는 ｄｃ－ｄｃ 컨버터 Download PDF

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KR100770482B1
KR100770482B1 KR1020047015631A KR20047015631A KR100770482B1 KR 100770482 B1 KR100770482 B1 KR 100770482B1 KR 1020047015631 A KR1020047015631 A KR 1020047015631A KR 20047015631 A KR20047015631 A KR 20047015631A KR 100770482 B1 KR100770482 B1 KR 100770482B1
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KR
South Korea
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converter
pad
substrate
lga package
bias
Prior art date
Application number
KR1020047015631A
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English (en)
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KR20050092090A (ko
Inventor
마이소어 퍼러쇼담 디바카
데이비드 키팅
안토인 러셀
Original Assignee
파워-원 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

반도체 칩 패키지는 완성품에 구비되는 LGA 와 함께 동작되는 DC-DC 컨버터를 포함한다. 상기 LGA 패키지는 DC-DC 전원컨버터의 필요한 모든 능동소자를 집적화하고 동조 벅 PWM 콘트롤러, 드라이버회로 및 MOSFET 장치를 포함한다. 특히 LGA 패캐지는 상부표면과 하부표면을 갖는 기판을 포함하고 상기 기판에 구비되는 DC-DC 컨버터를 포함한다. 상기 DC-DC 컨버터는 기판의 상부표면에 구비되는 적어도 하나의 전원실리콘 다이를 포함한다. 다수의 전기적 열적 컨덕티브 패드는 각각의 컨덕티브 바이어스를 통해 DC-DC 컨버터와 함께 전기적으롤 통신하는 기판의 하부 표면에 구비된다. 다수의 패드는 제1 표면영역을 갖는 제1 패드와 제2 표면 영역을 갖는 제2 패드를 포함하되 상기 제2 표면영역은 제1 표면 영역 보다 큰 것이 특징이다. DC-DC 컨버터에 의해 발생되는 열은 다수의 패드를 통해 LGA 패키지의 외부에서 전도된다.
반도체, 패키지, 완성품, LGA, DC-DC 컨버터, MOSFET, 바이어스

Description

ＬＧＡ 패키지에서 이용되는 ＤＣ－ＤＣ 컨버터{DC-DC CONVERTER IMPLEMENTED IN A LAND GRID ARRAY PACKAGE}
본 발명은 마이크로전자장치와 같이 이용되는 전원공급장치에 관한 것이다. 보다 상세하면 설명하면 본 발명의 구체적인 실시예는 최소의 밑넓이 내에서 보드레벨 분산 전원아키텍쳐(Board-level Distributed Power Architecture)를 위해 필요로 되는 전기적 열적 구성요소를 이루기 위해서 LGA(LAND GRID ARRAY) 패키지에 고전류 벅레귤레이터(High-current Buck Regulator)를 결합하는 것이다.
여기서 상기 보드레벨 분산 전원아키텍쳐(Board-level Distributed Power Architecture)는 단일 회로보드에 포함된 구성에서 서로 다른 다수의 전압레벨이 제공될 수 이는 회로구성의 필요에 따라 제안된 구성이다. 마이크로 프로세서와 같은 회로구성은 다수의 서로 다른 고전류, 저전압전압원을 종종 요구하게 됩니다. 이러한 요구를 만족시키기 위해서는 서로 다른 전압레벨을 전달하기 위한 각각의 라인을 갖는 보드에 다수개의 전압라인을 제공하는 것이다.
이를 위한 접근은 각각의 라인 길이가 길기때문에 초과 전원이 분산되고, 루틴라인이 보드위 실제영역내에서 변환되므로 보드에 루틴의 밀집도를 증가시키는 것에 대한 약점을 갖고 있다. 그러므로 전체 보드에 제공되는 단일 전원공급라인에서 상기 단일전원은 전원에 요구되는 구성에 매우 밀착되도록 위치되는 전압컨버터에 의해 요청되는 전압레벨로 변환된다. 이러한 접근은 공통위치에서 중심화되는 반대편으로서, 요청되도록 접근하하여 보드전반에 걸쳐 분산된 전압컨버터 때문에 "분산전원아키텍쳐(Distributed Power Architecture)"로서 언급된다.
또한 상기 "벅레귤레이터(Buck Regulator)"는 고주파수 상태에서 제1전압레벨에서 제2전압레벨로 변환하도록 스위칭소자(예를들면, MOSFET)를 사용하는 DC-DC컨버터입니다. 상기 DC-DC컨버터(DC to DC Converter)는 각각 저전압, 고전류를 출력하는 것을 특징으로 한다. 그러나 상술한 "보드레벨(Board-level)"에 유용한 벅레귤레이터를 위해서는 상기 분산전원아키텍쳐를 이용하는 회로보드에 직접 실장해야 되므로 벅레귤레이터의 사이즈를 감소시킬 필요가 있음에 따라 본원발명에서는 LGA(Land Grid Array) 내로 병합되도록 벅레귤레이터로서 DC-DC컨버터를 적용한다.
전자시스템은 크기감소, 구성요소밀도 및 전원밀도를 위해 많은 도전을 하고 있다. 많은 어려움은 위와 같은 많은 도전으로 인해 극복되고 있다. 효과적인 열손실과 열의 관리는 낮은 저항과 교차연결된 낮은 인덕턴스와 결합되고 저비용 패캐지를 제공하기 위해 필요한 요소들과 조합되지만 몇몇 베리어는 그렇지 않다.
종래의 전원 반도체 패키지 또는 모듈은 하나 또는 그 이상의 전원반도체 다이스를 포함한다. 전원 MOSFET 와 같은 전원반도체 다이는 드레인단자 또는 전극이 되는 하부표면을 갖고 소스단자 또는 전극이 되는 제1 금속영역 및 게이트단자 또는 전극이 되는 제2 극속화영역을 포함하는 상부표면을 포함한다. 일반적으로 각 전원반도체다이는 외부패드와 전기적 열적으로 연결된다.
오늘날 시장에는 DC-DC 컨버터를 포함하는 전원반도체패키지 또는 모듈이 존 재한다. 종종 완성품은 다수의 이산수동소자와 쉽계결합하지 않는 마이크로 리드 프레임(MLF) 내에 패키지된다. 결론적으로 이산수동소자는 외부적으로 구비되어야 한다. 크기감소에 의한 패키지의 효과를 감소한다. 예를 들어 부스트회로 및 보상요소와 같은 회로는 완성품의 외부에 구비되고 부가적인 보드 공간을 이용한다.
DC-DC 컨버터는 다수의 중요한 능동소자와 수동소자를 필요로 한다. 종래 DC-DC 컨버터는 전원 MOSFET, 제어IC, PWM 콘트롤러의 동작을 세팅하기 위한 구성요소, 피드백보상구성요소, 용량성필터요소, 차지(CHARGE)펌프 구성요소 및 전원스테이지 필터 LC(인덕터 및 캐패시터) 구성요소를 필요로한다. 몇몇 경우에서 DC-DC 컨버터는 30개 정도의 구성요소로 구성된다. 이러한 분리될 수 있는 하우징된 구성요소는 PCB 상의 대부분의 공간을 차지한다. 이러한 구성요소는 좋지 않은 성능 또는 몇몇경우에서 장치오류를 유발할 수 있는 비정상의 인덕턴스를 피하기 위해 루트를 레이아웃하고 트레이스하는 것이 필요하다.
다수의 구성요소에 의해 필요로되는 보드공간을 감소하는 것과 고밀도로 다수구성요소를 조합해서 DC-DC 컨버터를 위한 빌딩 블록으로서 키컨덕터(KEY CONDUCTOR)장치와 결합구성요소를 하우징하는 단일의 패키지요소로 조합하는 것이 바람직하다. 크기 때문에 출력 LC 필터를 포함하는 것이 아니고 필터가 출력전압으로 변화하는 점에서 LC 필터를 포함하는 것이 바람직하다. 이러한 단일 패키지는 불안정한 인덕턴스를 최소화하고 구성요소들 사이의 높은 전도성교차를 제공하고 외부교차점에 낮은 인덕턴스 경로의 높은 전도성을 제공하고 외부환경에 컨버터에 의해 내부적으로 발생되는 열을 전달하는 효과적인 방법을 제공한다. 이러한 패키지는 비용을 낮춘다는 점에서 바람직하다.
본 발명은 구성요소 밀도의 조합, 전체패키지 크기감소 및 매우 높은 전원밀도의 조합을 이루기 위하여 LGA 플랫폼 내의 패키징 DC-DC 컨버터에 의한 많은 문제점을 해결하기 위한 것이다.
본 발명의 목적은 LGA 패키지 내로 DC-DC 컨버터를 결합하는 것이다. 본 발명의 목적에 따르면 전원반도체 다이스, 제어반도체다이 및 이산수동소자는 전기적으로 열적으로 서로 결합되고 DC-DC 컨버터를 형성하는 기판의 상부표면에 구비된다. 상기 패키지의 하부는 LGA 를 형성하는 다중 외부패드를 포함한다. 모든 반도체다이스는 각각의 외부패드에 전기적으로 열적으로 결합된다.
특히, LGA 패키지는 상부표면과 하부표면을 가지며 DC-DC 컨버터가 구비되는 기판을 포함한다. 적어도 하나의 전원실리콘 다이를 포함하는 DC-DC 컨버터는 기판의 상부표면에 구비된다. 다수의 전기적 열적 전도성 패드는 각각의 전도성 바이어스(VIAS)를 통해 DC-DC 컨버터를 갖는 전기적 통신을 하는 기판의 하부편에 구비된다.
다수의 패드는 제1 표면영역을 갖는 제1 패드와 제2 표면영역을 갖는 제2패드를 포함하고 상기 제2 표면영역은 상기 제1 표면영역보다 크며, 상기 DC-DC 컨버터에 의해 발생되는 열은 상기 다수의 패드를 통해 상기 LGA 패키지 외부로 방출된다.
특히 상기 적어도 하나의 전원실리콘다이는 제2 패드 중의 적어도 하나와 일 렬로 구비된다. 상기 제1 패드는 상기 하부표면의 외연영역 내에 구비되며 제2 패드는 상기 하부표면의 내부영역 내에 구비된다. 제1 패드는 상기 하부표면의 제1 측면 내에 구비되고 제2 패드는 상기 하부표면의 제2 측면 내에 구비된다. 상기 적어도 하나의 전원실리콘다이는 상기 하부표면의 제1 측면에 구비되는 제1 대응 한쌍의 제2 패드와 일렬로 구비되는 제1 한쌍의 MOSFET 장치와, 상기 하부표면의 제2 측면에 구비되는 제2 대응 한쌍의 제2 패드와 일렬로 구비되는 제2 한쌍의 MOSFET 장치를 포함한다.
본 발명의 다른 목적은 열적으로 강화된 기판을 제공하는 것이다. 보다 바람직한 실시예에서 알 수 있듯이 상기 기판은 다중 고밀도 바이어스 어레이를 포함한다. 고밀도 바이어스 어레이는 전원반도체다이 하부에 직접 구비된다. 보다 바람직한 실시예에서 고밀도 바이어스 어레이는 전원반도체다이와 LGA의 외부패드에 전기적으로 열적으로 결합된다.
본 발명의 다른 목적은 전원반도체다이와 LGA의 외부패드 사이의 낮은 전기와 열적 임피던스 경로를 제공하는 것이다. 구체적인 실싱예에서 상기 기판은 이층 - 다이표면과 하부표면 - 으로 구성된다. 각 고밀도 바이어스 어레이는 다이표면과 하부표면 사이에 직접 전기적 열적경로를 제공한다. 또 다른 실싱예에서 상기 기판은 이층 이상으로 구성되고 다이표면과 하부표면에 의해 포함된다.
본 발명의 다른 목적은 패키지의 열적 손실특성을 증가하는 것이다. 구체적인 실시예에서 고밀도 바이어스 어레이는 각 반도체 다이에 전기적으로 열적으로 결합된다. 고밀도 바이어스 어레이는 반도체다이(전원 반도체다이의 물리적 외형 내) 하부에 구비되는 다수의 바이어스를 최적화한다. 고밀도 바이어스 어레이는 어레이에 의한 종래의 바이어스 어레이보다 보다 효과적으로 반도체다이에 의해 발생되는 열을 방출한다.
도1은 본 발명에 의한 바람직한 실시예의 평면도로서 베이직 패키지 구성요소를 도시한 것이고,
도2는 본 발명에 의한 바람직한 실시예의 평면도로서 구성요소 사이에서 전기적 교차연결을 도시한 것이고,
도3은 본 발명에 의한 바람직한 실시예의 저면도로서 LGA 패키지의 핀아웃 할당을 도시한 것이고,
도4는 본 발명에 의한 바람직한 실시예의 구조를 도시한 것이고,
도5는 본 발명의 바람직한 실시예의 단면도로서 전원반도체다이가 어레이에 의해 전기적으로 열적으로 결합된 것을 도시한 것이고,
도6은 종래기술의 설계에 의한 평면도를 도시한 것이고,
도7은 본 발명에 의한 바람직한 실시예의 평면도로서 설계에 의한 고밀도를 도시한 것이고,
도8은 본 발명의 선택적인 실시예의 구조를 도시한 것이고,
도9는 본 발명의 선택적인 실시에의 저면도로서 LGA 패키지의 핀아웃 할당을 도시한 것이다.
일반적으로 본 발명은 최소의 밑넓이 내에서 보드레벨의 분산된 전원아키텍쳐를 위해 필요한 전기적 열적구성요소를 구성하기 위한 LGA 패키지 내에 DC-DC 컨버터를 집적하는 것이다. 특히 본 발명은 부하의 인접부근의 높은 전류에서 낮은 전압을 전달하도록 구비되는 고효율의 포인트-오브-로드 DC-DC 전원컨버터를 제공하는 것이다. LGA 패키지는 DC-DC 전원컨버터에 모든 필요한 능동요소를 집적하고 동족 벅 PWM 콘트롤러, 드라이버회로 및 MOSFET 장치를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다. 본 발명의 목적, 작용, 효과를 포함하여 기타 다른 목적들, 특징점들, 그리고 작동상의 이점들이 바람직한 실시예의 설명에 의해 보다 명확해질 것이다.
도1 및 도2는 본 발명에 의한 전원반도체 패키지(100)의 평면도를 도시한 것이다. 상기 전원반도체 패키지(100)는 이후 설명될 구성요소 즉, 기판(102), 제1 전원반도체다이(104), 제2 전원반도체다이(106), 제3 반도체다이(108), 제4 전원반도체다이(110) 및 다수의 이산수동소자(예; 저항 R1-R8 및 캐패시터 C1-C9)를 포함한다. 바람직한 실시예에서 네개의 반도체 다이스(104,106,108,110) 및 이산 수동소자는 DC-DC 컨버터를 형성하도록 전기적으로 결합된다. 상기 기판(1020)에 구비되는 다수의 이산수동소자는 패키지(100)의 성능사양에 따라 다양할 수 있다. 본 발명의 사상은 DC-DC 컨버터의 일부를 포함하는 것이다.
상기 기판(102)은 다이표면(112)과 하부표면(114)을 포함하는 이층기판이 바람직하다. 상기 기판(102)은 다층기판을 포함할 수 있다. 상기 기판(102)은 제1과 제2로 분리된 측면에지(116,118) 및 전면과 후면 주변에지(120,122)에 의해 형성된 외연부를 포함한다. 상기 기판(102)의 다이표면(112)은 각 전원반도체다이(104,106) 및 반도체다이(108,110)가 구비되는 다이결합 패드와 각 이산 수동소자를 구비하기 위한 랜드를 포함한다. 카퍼트레이스(COPPER TRACE,CT)는 전기적으로 다양한 이산 수동소자 및 네개의 반도체다이스(104,106,108,110)를 연결한다. 상기 기판(102)의 하부표면(114)는 LGA 를 형성하는 다중 외부 전도패드를 포함하도 PCB 표면에 교차연결되게 제공된다.
도2는 다이표면(112)를 보다 상세하게 도시한 것으로 다양한 전기적 요소가 표면에 구비된다. 상기 기판(102)의 다이표면(112)은 구성요소(예; 반도체 다이스, 캐패시터 및 저항)이 구비된 패드와 랜드를 전기적으로 연결하는 다중 CT 를 포함한다. 상기 CT 는 제3 반도체다이(108)과 이산수동소자 사이에 전기적인 연결을 제공한다. 예를 들면 CT1은 제3반도체다이(108)의 핀(8)과 이산 수동소자레지스터(R1)을 전기적으로 연결한다. 상기 기판(102)에 CT를 형성하는 방법은 당해 기술분야에서 공지된 기술로서 더 이상의 설명은 생략하기로 한다.
상기 전원반도체(104,106)은 전원 MOSFET에 의해 제공되는 것이 바람직하다. 상기 전원반도체다이(104, 고측면 FET)와 전원반도체다이(106, 저측면 FET)는 제1 금속 표면(104a,106a, 소스전극), 제2 금속표면(104b,106b,게이트전극) 및 마주하 는 금속표면(104c,106c, 드레인전극)을 포함한다. 상기 전원반도체다이(104,106)의 제1 금속 표면(104a,106a, 소스전극)과 제2 금속표면(104b,106b,게이트전극)은 다수의 결합와이어(128)에 의한 기판(102)의 다이표면(112) 상의 본드패드(126)에 연결된다. 상기 전원반도체다이스(104,106)의 마주하는 금속표면(104c,106c, 드레인전극)은 다이결합패드(130)에 구비된다(도5). 상기 전원반도체다이스(104,106)은 열적 및/또는 전기적인 전도다이 결합체(132)에 의해 다이결합패드(130)에 구비되는 것이 바람직하다.
상기 제3 반도체다이(108)는 DC-DC 컨버터를 위한 콘트롤러/드라이버를 제공하는 IC 가 바람직하다. 상기 반도체다이(108)는 기판(102)의 다이표면(112)에 결합되고 다이패드(130)에 구비된다. 예를 들어 반도체다이(108)는 제1 과 제2 전원반도체 다이스(104,106)에 게이트 드라이브를 제공한다. 부가하여 반도체다이(108)는 제1과 제2 전원반도체다이스(106,108)의 시간을 조절하기 위한 제2 금속표면(104b,106b)의 PWM(PULSE WIDTH MODULATION)을 제공한다.
상기 제4 반도체다이(110)는 다이오드가 바람직하다. 캐패시터와 레지스터와의 결합 내에서의 제4 반도체다이(110)은 제1 전원반도체다이(104)의 드라이버를 위한 부스트전압을 제공하는 차지펌프(CHARGE PUMP)를 포함한다.
상기 반도체 다이스(104,106,108,110)의 물리적인 위치와 기판(102)의 다이표면(112) 상의 이산 수동소자는 LGA 패키지의 효율을 최대로 한다. 제1과 제2 전원반도체 다이스(104,106)은 두개의 장치 사이에 교차인덕턴스를 최소화하도록 인접하거나 매우 근사화되는 것이 바람직하다. 제1과 제2 전원반도체 다이스 (104,106)을 갖는 각각의 제3 반도체다이(108)의 위치는 스트레이(STRAY) 인덕턴스와 결합되는 게이트 드라이브 임피던스를 최소화한다.
도4는 LGA 패키지(100) 내에 제공되는 DC-DC 컨버터의 구체적인 실시예의 전기적인 구성을 도시한 것이다. 도4에 도시된 바와 같이 DC-DC 컨버터는 입력 DC 전압 Vi 을 저항 부하에 인가되는 출력 DC 전압 VO 으로 변환하는데 이용되는 종래의 벅컨버터기술을 포함한다. 상기 DC-DC 컨버터는 인덕터와 캐패시터에 의해 제공되는 고측면 MOSFET(104), 저측면 MOSFET(106) 및 출력필터를 포함한다. 상기 고측면 MOSFET(104)의 드레인 터미널은 입력전압 Vi 에 결합되고 저측면 MOSFET(106)의 소스터미널은 그라운드에 결합되고 고측면 MOSFET(104)의 소스터미널과 저측면 MOSFET(106)의 드레인터미널은 위상 노드를 정의하도록 결합된다. 출력필터의 인덕터는 위상노드와 출력전압 VO 을 제공하는 터미널 사이에 직렬로 연결되고 출력필터의 캐패시터는 저항부하와 병렬로 연결된다. 상기 제3 반도체다이(108)에 의해 제공되는 콘트롤러/드라이버는 MOSFET(104,106)의 활성시간을 제어하는데 이용되는 사각파신호의 듀티사이클을 제어하는 PWM 신호를 포함한다. 상기 출력전압 VO 및/또는 전류를 반사하는 피드백신호는 PWM 신호의 듀티사이클을 결정하는 적합한 보상네트워크를 통해 콘트롤러/드라이버에 제공된다. 상기 MOSFET의 열림과 닫힘은 위상 노드에서 일반적인 사각파형을 갖는 중간전압을 제공하고 인덕터와 캐패시터에 의해 형성되는 출력필터는 사각파형을 DC 출력전압 VO 으로 변환한 다. 상기 DC-DC 컨버터는 과전류보호(OVER CURRENT PROTECTION) 네트워크를 포함하고 수동장치는 종래 기술에서 알려진 바와 같이 PWM 회로를 위한 클럭주파수를 결정하는데 이용된다.
패키지 내의 부스트 회로요소의 위치는 본 발명의 다른 실시예이다. 상기 부스트회로는 제1 전원반도체다이(104)의 제1 금속표면(104a)에 기준되는 전압을 발생하고 제2 금속표면(104b)를 구동하는 충분한 전압이다. 스트레인 인덕턴스는 부스트 전압을 감소할 수 있고 본 발명은 패키지 내의 부스트 회로를 포함하는 회로 내의 스트레이 인덕턴스를 최소화한다. 필터 캐패시터는, 다른 장치들이 스위치될 때 제1과 제2 전원반도체 다이스(104,106)와 결합되는 컨덕션 전류를 위한 낮은 임피던스 경로를 제공하기 위한 제3 반도체 다이(108)에 구비되는 것이 바람직하다.
동작동안에, 패키지에 의해 생성되는 대부분의 열은 제1과 제2 전원반도체 다이스(104,106)에 의해 발생된다. 이러한 열은 제1과 제2 전원반도체 다이스(104,106)의 마주하는 면(104,106)으로부터 LGA의 외부패드 P1-P23까지 충분히 분산될 수 있다. LGA 패키지의 작은 사이즈를 고려하면 LGA 패키지의 대부분 열적분산은 LGA 패키지가 결합되는 마더보드를 통해 통과하는 것이 예견된다. 따라서 효율적인 열에 대한 설계가 성공적인 동작에 가장 중요한 것이다. 또한 임계의 전기적 경로는 회로성능을 지속하도록 낮은 기생 임피던스를 필요로 한다. LGA 패키지 내의 포함되는 반도체 다이스는 동작조건에 종속되는 전원 분산비율을 갖기 때문에 LGA 패키지에 대한 열적저항 파라미터는 DC-DC 컨버터에 대한 모든 동작조건을 고 려하여 최적으로 결정된다. 패키지 접합온도 TJ 는 열적저항과 관계되고 열적파라미터는 가장 임계의 온도를 갖는 다이에 대해 한정된다. 프리세트 DC-DC 컨버터의 적용에서 대부분의 전원은 고측면 스위칭 MOSFET 다이(104)에 의해 분산되고 패기키 내에서 중앙에 구비되지 않는다. 따라서 패키지 온도 값 TC 는 스위칭 MOSFET 다이(104)의 위치와 부합하는 위치에 한정되고, 측정되고 모델화된 패키지 온도는 상기 위치에 참조된다. 상기 위치에서 온도 TC 가 예정 최대값을 넘지 않으면 LGA 패키지의 모든 요소는 각 안전동작 제한 내에 남겨질 것이다.
도3은 기판(102)의 하부면(114)에 형성되는 LGA 의 구체적인 실시예을 도시한 것이다. 상기 LGA는 두개의 영역 - 내부영역 IR 와 외연영역 PR 으로 분할된다. 상기 내부영역 IR 은 기판의 하부면(114)의 중앙부를 포위한다. 상기 외연영역 PR 은 내부영역 IR 을 둘러싸고 내부영역 IR 과 기판(116,118,120,122)의 네개 에지 사이에 구비되는 하부면(114)에 존재하는 공간에 의해 한정된다. 본 발명의 정신과 사상은 LGA 에 대한 다른 외부 패드 구조를 포함한다.
상기 내부영역 IR 은 외부패드 P21,P22 및 P23을 포함한다. 상기 외연영역 PR은 외부패드 P1-P20을 포함한다. 상술한 바와 같이 상기 패키지(100)은 각 전원반도체 다이와 외부패드 사이에 낮은 열적 임피던스 경로를 제공한다. 상기 외부 패드 P21,P22 는 전원반도체 다이스(104,106)에 구비된다. 그러므로 상기 외부패드(P21,P22)는 제1과 제2 전원반도체 다이스(104,106)가 패키지 내에서 최고의 열을 분산하기 때문에 LGA 내의 가장 큰 패드이다. 상기 큰 패드는 낮은 열과 전기 적 임피던스 연결을 마더보드에 제공한다. 보다 바람직한 실시예에서 상기 외부패드(P22)는 제1 전원반도체 다이(104) 하부에 직접 연결되게 구비된다. 바람직한 실시예는 이층기판을 포함하고 큰 입력패드(P22)와 제1 전원반도체 다이(104)의 마주하는 금속 표면(104c) 사이의 거리는 짧다. 상기 짧은 거리는 큰 입력패드(P22)와 마주하는 금속표면(104c) 사이에 낮은 인덕턴스 경로를 제공한다. 상기 짧은 경로는 낮은 스트레이 교차 인덕턴스와 조합하는 높은 전기적 전도특성을 포함한다. 상기 전원반도체다이(104)의 밑넓이는 전원반도체다이(104)에 관계하는 외부패드(P22)의 물리적인 위치를 도시한 파단선으로서 도3에 도시된다. 상기 외부패드(P22)는, 모든 마주하는 금속표면(104c)가 외부패드(P22) 상부에 직접 구비되도록 구비된다.
상기 큰 입력패드(P21)은 제2 전원반도체 다이(106) 하부에 직접적으로 구비된다. 상기 패드(P21)의 위치는 큰 외부 패드(P22)와 제1 전원반도체다이(104) 사이의 경로로서 유사한 전기적 열적 성질을 포함하는 경로를 제공한다. 상기 외부패드(P21)는 높은 전도성 경로를 외부에 구비된 출력필터에 제공하고 제2 전원반도체 다이(106)의 마주하는 금속면(106c)로부터의 높은 열적 전도성 경로를 외부 패키지에 제공한다. 상기 외부패드 P1-P20 은 디산 수동소자에 의해 이용되도록 구비된다. 전원반도체 다이(106)의 밑넓이가 도3에 도시된다. 외부 패드(P21)의 물리적 위치는 모든 전원반도체 다이(106)이 외부 패드(P21) 상부 방향으로 직접 구비된다. 각각의 외부패드(P21,P22) 상부로 직접 구비되는 보다 작은 부분의 반도체 다이스(104,106)을 갖는 것은 본 발명의 사상과 정신에 포함될 것이다.
보다 구체적인 실시예에서, LGA 패키지는 최소한 이하의 I/O 조합을 제공한다; 전원컨버터 인에이블; 주파수트림; 출력전압트림; 제2 전원반도체 다이(106)의 VCC ; 과전류방지입력; 및 제1 전원반도체 다이(104)의 소스와 제2 전원반도체 다이(106)의 마주하는 금속면(106c)의 접합연결, 외부 패드 지정과 관계하는 I/O 핀 할당은 이하의 표2로 할당된다.
Figure 112004044691675-pct00001
도8은 LGA 패키지(200) 내에 제공되는 DC-DC 컨버터의 구체적인 실시예의 전기적인 구성을 도시한 것이다. 도4의 실시예에서와는 다르게 본 실시예는 병렬동작 동안에 구비되는 두쌍의 MOSFET 를 갖는 DC-DC 컨버터를 포함한다. 일반적으로 종래의 기술에서 알려진 바와 같이, 병렬동작은 감소된 전압 리플을 갖는 출력전압 V0 를 제공한다.
도8에 도시된 바와 같이, DC-DC 컨버터는 고측면 MOSFET(204,212), 저측면 MOSFET(206,214) 및 병렬인덕터 및 캐패시터에 의해 제공되는 출력필터를 포함한다. 고측면 MOSFET(204)의 드레인 터미널은 입력 전압 Vin 에 결합되고 하측면 MOSFET(206)의 드레인 터미널은 그라운드에 연결되며 고측면 MOSFET(204)의 소스터미널과 하측면 MOSFET(206)의 드레인 터미널은 제1 위상 노드를 한정하도록 결합된다. 출력필터의 제1 인덕터는 제1 위상노드와 출력전압 VO 을 제공하는 터미널 사이에 직렬로 결합되고 출력필터의 캐패시터는 저항부하와 병렬로 연결된다. 유사하게 고측면 MOSFET(212)의 드레인 터미널은 입력전압 Vin 과 결합되고 저측면 MOSFET(214)의 소스터미널은 그라운드에 연결되며 고측면 MOSFET(211)의 소스터미널과 저측면 MOSFET(214)의 드레인터미널은 제2 위상을 한정하도록 결합된다. 출력필터의 제2 인덕터는 제2 위상노드와 출력전압 VO 을 제공하는 터미널 사이에 직렬로 결합되고 출력필터의 캐패시터는 저항부하와 병렬로 연결된다. 각각의 MOSFET(204,206,212,214)는 분리 반도체다이스에 의해 제공될 것이다. 또 다른 반도체다이(208)에 의해 제공되는 콘트롤러/드라이버는 MOSFET(204,206,212,214)의 동작시간을 제어하는데 이용되는 사각파의 듀티사이클을 제어하는 PWM 회로를 포함한다.출력전압 VO 및/또는 전류를 반영하는 피드백신호는 PWM 신호의 듀티사이클을 결정하는 적합합한 보상 네트워크를 통해 콘트롤러/드라이버에 공급된다. 상기 MOSFET(204,206)의 열림과 닫힘은 제1 위상노드에서 일반적인 사각파형을 갖는 제1 중간전압을 제공하고 MOSFET(212,214)의 열림과 닫힘은 제2 위상노드에서 일반적인 사각파를 갖는 제2 중간전압을 제공한다. 인덕터와 캐패시터에 의해 형성된 출력필터는 사각파형을 DC 출력전압 VO으로 변환한다. DC-DC 컨버터는 OCP 네트워크를 포함하고 수동장치는 종래의 기술에서 알려진 바와 같이 PWM 회로에 대한 클럭주파수를 결정하는데 이용한다.
상술한 실시예에서와 같이, 패키지에 의해 생성된 대부분의 열은 전원반도체 다이스(204,206,212,214)에 의해 생성된다. 이러한 열은 전원반도체다이스(204,206,212,141)에서 LGA 의 외부 패드에 까지 충분히 분산된다.
도9는 도8에 도시된 DC-DC 컨버터에 따른 것으로 LGA 패키지의 기판(202) 상의 입력패드를 보다 상세하게 도시한 것이다. 상기 LGA 는 두개의 영역으로 분할되고 제1 측면영역과 제2 측면영역을 포함한다. 도8에 도시된 바와 같이 제1 측면영역은 기판의 하부표면의 좌측을 둘러싸고 제2 측면영역은 하부표면의 우측을 둘러싼다. 제1 측면영역은 다수의 큰 입력패드를 포함하고 제2 측면영역은 LGA 패키지의 외연을 따라 구비된 다수의 작은 입력 패드를 포함한다. 외부 패드 지정과 관계하는 I/O 핀 할당은 이하의 표2로 할당된다.
Figure 112004044691675-pct00002
도9에 도시된 바와 같이, 제1 측면 영역의 큰 입력패드는 제1 말단에서 큰 입력패드 P1과 P2, 제2 말단에서 큰 입력패드 P19과 P20 및 큰 입력패드 P21과 P22 및 P23과 대칭적인 패턴으로 구비된다. 제1 말단에서 큰 입력패드P1,P2는 입력전압 VIN 과 제1 위상 스위치전압 VSW1 으로 할당되고 제1 위상 MOSFET(204,206)을 제공하는 반도체 다이스 하부에 직접적으로 구비된다. 제2 말단에서 큰 입력패드 P19과 P20는 VIN 과 제2 위상 스위치전압 VSW2 으로 할당되고 제2 위상 MOSFET(212,214)을 제공하는 반도체 다이스 하부에 직접적으로 구비된다. 상기 외부패드 P3-P18은 이산수동소자에 의해 이용되도록 구비된다. LGA 패키지의 마주하는 측면에 가장 큰 열발생기를 구비하여, 열은 기판을 가로질러 효과적으로 방산된다. 상기 큰 입력패드(P21,P22 및 P23)는 마더보드에 열의 전도를 위해 표면에 부 가하여 제공한다. 본 발명의 정신과 사상은 상술한 핀 배열의 변경을 포함한다.
전기적 구성요소는 열을 발생하는 것이 잘 알려져 있으며 과도한 열이 구성요소로부터 발산되지 않으면, 상기 구성요소는 과열할 수 있고 그 결과로서 오작동을 초래할 수 있다. 많은 전기적 장치에서 구성요소의 주변은 구성요소 자체로 인해 열이나고 따라서 열이 구성요소로부터 자연스럽게 방산되지 않을 것이다. 회로설계에 대한 설명이 전원 반도체 다이(104)를 참조하여 설명될 것이지만 본 발명에서는 전원반도체 다이스 중의 하나에 적용되는 설명이 가정될 것이다.
종래의 기판은 부분적으로 또는 완전하게 기판을 통해 연장하는 다수의 바이어스를 포함한다. 바이어스는 홀을 통한 플레이트로서 당해 기술분야에서 잘 알려져 있다. 각 바이어스(150)는 기판(102)를 통해 부분적으로 또는 완전하게 연장하는 개구부를 카퍼(COPPER) 플레이팅하여 형성된다. 바람직한 실시예에서, 상기 바이어스(150)는 전원반도체 다이(104)의 마주하는 금속표면(104c)에서 외부패드(P22)에 까지 전기적 열적 변화을 확실하게 하는 열적 전도 재료(156)로 채워진다. 상기 전도재료(156)는 낮은 열적 저항을 갖는 바이어스(150)를 제공하는 양질의 열적 전도성 재료이다. 한편 모든 바이어스(150)가 상기 재료(156)으로 채워지거나 플러그되는 것은 아니다.
채워진 각 바이어스(150)는 전원반도체다이의 금속표면과 결합와이어가 필요없는 전기적으로 열적으로 결합된 바이어스(150)를 마주하게 하여 열전 전도성을 개선하고 기판(102)의 다이표면(112)에 있는 솔더마스크 위한 필요성을 제거한다. 이것은 전원반도체 다이(104)와 외부패드(ㅔ22) 사이의 열적저항을 최소화한다. 채원진 각 바이어스(150)는 패키지 내에서 모이스쳐 인트랩먼트(MOISTURE ENTRAPMENT)를 제고하고 바이어스(150)을 통한 열적 전도성을 증대한다. 설계, 위치 및 바이어스 밀도는 다이 결합 패드(130)의 접촉표면(130t)에 영향을 주지 않고 접촉표면(130t)와 반도체 다이의 마주하는 금속표면 사이에 가능한 가장 큰 접촉면적을 이루기 위해 플레너(PLANAR) 표면이 바람직하다.
채워진 각 바이어스(150)은 몇몇 다른 장점을 가지고 있다. 예를 들면 채워진 각 바이어스(150)는 프로세싱을 유지하고 카퍼-플레이트된 바이어스(150)의 외부에 화학적 솔더링을 유지한다. 상기 바이어스 플러스 또는 채움은 바이어스의 환형 카퍼링을 전기적으로 절연하고 신호끊김을 최소화한다. 각 바이어스(150)를 덮는 솔더위킹(SOLDER WICKING)은 특히 하부 구성요소의 끊김을 방지한다. 이것은 모든 바이어스(150)가 전원반도체 다이의 마주하는 금속표면과 LGA(예,P21, P22 또는 P23)의 내부 영역 IR 사이에 구비되는 외부패드 사이에 낮은 열적 임피던스 경로를 제공하는 것은 아니라는 것으로 이해되어야 한다. 몇몇 바이어스(150)는 이산수동소자와 외연 영역의 PR(예: 외부패드 P1-20) 내에 구비되는 외부패드의 하나 또는 그 이상의 것들 사이에 전기적 연결을 제공한다.
도5는 제1 전원반도체 다이(104)의 마주하는 금속표면(104c)와 외부패드(P22) 사이의 다중의 낮은 열적 임피던스 경로를 제공하는 바이어스 어레이를 도시한 것이다. 일반적으로 각 바이어스(150)는 두개의 마주하는 면을 포함한다.- 다이 결합패드(130)에 구비되는 제1 말단(152)과 기판(102)의 하부표면(114)에 구비되는 제2 말단(154) - 상술한 바와 같이 바이어스(150)의 내측벽은 특정된 두께로 전기적 적층을 갖는 카퍼로 플레이트된다. 도5에 도시된 바와 같이 각 바이어스(150)의 내측 코어는 실링재료로 채워지고 바이어스 플러그 또는 바이어스 채움으로 알려져 있다. 각 바이어스(150)의 내측코어는 공동으로 구비되었으나 각 바이어스(150)는 전기적 적층 카퍼로서 상부와 하부에 씌어진다. 바이어스 씌움은 일반적으로 "오버 플레이팅" 으로 알려져 있고 기판의 상부와 하부 카퍼에 결합된다.
일반적으로 바이어스(150)는 두가지 기능을 갖는다. 첫째, 바이어스(150)는 마주하는 금속표면(104c)로부터 열적발산을 위한 아웃렛으로 제공된다. 제2 바이어스는 전원반도체다이(104) 및 외부 컨덕트 패드(P22) 사이에 사이에 전기적 연결을 제공한다. 그러므로 전원 반도체다이(104) 하부의 분산된 상기 바이어스(150)는 병렬적으로 열의 전도관으로 동작하고 마주하는 금속표면(4c)의 모든 영역으로부터 동시에 발산하는 기능을 갖는다. 구체적인 실시예에서 기판(102)는 두개층을 포함한다. 그러므로 각 바이어스(150)는 기판(102)를 통한 단일의 종축 경로를 제공한다.
도6은 구성요소로부터 기판을 통해 열을 발산하는데 이용되는 종래의 사각 바이어스 어레이를 도시한 것이다. 바이어스가 열을 인접한 바이어스로 전달하는 범위는 효과적인 셀(160)에 의해 도시된다. 도6에 도시된 바이어스 어레이에서, 효과적인 셀(160)은 네개의 인접한 바이어스(151a,151b,151c 및 151d)에 의해 에워싸인 중앙 바이어스(151)를 포함한다. 바이어스(150)의 피치에 의존하는 열흐름경로는 전원반도체다이 사이에서 생성되고 LGA 의 외부패드는 종축형, 또는 횡축형 또는 종축형의 조합으로 이루어질 수 있다. 예를 들면 바이어스(150)가 각각 충분 히 닫힘 공간이 된다면, 각 바이어스(150)는 인접한 바이어스(150)으로 열을 전달함과 동시에 기판(102)의 하부표면(114)과 고객보드로 열을 채널링(CHANNELING)한다. 도6에서 중앙바이어스(150)는 인접한 각 바이어스(151a,15b,151c,151d)에 효과적으로 열을 전달할 것이다. 열적누화양은 바이어스(150) 내의 구성요소의 재료성질 및 바이어스(150)의 피치와 가로세로비에 의존된다. 예를 들어 각 바이어스의 피치가 0.3mm 이면 효과적인 셀(160)의 영역은 0.32mm2 이다.
본 발명은 도6에 도시된 종래의 사각 바이어스 어레이를 개선한 구조를 제공한다. 도7은 본 발명에 의한 고밀도 바이어스 어레이의 바람직한 실시예를 도시한 것이다. 도7은 서로 관계되는 바이어스(150)의 공간이 엇갈리게 형성된 것을 도시한 것이다. 상기 바이어스(150)이 열을 인접한 바이어스에 절달하는 범위는 셀(162)에 의해 도시된다. 상기 셀(162)는 여섯개의 바이어스(151a,151b,151c,151d, 150e, 및 150f)에 의해 둘러싸인 중앙 바이어스(150)를 포함한다. 그러므로 상기 중앙 바이어스(150)는 열을 각각의 바이어스(151a,151b,151c,151d, 150e, 및 150f)에 전달하고 더욱 열효과가 뛰어난 패키지를 생성한다.
각 바이어스(150)의 피치가 0.3mm 에서 남겨진다고 가정하면 셀(162)의 영역은 0.48 sq mm 로 증가하고 - 종래의 사각의 바이어스 어레이 보다 50% 증가한다. 상기 고밀도 바이어스 어레이는 전원반도체 다이 하부에 적합할 수 있는 다수의 바이어스를 증가시킨다. 예를 들면 도7에 도시된 고밀도 바이어스어레이는 각각의 반도체 다이 하부에 다섯개 이상의 바이어스(기판 상의 다른 구성요소로부터의 한정부를 고려함)를 포함한다. 이것은 각 전원반도체 다이로부터 기판의 하부면에까 지 열을 방출할 수 있는 다수의 바이어 내에서 12.5% 증가를 나타낸다. 도7에 도시된 고밀도 바이어스 어레이의 궁극적인 효과는 도6에 도시된 사각의 바이어스 패턴 이상의 열방출 내에서 15% 이상의 개선을 가져온다.
참고로, 여기에서 개시되는 실시예는 여러가지 실시 가능한 예 중에서 당업자의 이해를 돕기 위하여 가장 바람직한 실시예를 선정하여 제시한 것일 뿐, 본 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화와 부가 및 변경이 가능함은 물론, 균등한 타의 실시예가 가능함을 밝혀 둔다.

Claims (17)

  1. LGA 패키지에 있어서,
    상부표면과 하부표면을 갖는 기판과;
    상기 기판에 구비되고 상기 상부표면의 전극과 하부표면의 전극을 갖는 적어도 하나이상의 전원실리콘다이를 포함하되 상기 하부표면의 전극은 상기 기판의 상부표면과 결합되는 DC-DC 컨버터와;
    상기 DC-DC 컨버터와 전도성 바이어스(VIAS)를 통해 전기적으로 통신하는 상기 기판의 하부표면에 구비되고 전기적으로 열적으로 전도성을 갖는 패드와; 를 포함하고 동시에,
    상기 다수의 패드는 제1 표면영역을 갖는 제1 패드와 제2 표면영역을 갖는 제2패드를 포함하고 상기 제2 표면영역은 상기 제1 표면영역보다 크며, 상기 DC-DC 컨버터에 의해 발생되는 열은 상기 다수의 패드를 통해 상기 LGA 패키지 외부로 방출되는 것을 특징으로 하는 LGA 패키지.
  2. 제1항에 있어서,
    상기 적어도 하나이상의 전원실리콘다이는 적어도 하나이상의 전원 MOSFET 장치를 포함하는 것을 특징으로 하는 LGA 패키지.
  3. 제1항에 있어서,
    상기 적어도 하나이상의 전원실리콘다이는 상기 제2 패드의 적어도 하나와 일렬로 구비되는 것을 특징으로 하는 LGA 패키지.
  4. 제1항에 있어서,
    상기 제1 패드는 상기 하부표면의 외연영역 내에 구비되는 것을 특징으로 하는 LGA 패키지.
  5. 제4항에 있어서,
    상기 제2 패드는 상기 하부표면의 내부영역 내에 구비되는 것을 특징으로 하는 LGA 패키지.
  6. 제1항에 있어서,
    상기 제1 패드는 상기 하부표면의 제1 측면 내에 구비되는 것을 특징으로 하는 LGA 패키지.
  7. 제6항에 있어서,
    상기 제2 패드는 상기 하부표면의 제2 측면 내에 구비되는 것을 특징으로 하는 LGA 패키지.
  8. 제6항에 있어서,
    상기 적어도 하나이상의 전원실리콘다이는 고측면 MOSFET 장치와 저측면 MOSFET 장치를 부가하여 포함하는 것을 특징으로 하는 LGA 패키지.
  9. 제6항에 있어서,
    상기 적어도 하나이상의 전원실리콘다이는 제1 한쌍의 MOSFET 장치와 제2 한쌍의 MOSFET 장치를 부가하여 포함하는 것을 특징으로 하는 LGA 패키지.
  10. 제9항에 있어서,
    상기 제1 한쌍의 MOSFET 장치는 상기 하부표면의 제1 측면에 구비되는 제1 대응 한쌍의 제2 패드와 일렬로 구비되고 상기 제2 한쌍의 MOSFET 장치는 상기 하부표면의 제2 측면에 구비되는 제2 대응 한쌍의 제2 패드와 일렬로 구비되는 것을 특징으로 하는 LGA 패키지.
  11. 제1항에 있어서,
    상기 기판은 상기 상부표면에 구비되는 다수의 다이부착패드를 포함하고 상기 적어도 하나이상의 전원 반도체다이는 상기 다수의 다이부착 패드중에 하나와 대응되어 구비되는 것을 특징으로 하는 LGA 패키지.
  12. 제1항에 있어서,
    DC-DC 컨버터는 상기 적어도 하나이상의 전원반도체 다이에 전기적으로 결합되는 다수의 이산 수동소자를 포함하는 것을 특징으로 하는 LGA 패키지.
  13. 제1항에 있어서,
    상기 기판을 통해 연장한 다수의 바이어스(VIAS)를 포함하되 각 상기 다수의 바이어스는 상기 적어도 하나이상의 전원반도체다이에 근접하게 구비된 제1 말단과 상기 제2 패드 중의 하나에 근접하게 구비된 제2 말단을 포함하는 것을 특징으로 하는 LGA 패키지.
  14. 제13항에 있어서,
    상기 다수의 바이어스는 적어도 하나이상의 전원 반도체다이 하부에 구비되는 어레이에 구비되는 것을 특징으로 하는 LGA 패키지.
  15. 제14항에 있어서,
    상기 어레이는 적어도 하나이상의 전원 반도체다이와 상기 제2 패드 중의 하나에 전기적으로 열적으로 결합되는 것을 특징으로 하는 LGA 패키지.
  16. 제1항에 있어서,
    DC-DC 컨버터는 벅컨버터를 부가하여 포함하는 것을 특징으로 하는 LGA 패키지.
  17. 제1항에 있어서,
    DC-DC 컨버터는 투-페이즈(TWO-PHASE) 벅컨버터를 부가하여 포함하는 것을 특징으로 하는 LGA 패키지.
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