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KR100526573B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
종래의 금속 배선을 형성 공정중 콘택홀을 형성하기 위한 과도 식각 공정에 의해 접합 영역의 일부가 유실되고, 티타늄 실리사이드를 형성하기 위한 열공정에 의해 접합 영역의 일부가 다시 유실되어 접합 누설이 발생되고, 이로 인해 소자의 신뢰성이 저하되는 문제점을 해결한다.
3. 발명의 해결 방법의 요지
스텐실막을 이용하여 접합 영역 상부에 티타늄 실리사이드막을 증착 공정으로 형성한 후 콘택홀을 형성하므로써 상술한 문제점을 해결한다.

Description

반도체 소자의 금속 배선 형성 방법
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 접합 영역 상부에 스텐실막을 이용하여 티타늄 실리사이드막을 형성한 후 콘택홀을 형성하므로써 접합 영역의 유실을 방지하고, 이로 인해 접합 누설을 억제할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 메모리 소자의 제조 공정에서 이온 주입 기술로 형성하는 접합 영역(junction region)은 메모리 소자의 고집적화 추세에 따라 그 형성 깊이가 점점 얕아지고 있다. 따라서, 기존에 사용되는 실리사이데이션(silicidation) 방식의 오믹(ohmic) 형성 기술은 이미 한계점에 도달하여 새로운 공정 개발이 요구되고 있다. 접합 영역의 깊이(Xj)는 디자인 룰의 감소에 따라 [표 1]의 추세로 감소하고 있다.
[표 1]
기존의 실리사이데이션 방식에 의한 오믹 형성은 콘택을 형성하여 접합 영역을 노출시키고 장벽 금속층(barrier metal)으로 티타늄(Ti)을 증착한 후 어닐 공정을 실시하여 금속층과 접합 영역의 실리콘을 반응시켜 저항값이 적은 실리사이드를 형성하므로써 오믹을 형성한다.
기존의 오믹 형성 공정을 접합 영역의 깊이(Xj)가 0.1㎛ 이하인 접합 영역에 적용할 경우 접합 영역을 노출시키기 위한 콘택 형성 과정에서 과도 식각에 의하여 0.05㎛의 접합 손실이 발생되고, 실리사이드를 형성하기 위한 공정시 약 0.05㎛의 접합 손실이 발생된다. 결국 접합 영역의 대부분이 실리사이드 공정에서 소모되어 오믹이 형성되지 않거나 오믹이 형성된다 하여도 매우 심각한 접합 누설(junction leakage)을 야기하게 된다.
얕은 접합에서 누설을 최소화하는 오믹을 형성하기 위한 목적으로 현재 개발중인 기술로는 기존의 실리사이데이션 기술을 그대로 사용하여 오믹을 형성하면서 얕아진 접합 영역의 깊이 대신 접합 영역의 계면위에 실리콘 에피층 또는 폴리실리콘을 선택적으로 증착하여 접합 영역의 높이를 높이는 방법이 고려되고 있다.
접합 영역의 깊이가 0.1㎛ 이하인 얕은 접합 영역을 갖는 반도체 메모리 소자의 제조 공정에서 기존의 실리사이데이션 방식을 이용한 오믹 형성 과정을 보여주는 도 1(a) 내지 도 1(c)를 참조하여 종래의 반도체 소자의 금속 배선 형성 방법을 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(11)의 선택된 영역에 소자 분리를 위한 필드 산화막(12)을 형성한다. 필드 산화막(12)에 의해 확정된 액티브 영역의 반도체 기판(11) 상부의 선택된 영역에 게이트(13)를 형성한다. 게이트(13) 측벽에 스페이서(14)를 형성하고, 고농도 불순물을 주입하여 접합 영역(15)을 형성한다. 전체 구조 상부에 절연막(16)을 형성한 후 절연막(16)의 선택된 영역을 식각하여 접합 영역(15)을 노출시키는 콘택홀(17)을 형성한다.
그런데, 콘택홀(17)을 형성할 때 확실하게 접합 영역(15)을 노출시키기 위해 과도 식각 공정을 실시하므로써 접합 영역(15)의 깊이가 도면 부호 A로 표시된 바와 같이 약 0.05㎛ 정도 유실된다.
도 1(b)는 콘택홀(17)을 형성한 후 전체 구조 상부에 오믹 형성을 위한 장벽 금속층으로 Ti막(18) 및 TiN막(19)을 증착한 단면도이다.
도 1(c)는 콘택 저항을 낮추기 위한 어닐 공정에 의해 Ti막(18)과 접합 영역(15)의 실리콘이 반응하여 저항값이 적은 티타늄 실리사이드(TiSi2)막(20)이 형성된 상태의 단면도로서, 티타늄 실리사이드막(20)이 형성되므로써 접합 영역(15)의 깊이가 도면 부호 B로 표시된 바와 같이 다시 한번 약 0.05㎛ 정도 유실된다.
도 2는 기존의 방식으로 오믹 콘택을 형성한 콘택에서의 단면을 보여주는 TEM 사진으로, 과도 식각에 의한 약 0.06㎛ 정도의 접합 영역의 유실과 티타늄 실리사이드의 생성에 의한 약 0.03㎛ 정도의 접합 영역의 유실로 총 0.09㎛ 정도의 접합 영역이 유실된 것을 보여주고 있다.
따라서, 본 발명은 콘택 형성 공정 및 실리사이드 형성 공정에서 야기되는 접합 영역의 손실을 방지하여 접합 누설을 억제할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 게이트 및 접합 영역이 형성된 반도체 기판의 전체 구조 상부에 스텐실막 및 감광막 패턴을 증착하는 단계와, 상기 감광막 패턴을 마스크로 상기 스텐실막을 식각하여 상기 접합 영역을 노출시키는 단계와, 전체 구조 상부에 티타늄 실리사이드막을 형성한 후 상기 스텐실막을 용해시키는 용액에 디핑하여 상기 접합 영역 상부에만 티타늄 실리사이드막을 잔류시키는 단계와, 전체 구조 상부에 절연막을 형성한 후 식각 공정에 의해 상기 접합 영역 상부의 티타늄 실리사이드막을 노출시켜 콘택홀을 형성하는 단계와, 전체 구조 상부에 장벽 금속층을 증착한 후 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(e)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 반도체 기판(21)의 선택된 영역에 소자 분리를 위한 필드 산화막(22)을 형성한다. 필드 산화막(22)에 의해 확정된 액티브 영역의 반도체 기판(21) 상부의 선택된 영역에 게이트(23)를 형성한다. 게이트(23) 측벽에 스페이서(24)를 형성하고, 고농도 불순물을 주입하여 0.1㎛ 이하의 얕은 접합 영역(25)을 형성한다.
도 3(b)를 참조하면, 전체 구조 상부에 스텐실(stencil)막(26) 및 제 1 감광막(27)을 증착한다. 제 1 감광막(27)을 패터닝하여 오믹 콘택이 형성될 부분을 제거하고, 이를 마스크로 노출된 스텐실막(26)을 제거하여 접합 영역(25)을 노출시킨다. 그리고, 전체 구조 상부에 티타늄 실리사이드막(28)을 PVD 또는 CVD 방법으로 증착한다.
스텐실막(26)으로는 감광막, 2중 감광막, 감광막/알루미늄/감광막, 폴리이미드(polyimide)/몰리브덴(molybdenum), 폴리이미드(polyimide)/산화막, 무기 유전체막(inorganic dielectric)/감광막 중 어느 하나를 사용한다.
도 3(c)를 참조하면, 스텐실막(26)을 녹이는 용액에 디핑하여 스텐실막(26) 상부에 형성된 제 1 감광막(27) 및 티타늄 실리사이드막(28)이 제거되고, 오믹 콘택이 형성될 부분에만 티타늄 실리사이드막(28)이 잔류한다. 스텐실막을 녹이는 용액은 N-메티피롤리돈(N-methypyrrolidone) 용액을 사용한다.
도 3(d)를 참조하면, 전체 구조 상부에 절연막(29)을 형성한 후 그 상부에 제 2 감광막(30)을 형성한다. 제 2 감광막(30)을 패터닝하고, 이를 마스크로 1차 건식 식각 공정으로 절연막(29)을 식각하여 콘택홀(31)을 형성한다. 1차 건식 식각 공정은 티타늄 실리사이드막(28)이 노출되지 않을 정도로 실시한다.
도 3(e)를 참조하면, 제 2 감광막(30)을 제거한 후 2차 건식 식각 공정으로 전면 식각 공정을 실시하여 콘택홀(31) 저부의 절연막(29)을 완전히 제거하여 티타늄 실리사이드막(28)을 노출시킨다. 2차 건식 식각 공정을 제 2 감광막(30)을 제거한 후 실시하는 이유는 콘택홀(31) 상단부의 절연막(29)을 경사지게 형성하기 위함이다. 절연막(29)을 경사지게 형성하는 이유는 이후 금속층 증착 공정에서 발생되는 오버행의 발생을 억제하여 콘택홀(31)의 중심부에 슬릿 보이드(slit void)가 생성되지 않도록 하므로써 배선 신뢰도를 증대시키기 위함이다.
이후, 전체 구조 상부에 장벽 금속층으로 TiN막(32)만을 증착하고, 금속층으로 텅스텐 또는 알루미늄을 콘택홀이 매립되도록 증착한다.
도 4는 2차 건식 식각으로 콘택홀을 형성한 후의 SEM 사진이다. 2차 건식 식각의 결과로 콘택홀의 상단부는 경사지게 형성(사진의 ⑭로 표기)되었으나, 콘택홀의 하단부는 티타늄 실리사이드막이 없음으로 심하게 과도 식각되어 접합 영역의 깊이 방향으로 약 0.2㎛ 정도 손실되어(사진의 ⑮로 표기) 접합 영역이 없어진 것을 볼 수 있다. 그러나, 본 발명에서는 콘택홀의 하단부에 이미 티타늄 실리사이드막이 형성되어 있으므로 과도 식각의 결과로 발생하는 접합 영역의 손실을 방지할 수 있다.
상술한 바와 같이 본 발명에 의해 형성된 금속 배선은 후속 열공정을 실시하여도 티타늄 실리사이드막이 실리콘 원자와 더 이상 반응하지 않기 때문에 접합 영역의 유실을 방지할 수 있어 접합 누설을 개선할 수 있다.
도 1(a) 내지 도 1(c)는 종래의 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
도 2는 종래의 반도체 소자의 금속 배선을 형성하기 위해 형성된 콘택 단면의 TEM 사진.
도 3(a) 내지 도 3(e)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
도 4는 2차 식각 후 형성된 콘택 홀 단면의 SEM 사진.
〈도면의 주요 부분에 대한 부호 설명〉
11 및 21 : 반도체 기판 12 및 22 : 필드 산화막
13 및 23 : 게이트 14 및 24 : 스페이서
15 및 25 : 접합 영역 16 및 29 : 절연막
17 및 31 : 콘택홀 18 : Ti막
19 및 32 : TiN막 20 및 28 : 티타늄 실리사이드막
26 : 스텐실막 27 및 30 : 제 1 및 제 2 감광막

Claims (6)

  1. 게이트 및 접합 영역이 형성된 반도체 기판상에 스텐실막을 형성하고 상기 접합 영역상의 상기 스텐실막을 오픈하는 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 마스크로 상기 스텐실막을 식각하여 상기 접합 영역을 노출시키는 단계와,
    전면 티타늄 실리사이드막을 증착한 후 상기 스텐실막과 그 상부의 감광막 패턴 및 티타늄 실리사이드막을 제거하여 상기 접합 영역 상부에만 티타늄 실리사이드막을 잔류시키는 단계와,
    전체 구조 상부에 절연막을 형성하고 상기 절연막에 상기 티타늄 실리사이드막을 노출시키는 콘택혹을 형성하는 단계와,
    상기 구조물의 단차를 따라서 장벽 금속층을 형성하고 상기 콘택홀내에 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 티타늄 실리사이드막은 물리기상증착 방법 및 화학기상증착 방법 중 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서, 상기 스텐실막은 감광막, 2중 감광막, 감광막/알루미늄/감광막, 폴리이미드/몰리브덴, 폴리이미드/산화막 및 무기 유전체막/감광막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서, 상기 스텐실막과 그 상부의 감광막 패턴 및 티타늄 실리사이드막을 제거시 N-메티피롤리돈 용액을 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서, 상기 콘택홀은 상기 절연막 상부에 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 마스크로 식각 공정을 실시하여 상기 접합 영역 상부의 상기 티타늄 실리사이드막이 노출되지 않을 정도로 상기 절연막을 식각하는 단계와,
    상기 감광막 패턴을 제거한 후 전면 식각 공정을 실시하여 상기 티타늄 실리사이드막을 노출시키고 상기 절연막의 상부를 경사지게 형성하는 단계에 의해 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서, 상기 장벽 금속층은 TiN막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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