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KR100515381B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR100515381B1
KR100515381B1 KR10-2003-0101920A KR20030101920A KR100515381B1 KR 100515381 B1 KR100515381 B1 KR 100515381B1 KR 20030101920 A KR20030101920 A KR 20030101920A KR 100515381 B1 KR100515381 B1 KR 100515381B1
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Abstract

반도체 기판 위에 게이트 절연막, 게이트 전극, 소스 및 드레인 영역으로 이루어진 MOS 트랜지스터를 형성하는 단계, MOS 트랜지스터를 덮는 절연막을 형성하는 단계, 절연막에 게이트 전극, 소스 및 드레인 영역과 연결되는 비아를 형성하는 단계, 절연막 위에 비아와 연결되는 금속 배선을 형성하는 단계, 절연막 및 금속 배선을 덮는 FSG를 형성하는 단계, FSG가 형성된 반도체 기판을 과산화 수소수 처리하는 단계, 과산화 수소 처리한 반도체 기판을 오존수 처리하는 단계를 포함하는 반도체 소자의 제조 방법.

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 금속 배선의 수가 증가하고 반면에 금속 배선의 피치(pitch)가 축소되고 있다. 이러한 금속 배선의 피치 축소로 인하여 금속 배선의 저항이 증가할 뿐만 아니라 반도체 소자의 금속 배선간을 절연시키는 층간 절연막(Inter Metal Dielectric, IMD)과 금속 배선이 기생 커패시터 구조를 이룸으로써 반도체 소자의 특성에 악영향을 미친다. 즉, 반도체 소자의 응답 속도를 결정하는 RC 상수가 증가하고 전력 소모도 증가한다.
이러한 점 때문에 반도체 소자의 고집적화에 적합한 저 유전율(Low dielectric constant)의 층간 절연막이 절실히 요망되어 왔고, 종래의 USG(Un-doped Silica Glass)대신에 저 유전율의 층간 절연막으로서 플로린 실리케이트 글래스(Fluorine Silicate Glass, FSG)를 이용하기 시작하였다.
그러나, 종래에 사용하던 USG와 달리, 저 유전율을 유지하기 위해 플로린(Fluorine)을 첨가한 FSG를 층간 절연막으로 사용하는 경우에 FSG의 이동성이 좋기 때문에 FSG의 표면에 과잉 플로린(Fluorine)이 존재하기 쉽다. 이러한 과잉 플로린은 후속 열공정 등에서 다른 층으로 침투하기 쉽다. 이러한 과잉 플로린이 금속 배선이나 금속막에 침투한 경우에는 금속막의 부식이나 벗겨짐(Peeling) 현상 등이 발생하며, 반도체 소자의 신뢰성 및 수율의 저하를 가져오게 된다.
본 발명의 기술적 과제는 FSG의 표면에 존재하는 과잉 플로린을 제거하고 과잉 플로린이 제거된 부분을 산소로 채워줌으로써 후속 열공정 등으로 인하여 과잉 플로린이 다른 층으로 침투하는 것을 방지하여 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 게이트 절연막, 게이트 전극, 소스 및 드레인 영역으로 이루어진 MOS 트랜지스터를 형성하는 단계, 상기 MOS 트랜지스터를 덮는 절연막을 형성하는 단계, 상기 절연막에 상기 게이트 전극, 소스 및 드레인 영역과 연결되는 비아를 형성하는 단계, 상기 절연막 위에 상기 비아와 연결되는 금속 배선을 형성하는 단계, 상기 절연막 및 금속 배선을 덮는 FSG를 형성하는 단계, 상기 FSG가 형성된 반도체 기판을 과산화 수소수 처리하는 단계, 상기 과산화 수소 처리한 반도체 기판을 오존수 처리하는 단계를 포함하는 것이 바람직하다.
또한, 상기 과산화 수소수 처리 및 오존수 처리는 25 내지 150℃의 온도 범위에서 진행하는 것이 바람직하다.
또한, 상기 오존수 처리를 진행한 FSG 위에는 SiO2 또는 SiOF가 형성된다.
또한, 상기 FSG는 PECVD법 또는 HDP법을 사용하여 형성하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 공정 단계별로 나타낸 단면도이고, 도 는 종래의 반도체 소자에 형성된 과잉 플로린이 다른 층에 침투한 상태를 도시한 도면이다.
우선, 도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판(110) 위에 게이트 절연막 형성용 산화막과 게이트 전극용 다결정 실리콘을 순차 형성한 후 포토리쏘그라피(photolithography) 공정을 이용하여 다결정 실리콘과 산화막을 패터닝(patterning)함으로써 게이트 절연막(24)과 게이트 전극(34)을 형성하고, 게이트 전극(24)과 게이트 절연막(34)의 노출된 측벽 부분에 질화막 등으로 이루어진 측벽 스페이서(37)를 형성한다.
다음으로, 도 2에 도시된 바와 같이, 이온 주입 마스크를 이용하는 이온 주입 공정을 수행하여 저농도 또는 고농도의 불순물을 반도체 기판(110)의 소스 영역(12) 및 드레인 영역(13)에 주입함으로써, MOS 트랜지스터의 소스 영역(12) 및 드레인 영역(13)을 완성한다.
다음으로, 도 3에 도시된 바와 같이, 반도체 기판(110)을 HF 세정을 한 후에 스퍼터링 등과 같은 증착 공정에 의해 반도체 기판(110)의 상부 전면에 걸쳐 박막, 예를 들면 200Å 내지 600Å의 두께(바람직하게는, 400Å)를 갖는 티타늄 금속막을 형성한다.
그리고, 급속 제1 열처리 공정을 수행함으로써, 티타늄 금속막을 실리사이드화, 즉 티타늄과 실리콘을 화학 반응시켜 실리사이드화시킨다.
그리고, 제2 열처리 공정을 수행하여 낮은 저항을 갖는 티타늄 실리사이드(40a, 40b)로 상(phase) 변이되도록 한다.
다음으로, 도 4에 도시된 바와 같이, 이러한 MOS 트랜지스터 위에 절연막(50)을 형성한다. 절연막(50)은 물리 기상 증착법(PVD) 등을 이용하여 질화막으로 형성하는 것이 바람직하다.
이러한 절연막(50)에는 게이트 전극(34), 소스 및 드레인 영역(12, 13)을 금속 배선(120)과 연결하는 비아(60)를 형성한다.
그리고, 절연막(50) 위에 금속 배선(120)을 형성한다. 이러한 금속 배선(120)은 알루미늄이나 알루미늄 합금 등이 가능하다.
다음으로, 도 5에 도시된 바와 같이, PECVD(Plasma Enhanced CVD)법 또는 HDP(High Density Plasma)법을 사용하여 금속 배선(120) 및 절연막(50)을 덮는 FSG(Fluorine Silicate Glass)(140)를 형성한다.
이러한 FSG(140)는 저 유전물질이며 정전 용량을 낮추어 RC 상수를 최소화하는 플로린이 첨가되어 있으며 금속 배선(120)들 사이를 절연한다.
다음으로, 도 6에 도시된 바와 같이, FSG(140)가 형성된 반도체 기판을 과산화 수소수(H2O2)를 이용하여 표면 처리한다. 이러한 과산화 수소수 처리는 25 내지 150℃의 온도 범위에서 진행하는 것이 바람직하다.
이 경우, 과산화 수소수가 수소(H2)와 물(H20)로 분해되며 이 수소가 FSG(140) 표면에 형성된 과잉의 플로린(5)을 휘발성이 강한 HF의 형태로 변형시켜 제거한다. 이러한 과잉의 플로린(5)은 FSG(140) 표면의 SiFx의 불완전한 결합으로 인하여 형성된다.
다음으로, 도 7에 도시된 바와 같이, 과산화 수소 처리한 반도체 기판을 고순도의 오존수를 이용하여 표면 처리한다. 이러한 오존수 처리는 25 내지 150℃의 온도 범위에서 진행하는 것이 바람직하다.
이 경우, 오존수는 산소를 발생하게 되며 이 산소는 과산화 수소수 처리 단계에서 제거된 과잉 플로린이 위치하던 부분을 치유하게 되며, 이를 통하여 FSG 표면(140)의 일정 부분을 SiO2 또는 SiOF(6)로 재생한다. 즉, 오존수 처리를 진행한 FSG(140) 위의 과잉 플로린이 존재하였던 부분에는 SiO2 또는 SiOF(6)가 형성된다.
도 8에는 종래의 반도체 소자에 형성된 과잉 플로린(5)이 다른 층(160)에 침투한 상태를 도시하였다. 도 8에 도시된 바와 같이, 과잉 플로린은 후속 열공정 등에서 다른 층 즉, 금속 배선(160)이나 금속막에 침투한 경우에는 금속막의 부식이나 벗겨짐(Peeling) 현상 등이 발생하며, 반도체 소자의 신뢰성 및 수율의 저하를 가져오게 된다.
그러나, 본 발명의 일 실시예에서는 FSG(140) 표면의 과잉 플로린을 제거함으로써 FSG(140) 증착 이후 후속 열 처리 공정 등에서 발생할 수 있는 과잉 플로린의 다른 층으로의 침투를 막을 수 있다.
다음으로, 과산화 수소수 처리 및 오존수 처리를 완료한 반도체 기판을 건조한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 과산화 수소수 처리 및 오존수 처리를 함으로써 FSG 표면의 과잉 플로린을 제거하여 FSG 증착 이후 후속 열 처리 공정 등에서 발생할 수 있는 과잉 플로린의 다른 층으로의 침투를 막을 수 있다.
또한, 과잉 플로린이 금속 배선이나 금속막에 침투하는 것을 막음으로써 금속막의 부식이나 벗겨짐(Peeling) 현상 등을 방지하며, 반도체 소자의 신뢰성 및 수율의 향상을 가져오게 된다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면이고,
도 8은 종래의 반도체 소자에 형성된 과잉 플로린이 다른 층에 침투한 상태를 도시한 도면이다.

Claims (4)

  1. 반도체 기판 위에 게이트 절연막, 게이트 전극, 소스 및 드레인 영역으로 이루어진 MOS 트랜지스터를 형성하는 단계,
    상기 MOS 트랜지스터를 덮는 절연막을 형성하는 단계,
    상기 절연막에 상기 게이트 전극, 소스 및 드레인 영역과 연결되는 비아를 형성하는 단계,
    상기 절연막 위에 상기 비아와 연결되는 금속 배선을 형성하는 단계,
    상기 절연막 및 금속 배선을 덮는 FSG를 형성하는 단계
    상기 FSG가 형성된 반도체 기판을 과산화 수소수 처리하는 단계,
    상기 과산화 수소 처리한 반도체 기판을 오존수 처리하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 과산화 수소수 처리 및 오존수 처리는 25 내지 150℃의 온도 범위에서 진행하는 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 오존수 처리를 진행한 FSG 위에는 SiO2 또는 SiOF가 형성되는 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 FSG는 PECVD법 또는 HDP법을 사용하여 형성하는 반도체 소자의 제조 방법.
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