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KR100506268B1 - 플래시 메모리를 제어하는 회로 - Google Patents

플래시 메모리를 제어하는 회로 Download PDF

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KR100506268B1
KR100506268B1 KR1019970043819A KR19970043819A KR100506268B1 KR 100506268 B1 KR100506268 B1 KR 100506268B1 KR 1019970043819 A KR1019970043819 A KR 1019970043819A KR 19970043819 A KR19970043819 A KR 19970043819A KR 100506268 B1 KR100506268 B1 KR 100506268B1
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Abstract

가. 청구범위에 기재된 발명이 속하는 기술분야
플래시 메모리 제어 회로
나. 발명이 해결하려고 하는 기술적 과제
플래시 메모리를 제어하고, 플래시 메모리의 상태를 검색한다.
다. 발명의 해결 방법의 요지
중앙처리장치에서 베이스 어드레스 레지스터값을 조정하면, 상위 어드레스를 지정하여 칩 셀렉터신호를 생성하여 플래시 메모리 제어부를 동작시킨다. 본 발명은 중앙처리장치에서 베이스 어드레스 레지스터값을 조정하여 하위 어드레스 값의 일부를 특정 플래시 메모리의 칩 인에이블신호로 디코딩한다.
라. 발명의 중요한 용도
MC68000 계열 CPU에서 원할하게 페이지 단위로 플래시 메모리를 구동할 수 있다.

Description

플래시 메모리를 제어하는 회로
본 발명은 플래시 메모리(flash memory)를 제어하는 회로에 관한 것으로, 특히 메모리 맵드 억세스 신호를 이용하여 플래시 메모리 억세스에 필요한 신호를 생성하여 플래시 메모리를 제어하는 회로에 관한 것이다.
일반적으로 플래시 메모리는 EEPROM의 집적도 한계를 극복하기 위해서 일괄소거방식의 1TR/1Cell를 채용하고, 전원을 꺼도 기억된 정보가 없어지지 않는 비휘발성메모리의 일종으로 전기적으로 데이터를 자유롭게 입출력할 수 있으며, 전력소모가 적고 고속 프로그래밍이 가능하다.
따라서, 본 발명의 목적은 플래시 메모리를 제어하는 방법을 제공함에 있다.
본 발명의 다른 목적은 플래시 메모리의 상태를 체크하는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 중앙처리장치에서 페이지 단위로 랜덤 억세스 메모리를 구동 제어하는 방법을 제공함에 있다.
이러한 목적들을 달성하기 위한 본 발명은 중앙처리장치에서 베이스 어드레스 레지스터값을 조정하면, 상위 어드레스를 지정하여 칩 셀렉터신호를 생성하여 플래시 메모리 제어부를 동작시키는 것을 특징으로 한다. 또한, 본 발명은 중앙처리장치에서 베이스 어드레스 레지스터값을 조정하여 하위 어드레스 값의 일부를 특정 플래시 메모리의 칩 인에이블신호로 디코딩하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명이 적용되는 플래시 메모리 제어 회로의 블록 구성도로서, 중앙처리장치100과 플래시 메모리 제어부110과 플래시 메모리111∼11n과 램120과 비휘발성 램130과 롬140으로 구성된다.
도 1을 참조하여 본 발명에 따른 플래시 메모리를 제어하는 회로의 동작을 설명한다. 중앙처리장치100은 마이크로프로세서로서, 베이스 어드레스 레지스터값을 조정하여 어떤 특정한 상위 어드레스를 지정하면, 그 값이 특정 칩 셀렉트신호(/CS)를 발생시켜 플래시 메모리 제어부110의 동작 입력값이 되도록 한다.
플래시 메모리 제어부110은 하위 어드레스값의 일부를 특정 플래시 메모리 111∼11n의 칩 인에블신호(/CE)로 디코딩한다.
또한, 플래시 메모리 제어부110은 상기 하위 어드레스값의 일부를 커맨드 래치 인에블신호(Command Latch Enable)로 래치시켜준다. 이때, 플래시 메모리 제어부110은 클럭신호(CLK)와 카운터신호를 조합하여 일정한 클럭 횟수 동안 일정 간격의 펄스 폭만큼 라이트 인에블신호(/WE)를 생성한다. 단, 상기 라이트 인에블신호는 상기 커맨드 래치 인에블신호가 인에블되어 있는 동안만 래치된다.
플래시 메모리 제어부110은 연속된 3개의 어드레스 값 동안 어드레스 래치 인에블신호(Adderss Latch Enable)를 래치시켜준다. 이때, 플래시 메모리 제어부110은 클럭 신호와 카운터신호를 조합하여 일정한 클럭 횟수 동안 일정 간격의 펄스 폭 만큼 라이트 인에블 신호를 3개 만든다. 단, 플래시 메모리 이레이즈(erase) 동작간에는 두 개의 연속된 어드레스값 동안 두 개의 라이트 인에블신호만 생성한다.
플래시 메모리 제어부110은 특정한 어드레스값을 포트 어드레스로 지정하여 그 어드레스가 지정되면, 중앙처리장치100의 리드 인에블신호(/RE)에 따라 라이트 인에블신호 또는 리드 인에블신호만을 생성한다. 이때, 플래시 메모리111∼11n은 데이터 버스에 데이터를 싣는다.
플래시 메모리 제어부는 여러개의 플래시 메모리111∼11n의 동작을 감시하거나 인터럽트신호를 만들어 주기 위해서 플래시 메모리111∼11n의 출력값인 R/B(Ready/Busy)신호를 이용하여 R/B_STATUS신호를 만들어낸다. 상기 R/B_STATUS신호는 R/B신호를 모아둔 데이터 버퍼의 인에블신호가 된다. 또한, 플래시 메모리 제어부는 여러개의 플래시 메모리111∼11n 중 동작하고 있는 플래시 메모리를 검색할 목적으로 FE_STATUS신호를 만들어 낸다.
도 2는 본 발명의 실시예에 따른 메모리 맵의 구성도이다.
도 3은 본 발명의 구체적인 실시예에 따른 플래시 메모리 제어 회로도로서, 20개의 플래시 메모리를 제어하기 위한 플래시 메모리 제어 회로이다. 플래시 메모리 제어 회로는 디코더310,320과 어드레스 래치330,340,350과 카운터360,370과 다수의 앤드게이트와 다수의 인버터로 구성된다.
도 1 내지 도 3을 참조하여 본 발명의 실시예에 따른 플래시 메모리를 제어하는 회로의 동작을 설명한다. 00h∼13h번지의 내용인 플래시 메모리111∼11n의 인에블신호는 디코더310과 어드레스 래치330,340,350를 조합하여 데이터 라인(D3l)으로 비트를 '0'(디스에이블) 또는 '1'(인에이블)로 변화시켜서 플래시 메모리111∼11n를 제어한다. 즉, 어드래스 래치330,340,350은 데이터 라인(D3l)을 통해 데이터를 입력받고, 어드레스 라인(A0∼A2)을 통해 셀렉터 신호(S0∼S2)를 입력받아 플래시 메모리를 선택하는 신호를 생성한다,
어드레스 래치330,340,350은 14h∼16h 번지가 어드레싱되면, 어느 플래시 메모리111∼11n가 인에블되었는지 알수 있게 하는 외부 버퍼의 인에블신호를 생성한다.
17h 번지는 사용하지 않는다.
18h 번지에 커맨드를 입력하면, 디코더320은 커맨드 래치 인에블신호를 생성하여 출력한다. 앤드 게이트321는 디코더320에서 출력되는 상기 커맨드 래치 인에블신호를 입력받아 4비트 카운터360으로 출력한다. 카운터360은 중앙처리장치100로부터 인가받은 클럭과 앤드 게이트321로부터 입력되는 신호를 동기하고, 라이트 신호에 맞춰 라이트 인에블신호를 생성한다.
19h∼1Bh(어드레스 입력) 번지가 어드레싱되면, 디코더320에서 생성되며 동시에 앤드 게이트321를 거쳐 4비트 카운터360에서 중앙처리장치100의 클럭과 동기하고, 라이트신호에 맞춰 라이트 인에블신호를 생성한다. 이때, 19h에서 어드레스 래치 인에블신호가 라이징되고, 1Ah에서 라이징이 유지되다가, 1Bh에서 폴링된다. 라이트 인에블신호는 각 어드레스가 호출될 때마다 한번씩 총 세 번이 생성된다. 단, 이레이즈 동작은 19h와 1Bh만 어드레싱하고, 이때 라이트 인에블신호도 두 번만 생성된다.
1Ch∼1Eh(/RB0STS, /RB8STS, /RB16STS)는 어느 플래시 메모리111∼11n가 R/B 신호를 생성하는가를 알려주는 버퍼를 인에블시켜주는 신호를 생성한다.
1Fh(포트 어드레스)는 중앙처리장치100의 R/W신호에 맞춰 단순히 라이트 인에블신호(/WE) 또는 리드 인에블신호(/RE)만 생성한다. 그러므로, 유저는 이 어드레스를 통해 플래시 메모리111∼11n으로 데이터를 읽고 쓰면 된다.
R/B신호를 입력받아서 현재 최소한 한 개의 플래시 메모리111∼11n가 비지(busy)라는 걸 알려주는 LED를 동작시키는 신호(/LED, BUSY일 때 LED 'ON')와 플래시 메모리111∼11n가 비지에서 레디(ready)로 전환될 때 중앙처리장치100에 그 사실을 알려주는 인터럽트를 생성해주는 신호(/INT5)를 생성시켜 프로그램을 용이하게 한다.
상술한 바와 같이 본 발명은 플래시 메모리를 이용한 보조 기억 장치의 제어회로를 제공하며, 플래시 메모리의 상태를 체크할 수 있는 기능을 첨가시킬 수 있다. 또한, 본 발명은 MC68000 계열 CPU에서 원할하게 페이지 단위로 플래시 메모리를 구동할 수 있도록 한다.
도 1은 본 발명이 적용되는 플래시 메모리 제어 회로의 블록 구성도.
도 2는 본 발명의 실시예에 따른 메모리 맵의 구성도.
도 3은 본 발명의 구체적인 실시예에 따른 플래시 메모리 제어 회로도.

Claims (6)

  1. 플래시 메모리를 제어하는 회로에 있어서,
    칩 인에이블신호에 따라 선택적으로 제어 가능한 다수의 플래시 메모리들과,
    베이스 어드레스 레지스터값을 조정하여 상위 어드레스를 지정함으로써 칩 셀렉터신호를 생성하는 중앙처리장치와,
    상기 중앙처리장치로부터 상기 칩 셀렉터신호를 입력받아 하위 어드레스 값의 일부를 디코딩하여 상기 다수의 플래시 메모리를 선택적으로 제어하는 칩 인에이블신호를 출력하는 플래시 메모리 제어부로 구성되는 것을 특징으로 하는 플래시 메모리를 제어하는 회로.
  2. 제1항에 있어서, 상기 플래시 메모리 제어부는
    하위 어드레스 값의 일부를 래치시키는 커맨드 래치 인에블신호를 출력하는 디코더와,
    상기 디코더로부터의 커맨드 래치 인에블신호를 카운트로 출력하는 앤드 게이트와,
    상기 중앙처리장치로부터 인가받은 클럭신호와 상기 앤드 게이트로부터의 신호를 조합하여 일정한 클럭 횟수 동안 일정 간격의 펄스 폭만큼 라이트 인에블신호를 생성하는 카운터로 구성되는 것을 특징으로 하는 플래시 메모리를 제어하는 회로.
  3. 제1항에 있어서, 상기 플래시 메모리 제어부는
    특정 어드레스 값을 포트 어드레스로 지정하여 상기 어드레스가 지정되면, 상기 중앙처리장치의 리드/라이트신호에 따라 라이트 인에블신호 또는 리드 인에블신호를 생성함으로써 다수의 플래시 메모리 중 적어도 하나 이상이 데이터 버스에 데이터를 싣도록 제어하는 것을 특징으로 하는 플래시 메모리를 제어하는 회로.
  4. 제1항에 있어서,
    상기 플래시 메모리 제어부는 플래시 메모리의 동작을 감시하거나 인터럽트 신호를 만들어 주기 위해서 상기 다수의 플래시 메모리의 출력 값인 R/B신호를 이용하여 R/B_STATUS신호를 생성하는 것을 특징으로 하는 플래시 메모리를 제어하는 회로.
  5. 제4항에 있어서,
    상기 플래시 메모리 제어부는 상기 플래시 메모리의 출력 값인 R/B신호를 모아둔 데이터 버퍼의 인에블신호가 되도록 상기 R/B_STATUS신호를 생성하는 것을 특징으로 하는 플래시 메모리를 제어하는 회로.
  6. 제1항에 있어서,
    상기 플래시 메모리 제어부는 다수개의 플래시 메모리중에 동작하고 있는 플래시 메모리를 검색하기 위해 FE_STATUS신호를 생성하는 것을 특징으로 하는 플래시 메모리를 제어하는 회로.
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