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KR100492642B1 - 액티브매트릭스표시장치및그제조방법 - Google Patents

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KR100492642B1
KR100492642B1 KR1019970005065A KR19970005065A KR100492642B1 KR 100492642 B1 KR100492642 B1 KR 100492642B1 KR 1019970005065 A KR1019970005065 A KR 1019970005065A KR 19970005065 A KR19970005065 A KR 19970005065A KR 100492642 B1 KR100492642 B1 KR 100492642B1
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wiring
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미찌꼬 다케이
홍용 장
히데오미 스자와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명에 따라, 픽셀 전극을 구성하는 투명한 전기적 도전막을 이용하여 형성되는 전극을 포함하는 액티브형 액정 표시 장치는, 블랙 매트릭스로 하여금 공통 전위로서 설정되도록 할 수 있다. 또한, 본 발명은 상술한 형태와 동일한 형태의 액티브형 액정 표시 장치인데, 그러한 액정 표시 장치는 소스 라인과 동일한 층에 형성된 전극을 포함하여, 블랙 매트릭스로 하여금 공통 전위로서 설정되도록 할 수 있다.

Description

액티브 매트릭스 표시 장치 및 그 제조 방법{Liquid crystal display device}
본 발명은 액티브 매트릭스 액정 표시 장치에 관한 것이다. 또한, 본 발명은 액티브 매트릭스 액정 표시 장치의 제조 공정에 관한 것이다.
지금까지, 액티브 매트릭스 액정 표시 장치는 이미 공지되어 있다. 공지된 표시 장치는 박막 트랜지스터들이 매트릭스로 배열되어 있는 각각의 픽셀들에 배치된 구조를 갖기 때문에, 픽셀 전극들로부터 입력되거나 출력되는 전하들은 박막 트랜지스터에 의해 제어될 수 있다.
상술한 구성은 픽셀 전극들의 엣지부들을 덮는 방식으로 제공되는 즉 소위 "블랙 매트릭스(BM)"라 불리는 광 차폐막(light shielding film)의 이용을 필요로 한다. 일반적으로, 수 천 옹스트롱(Å)의 두께로 제공된 금속막은 BM으로서 이용된다.
블랙 매트릭스는 특히 전기적 기능을 하지 못하지만, 전체의 픽셀 매트릭스 영역 상에 제공된다. 그러나, 절연막들 사이에 삽입되고, 전체의 픽셀 매트릭스 영역에 있는 얇은 금속 박막의 존재로 인하여, 내부에 불필요한 전하를 누적되는 문제를 일으킨다. 이러한 문제는 장치의 완성 이후에 명확히 나타날 뿐만 아니라 장치의 제조 공정에서도 나타난다.
이미 공지되어 있는 것처럼, 박막 트랜지스터를 제조하는 일반적인 공정에서는 플라즈마를 이용하는 에칭 단계 또는 막 형성 단계가 사용된다. 만일, 상술한 제조 공정에서 전기적으로 플로팅이 도전 재료에 존재한다면, 전하들이 내부에 축적되어 절연막에 대한 정전 브레이크다운(electrostatic breakdown)을 일으킨다.
일반적으로 이용되는 절연막은 수 천 옹스트롱(Å)의 두께로 되어 있다. 또한, 절연막(실리콘 산화막 또는 실리콘 질화막) 내측에는 무시할 수 있는 밀도에서도 결함 및 핀홀들(pinholes)이 존재한다.
따라서, 상술한 BM에서 전하 축적의 현상의 결과로서 절연막에 국부적으로 정전 브레이크다운이 발생한다.
이는 제조 공정 중에 장치의 불량이 부분적으로 발생함을 의미한다. 즉, 박막 트랜지스터들은 부분적으로 오동작을 일으킬 수 있고, 회로들은 누설 전류(leak current)의 존재로 인해 동작의 실패가 생길 수 있다.
상술한 문제는 제조 공정의 진행 중에 특히 심각하게 될 수 있다. 또는, 장치의 완성 이후에, 그와 같은 문제가 장치의 신뢰도를 떨어뜨리는 요인이 된다.
상술한 환경들에 비추어서, 본 발명의 목적은 블랙 매트릭스의 전하 축적(charge up)의 문제를 해소하기 위한 것이다. 보다 특히, 본 발명의 목적은 블랙 매트릭스의 전하 축적으로 인한 제조 공정 동안 발생하는 고장의 발생을 억제하고, 그로 인해 제조 완성 이후에 장치의 신뢰도를 개선하기 위한 것이다.
본 발명의 한 관점에 따라, 도4의 특정 예에 도시된 것처럼, 액티브 매트릭스 액정 표시 장치는, 픽셀 전극(228)을 구성하는 투명 도전막(227)을 이용하여 형성되는 전극을 포함하는 것을 특징으로 하여, 블랙 매트릭스(302)로 하여금 공통 전위로서 설정되도록 할 수 있다.
본 발명의 다른 관점에 따라, 도4의 특정 예에 도시된 것처럼, 액티브 매트릭스 액정 표시 장치는, 소스 라인(215)(도2a 내지 도2e 참조)과 동일한 층에 형성되는 전극(217)을 포함하는 것을 특징으로 하여, 블랙 매트릭스(302)로 하여금 공통 전위로서 설정되도록 할 수 있다.
본 발명의 구성은 아래에 언급한 실시예를 참조하여 보다 상세히 설명하는데, 본 발명은 이에 제한을 두는 것은 아니다.
(제 1 실시예)
도1은 본 발명에 따른 액티브 매트릭스 액정 표시 장치의 상면도를 개략적으로 도시한 도면이다. 도1을 참조하면, 액정 표시 장치는 수 백 개의 픽셀 전극들에 의해 수 백 개의 매트릭스로 배열된 픽셀 전극들로 구성된 액티브 매트릭스 영역(101)과, 이 액티브 매트릭스 영역(101)에 배열된 박막 트랜지스터들을 구동하기 위해 제공된 주변 구동 회로(103 및 111)를 포함한다.
매트릭스로 배열된 픽셀 전극들은 액티브 매트릭스 영역(101)에 제공되고, 박막 트랜지스터는 각각의 픽셀 전극들에 제공된다.
액티브 매트릭스의 구성의 확대된 외형은 확대된 부분(107)에 의해 도시되어 있다. 확대된 부분(107)에 도시된 것처럼, 109로 표시된 소스 라인들(데이타 라인들)과 108로 표시된 게이트 라인들은 격자로 배열되어 있다. 박막 트랜지스터(110)는 소스 라인들 및 게이트 라인들에 의해 둘러싸인 영역에 위치되고, 그 소스는 소스 라인들에 접속되어 있다. 박막 트랜지스터의 드레인은 도면에 도시되지 않은 픽셀 전극에 접속되어 있다. 픽셀 전극은 게이트 라인들과 소스 라인들에 의해 둘러싸인 영역에 제공되어 있다.
도1을 참조하면, 참조 부호인 102는 블랙 매트릭스의 개구부를 나타낸다. 개구부를 제외한 영역은 광으로부터 차단된다. 픽셀 전극은 개구부(102)에 제공된다.
블랙 매트릭스 자체의 전위를 미리 결정된 값으로 유지하기 위하여, 블랙 매트릭스는 공통 전극들(105, 106 및 100)까지 연장된다. 공통 전극들은 반대 기판에 부착될 때 대향 기판(facing substrate)에 제공된 대항 공통 전극들(facing common electrodes)에 전기적 도전 패드를 통해 접속된다.
또한, 배선이 공통 전극으로부터 참조 부호인 104로 표시된 단자부까지 연장된다.
상술한 구성을 이용하여, 블랙 매트릭스는 미리 결정된 값으로 유지된다. 따라서, 장치는 예를 들어, 정전기(static electricity) 등의 영향으로 인한 부분적인 파괴(partial destruction)에 대해 보호될 수 있다.
도1에 도시된 것과 같은 구성을 갖는 액티브 매트릭스 액정 표시 장치를 위한 제조 공정을 아래에 설명한다. 이 공정은 픽셀 전극에 박막 트랜지스터가 제공되는 액티브 매트릭스 영역(101)의 형성과, 주변 구동기 회로 영역(103 또는 111)에 제공된 p-형 박막 트랜지스터 및 n-형 박막 트랜지스터의 형성과, 공통 전극 부분들(105 내지 107)의 형성 특히, 라인 C-C'에 따른 횡단면으로 도시된 제조 단계와, 단자부(104)의 형성, 특히 라인 B-B'에 따른 횡단면으로 도시된 제조 단계를 포함한다.
도2a 내지 도2e는 각각의 부분들의 제조 단계를 도시한 도면이다. 3,000Å 두께의 언더라잉 막(underlying film)(도시하지 않음)이 유리 기판(201)에 실리콘 산화막 또는 실리콘 질산화막(silicon oxynitride film)으로 형성되어 있다. 언더라잉 막은 불순물들이 유리 기판으로부터 확산되는 것을 방지하는 기능을 한다.
다음에, 500Å 두께의 비정질 실리콘막(도시하지 않음)이 플라즈마 CVD에 의해 형성되고, 열처리가 실행되거나, 레이저 광이 조사되어, 결정화에 의해 결정 실리콘막을 얻는다.
따라서, 얻어진 결정 실리콘막을 패터닝하여, 섬 형태(island)와 같은 영역들(202, 203 및 204)이 형성되어, 박막 트랜지스터의 활성층을 형성한다. 따라서, 도2a에 도시된 것과 같은 상태가 얻어진다. 박막 트랜지스터들이 주변 회로들 및 픽셀 영역에 형성되기 때문에, 상기 상태에서는 단자부 및 공통 영역에 어떠한 것도 형성되지 않는다.
그후, 게이트 절연막으로서 기능을 하는 1,000Å 두께의 실리콘 산화막(205)이 플라즈마 CVD에 의해 형성된다.
게이트 전극을 구성하는 4,000Å 두께의 알루미늄막(도시하지 않음)이 스퍼터링에 의해 형성된다. 스칸듐(scandium)(Sc)이 0.2 중량%의 농도로 알루미늄막에 부가되어, 힐록들(hillocks)의 발생을 방지한다. 힐록들은 가열 단계 동안 알루미늄의 이상 성장(abnormal growth)으로 인하여 막들 및 패턴들의 표면상에 발생하는 요철(irregularities) 및 돌기부(protrusions)를 나타낸다.
그후, 상술한 알루미늄막은 패터닝되어, 게이트 전극들(206, 208 및 210)을 형성한다. 게이트 전극들로부터 연장된 게이트 배선들은 게이트 전극들의 형성과 동시에 형성된다. 그로 인해 얻어진 게이트 전극들 및 게이트 배선은 편의상 "제 1층의 배선들(the wirings of first layer)"이라 칭한다.
다음에, 게이트 전극을 양극으로 이용하여 전해 용액 내에서 양극 산화를 실행하여, 1,000Å 두께의 치밀한 양극 산화막들(dense anodic oxide films)(207, 209 및 211)이 형성된다.
양극 산화막은 게이트 전극 및 이 게이트 전극으로부터 연장된 게이트 배선들의 표면상에 힐록들의 발생을 방지하는 기능을 한다. 양극 산화막의 막 두께를 증가시켜 이후의 불순물 이온들을 주입하는 단계에서 오프셋 게이트 영역이 형성될 수 있다.
여기서, 불순물 이온들을 주입하여, 소스/드레인 영역들뿐만 아니라 채널 형성 영역도 활성 층들에 형성된다.
본 실시예에 있어서, 활성 층들(202 및 204)에 P(인) 이온들이 주입된다. 또한, 활성 층(203)에 B(붕소) 이온들이 주입된다. 그후, 레지스트 마스크를 이용하여 선택적인 불순물 이온들의 선택적인 주입이 실행된다. 따라서, 본 단계에서는 소스 영역들(21, 26 및 27)과 드레인 영역들(23, 24 및 29)이 자체-정렬 방식(self-aligning method)으로 형성된다. 또한, 채널 형성 영역들(22, 25 및 28)이 자체 정렬 방식으로 형성된다.
불순물 이온들을 주입한 이후에 이온-주입된 영역들을 활성화하기 위해 레이저 광이 조사된다. 본 단계는 적외선 또는 자외선을 조사하여 실행될 수 있다.
따라서, 얻어진 상태가 도b에 도시되어 있다. 다음은, 제 1 층간 절연막(212)이 1,000Å 두께로 형성된다. 실리콘 질화막은 층간 절연막(212)을 위해 이용되고, 플라즈마 CVD에 의해 형성된다(도2c).
부수적으로, 실리콘 산화막 또는 실리콘 질산화막이 제 1 층간 절연막(212)을 위해 이용될 수 있다.
그후에, 접촉홀들(30 내지 35)이 형성된다(도2d).
도2d에 도시된 상태가 얻어진 이후에, 활성층들의 각각에 접촉하는 전극들이 도2e에 도시된 것처럼 형성된다. 본 단계에 있어서, 주변 회로들에 제공된 박막 트랜지스터를 위한 소스 전극들(36 및 214)과 드레인 전극들(212 및 213)이 형성되고, 픽셀 영역에 제공된 박막 트랜지스터를 위한 소스 전극(215)과 드레인 전극(216)이 형성된다.
동시에, 필요한 배선들이 전극들의 각각으로부터 연장되어 형성된다. 예를 들어, 픽셀 영역의 박막 트랜지스터를 위한 소스 전극(215)의 형성과 동시에, 그로부터 연장된 소스 배선이 형성된다. 주변 회로들에 있어서, 필요한 배선 패턴이 형성된다. 주변 회로에서 드레인 전극들(212 및 213)을 접속하여 CMOS 구조를 얻는다.
또한, 단자부와 공통 영역에서도 전극이 동시에 형성된다. 이 경우에 있어서, 단자부의 전극들을 구성하는 패턴들(219 및 218)과, 공통 영역을 위한 공통 전극을 구성하는 패턴(217)이 형성된다. 공통 전극은 단자부로 연장되어, 적당한 전위에 접속된다(도2e).
도2e에 도시된 전극들 및 패턴들은 500Å 내지 1,000Å 두께의 티타늄막, 2,000Å 두께의 알루미늄막 및, 1,000Å 두께의 타타늄막을 포함하는 3개의 층 구조로 형성된다.
편의상, 본 단계에서 형성된 전극들 및 패턴들은 "제 2 층의 배선들"이라 칭한다.
티타늄막은 최하위층으로서 제공되는데, 그 이유는 알루미늄이 활성층을 구성하는 반도체와 양호한 전기 접촉을 설정할 수 없기 때문이다. 이는 알루미늄과 반도체 사이에 양호한 오믹 접촉을 실행하기 어렵다는 사실에 기인한다.
알루미늄막이 중간층으로서 제공되어, 낮은 전기 저항을 가능한 최대로 이용한다.
티타늄막이 최상위 층으로서 제공되어, 이후에 형성될 픽셀 전극(ITO 전극)과 픽셀 영역에 제공된 박막 트랜지스터의 드레인 전극(216) 사이의 양호한 접촉을 설정한다.
즉, 비록 ITO 전극과 알루미늄이 직접 접촉하여 바람직한 오믹 접촉이 이용될 수 없다할지라도, 티타늄막을 ITO 전극과 조합하거나, 티타늄막을 알루미늄막과 조합하여 양호한 오믹 접촉을 얻을 수 있다.
유사하게, 이후의 단계들에서의 공통 영역에 있어서, ITO 전극을 통해 제 2 층내의 공통 전극(217)과 BM을 접속시킬 필요가 있다. ITO 전극과 양호한 접촉을 얻기 위해, 본 경우에 있어서, 제 2 층의 배선들의 최상위 층을 위해 티타늄막이 제공될 필요가 있다.
또한, 이후 단계들에 있어서, 단자 영역에서 제 2 층의 배선들로 구성된 단자 전극들(218 및 219)은 ITO 전극과 접촉되어야 한다. 따라서, 단자 전극과 ITO 전극 사이에 양호한 전기 접촉을 설정하기 위하여, 티타늄막이 제 2 층의 배선들의 최상위 층으로서 제공된다.
따라서, 도2e에 도시된 상태를 얻는다. 그후에, 도3a에 도시된 것처럼, 실리콘 산화막이 2,000Å 두께로 형성되어, 제 2 층간 절연막(301)을 제공한다.
도3a에 도시된 상태가 얻어지면, 티타늄층이 3,000Å 두께로 형성되어, BM(블랙 매트릭스) 층들(302 및 303)을 구성한다. BM 재료로서는, 크롬 막(chromium film) 또는, 티타늄 및 크롬막이 적층된 막(layered film), 또는 본 명세서에 부호로 표시되지 않은 다른 적당한 금속막이 이용될 수 있다.
도3b를 참조하면, 영역(302)은 BM으로서 기능을 한다. 영역(303)은 BM(302)으로부터 공통 영역까지 연장된 영역이다.
도3c를 참조하면, 이후에는 제 1 층간 절연 막(221)이 형성된다. 특히, 본 경우에 있어서, 2,000Å 두께의 실리콘 산화막이 플라즈마 CVD에 의해 형성된다.
다음에, 도3c에 도시된 것처럼, 개구들(222, 223, 224 및 225)이 형성된다. 개구(222)는 단자부를 위한 전극을 형성하도록 제공된다. 개구들(223 및 224)은 BM 층들(302 및 303)과 제 2 층의 배선들을 전기적 접속하도록 제공된다.
또한, 개구(225)는, 픽셀 전극으로서 나중에 제공되는 ITO 전극이 픽셀 영역에 제공된 박막 트랜지스터의 드레인 전극(216)과 접촉될 수 있도록 제공된다.
다음에, 도4에 도시된 것처럼, 전극들(226, 227 및 228)은 동시에 형성된다. 본 예에 있어서, 부분(228)은 픽셀 전극(228)으로서 기능을 한다. 또한, 부분(227)은 BM으로부터 연장된 전극 패턴(220)과 제 2 층의 배선(217)을 접속하는 전극 패턴이 되고, 부분(226)은 단자부의 전극이 된다.
반대 기판과 접촉될 전극이 실버 페이스트(silver paste)를 이용하여 공통 영역의 전극 패턴(227)에 형성되는 것을 주목한다.
그로 인해 얻어진 구성을 이용하여, BM 층들(302 및 303)은 다른 영역들로부터 전기적으로 서로 다르게 되는 것을 방지할 수 있다.
도4를 참조하면, 예를 들어, 최종 보호막(도시하지 않음)이 형성되고, 액정의 루빙(rubbing)에 이용하기 위해 루빙 막(rubbing film)을 형성한 이후에, 루빙 단계가 실행된다. 그러한 경우에 있어서, 정전기의 빈번한 발생으로 인하여 박막 트랜지스터의 파괴 또는 절연막의 정적 브레이크다운을 일으킨다.
그러나, 본 실시예에 따른 구성에 있어서, 블랙 매트릭스는 미리 결정된 전위로 유지될 수 있고, 전하들의 축적을 방지할 수 있다. 따라서, 상술한 결함들의 발생을 피할 수 있다.
(제 2 실시예)
본 실시예는, 공정 단계들의 일부가 변경된 것을 제외하고, 제 1 실시예와 유사한 구성을 참조한다. 본 발명의 구성의 공정 단계들은 도3a에 설명된 단계까지 제 1 실시예의 단계들과 동일하다.
따라서, 도3a에 도시된 상태는 제 1 실시예에 도시된 공정 단계에 따라 얻어진다. 도3a에 도시된 상태가 얻어지면, 개구부들(501, 502 및 503)이 도5a에 도시된 것과 같이 형성된다. 즉, 개구들(501 내지 503)은 제 2 층간 절연막(301)에 형성된다.
다음에, BM을 구성하는 티타늄막(504 내지 507)이 형성 및 패터닝되어, 도5b에 도시된 것과 같은 상태를 얻는다. 이 경우에 있어서, 패턴(507)은 초기의 BM으로서 기능을 한다.
또한, 패턴(506)은 BM으로부터 연장된 패턴과 제 2 층 표면의 공통 전극(217)을 접촉시킨다.
또한, 전극들(504 및 505)은 단자부를 구성하는 제 1 층의 전극들(218 및 219)과 접촉한다.
본 실시예의 구성은 단자부에서 전극들(504 및 505)이 BM을 구성하는 재료로 형성되는 제 1 실시예와 서로 다르다. 또한, BM으로부터 연장된 전극(506)이 제 2 층의 공통 전극(217)과 직접 접촉되는 것이 제 1 실시예와 서로 다르다.
도5b에 도시된 상태가 얻어지면, 제 3 층의 층간 절연막(508)이 형성된다. 본 경우에 있어서, 제 1 실시예와 유사하게, 제 3 층을 위한 절연막(508)을 형성하기 위해 실리콘 산화막이 이용된다(도5c).
그후에는 접촉홀들이 형성된다. 다음에, ITO막이 스퍼터링에 의해 1,500Å 두께로 형성된다. 그로 인해 형성된 ITO막을 패터닝에 의해, 픽셀 전극(512)이 형성된다.
공통 영역에 대한 전극(511)은 동시에 형성된다. 이 전극(511)은 반대 기판에 제공된 공통 전극과 나중에 접촉될 전극으로서 기능을 한다. 후에, 전극들(504 및 505)은 단자부에 전극 단자들을 제공한다.
본 실시예의 구성에 있어서, BM(507)로부터 연장된 전극(506)은 제 2 층에 제공된 공통을 위한 전극(217)과 직접 접촉될 수 있다. 따라서, 보다 확실한 접촉이 형성될 수 있다.
공통으로서 이용하기 위해 전극과 BM의 접속은 공통 전위를 유지하기 위해 설정된다. 따라서, 접촉 저항은 가능한 매우 낮게 되어야 한다. 본 실시예의 구성은 그와 같은 목적을 달성하는데 효과적이다.
(제 3 실시예)
본 실시예는, 제 1 실시예의 구성에 이용된 티타늄막/알루미늄막/티타늄막의 3개 적층된 막 대신에, 티타늄막/알루미늄막의 2개 적층된 막이 제 2 층의 배선들을 위해 이용되는 것을 제외하고, 제 1 실시예와 유사한 구성을 참조한다.
제 1 실시예에 설명된 것처럼, 3개 적층된 구조는 제 2 층의 배선들에 대해서 활성층과의 접촉뿐만 아니라 ITO와의 접촉 또는 배선 자체의 저항을 낮추기 위해 이용된다.
그러나, 상술한 다층 구조는 박막을 형성하는 동안 많은 단계들을 필요로 한다. 따라서, 제조 비용을 감소시킨다는 관점에서, 보다 적은 층들로 이용 가능한 막을 사용하는 것이 바람직하다. 이러한 관점에서, 본 실시예의 구성은 제 2 층의 배선들을 위해 2개 적층된 티타늄막/알루미늄막을 이용한다.
따라서, 본 실시예의 구성은 제 1 실시예의 구성에 사용된 공정 단계들과 부분적으로 서로 다른 공정 단계들을 포함한다. 부분적인 예외를 제외하고는, 본 실시예의 구성을 위한 도3a에 도시된 상태까지의 제조 공정 단계들은 제 1 실시예에 기재된 공정 단계들과 동일하게 되어 있다.
도3a에 도시된 것과 같은 상태는, 도2d에 설명된 공정 단계에서 개구(35)를 형성하지 않는 것을 제외하고, 제 1 실시예에 도시된 공정 단계들에 따라 얻어진다.
또한, 도2e에 도시된 단계에 있어서, 제 2 층을 위해 제공된 배선들(217 내지 219 또는, 36)과 배선들(212 내지 215)은 1,000Å 두께의 티타늄막 및 3,000Å 두께의 알루미늄막의 2개 적층된 막을 이용하여 형성된다. 실제에 있어서, 전극(216)은 형성되지 않는다.
도3a에 도시된 상태가 얻어지면, 개구부(501, 502, 503 및 601)는 도6a에 도시된 것과 같이 형성된다. 즉, 개구들(501 내지 503, 및 601)은 제 2 층간 절연막(301)에 형성된다.
도6a는 이전의 도5a에 대응한다. 도6a에 도시된 구조는 도5a에 도시된 구조와 서로 다른데, 도6a에서는 개구(601)를 포함하는 반면에, 도5a에서는 대응하는 부분에 형성되는 전극(216)을 포함한다.
여기서, BM층들(504 내지 507)을 구성하는 티타늄막들은 형성 및 패터닝되어, 도6b에 도시된 상태를 얻는다. 이 경우에 있어서, 패턴(507)은 초기 BM으로서 기능을 한다.
또한, 패턴(506)은 BM으로부터 연장된 패턴과 제 2 층의 공통을 위한 전극(217)을 접촉시키기 위한 전극으로서 기능을 한다.
또한, 전극들(504 및 505)은 단자부를 구성하는 제 1 층의 전극들(218 및 219)과 접촉한다.
본 단계에 있어서, 드레인 영역(29)에 의해 개구부(601)와 접촉하는 전극(602)은 BM(507)을 형성하기 위해 이용된 재료와 동일한 재료를 이용하여 형성된다.
본 실시예의 구성은 단자부에서 전극들(504 및 505)이 BM을 구성하는 재료로 형성되는 제 1 실시예와 서로 다르다. 또한, BM(507)이 전극(506)에 의해 제 2 층의 공통 전극(217)과 직접 접촉되는 제 1 실시예와 서로 다르다. 또한, 픽셀부의 박막 트랜지스터의 드레인 영역과 접촉하는 전극(602)이 BM을 위해 이용된 매트릭스를 이용하여 형성되는 제 1 및 제 2 실시예들과 서로 다르다.
도6b에 도시된 것과 같은 상태를 얻음으로써, 티타늄 및 알루미늄을 이용하여 2개 적층된 막을 이용하여 제 2 층에서 배선들(217 내지 218, 36 및, 212 내지 215)이 성공적으로 얻을 수 있음이 명백히 알 수 있다.
보다 특히, 티타늄뿐만 아니라 BM 재료가 제 2 층의 배선들의 상부면과 접촉됨을 알 수 있다. 따라서, 오믹 접촉은 제 2 층의 배선들의 상부면에 알루미늄을 포함하는 배선을 이용하여 어떠한 문제없이 설정될 수 있다.
따라서, 본 실시예에 있어서, 티타늄 하부층 및 알루미늄 상부층을 포함하는 2개 적층된 구조는 제 2 층의 배선들을 위해 이용될 수 있다.
도6b에 도시된 상태가 얻어질 때, 제 3 층을 위한 층간 절연막(508)이 형성된다. 이 경우에 있어서, 제 1 실시예와 유사하게, 실리콘 산화막은 제 3 층을 위한 절연막(508)을 형성하기 위해 이용된다(도6c).
이후에는 접촉홀들이 형성된다. 이때, ITO막이 스퍼터링에 의해 1,500Å 두께로 형성된다. 따라서, 그로 인해 형성된 ITO막을 패터닝하여, 픽셀 전극(512)이 형성된다.
공통 영역을 위한 전극(511)은 동시에 형성된다. 전극(511)은 반대 기판에 제공된 공통 전극과 나중에 접촉될 전극으로서 기능을 한다. 전극들(509 및 510)은 단자부에 전극 단자들을 제공한다.
본 실시예의 구성이 이용되는 경우에 있어서, BM(507)로부터 연장된 전극(506)은 제 2 층에 제공된 공통을 위한 전극(217)과 직접 접촉될 수 있다. 따라서, 보다 확실한 접촉이 형성될 수 있다.
공통으로서 이용하기 위한 전극 및 BM의 접속은 공통 전위를 유지하도록 설정될 수 있다. 따라서, 접촉 저항은 가능한 낮게 되어야 한다. 본 실시예의 구성은 그러한 목적을 달성하는데 효과적이다.
또한, 제 2 층의 배선들은 티타늄막 및 알루미늄막으로 구성된 2개 적층된 구조를 이용하여 형성될 수 있다. 이는 장치의 제조 공정 단계들을 감소시키는데 효과적이다.
(제 4 실시예)
본 실시예는 제 1 내지 제 3 실시예들에서 설명된 공정들에 이용 가능한 BM을 구성하는 막을 형성하는 구성을 참조하기 때문에, 절연막은 막 형성 공정동안 BM에 의해 생성되는 고전위로 인한 정전 브레이크다운이 일어나지 않는다.
상술한 제 1 내지 제 3 실시예에서 설명한 것처럼, BM이 최종적으로 형성되기 때문에, 미리 결정된 전위를 산출할 수 있다. 그러나, BM의 막 형성 공정(일반적으로 스퍼터링을 이용)에 있어서, BM은 BM이 다른 영역들에 비해 고전위를 얻는 방식으로 때로 전하가 축적된다.
본 실시예는 상술한 문제를 극복하기 위해 제공된다. 도7a 내지 도7c는 본 발명에 따라 개략적으로 도시된 구성을 도시한다. 도7b를 참조하면, 제 2 층을 위한 배선(703) 및 제 1 층간 절연막(702)이 우선 기판(701)에 형성된다. 이 경우에 있어서, 제 2 층의 배선의 일부는 기판(701)의 코너부(corner portion)로 연장된다.
여기서, 플라즈마 CVD에 의해 제 2 층을 위한 층간 절연막을 형성하는 경우에, 제 2 층의 배선들의 연장된 부분(702)이 존재하는 부분은, 전극(700)에 배치되는 방식으로, 기판(701)을 고정하기 위한 클립(claw)(705)에 의해 지지된다.
상술한 상태가 되면, 제 2 층을 위한 층간 절연막(704)이 형성된다. 따라서, 클립(705)이 존재하는 부분에는 막이 형성되지 않는 상태가 얻어진다.
다음에, BM 재료는 스퍼터링 등에 의해 형성된다. 따라서, 제 2층의 연장된 배선(703)과 BM 막(706) 사이에 접촉이 설정된다. 이러한 방법으로, BM 재료는 막 형성 공정 동안 또는 공통 전극을 형성하기 이전에 특정 전위로 되는 것을 방지한다.
절연막(702)은 제 2 층의 배선들이 형성된 기판을 구성하는 절연막임을 주목한다.
상술한 것처럼, 본 발명에 따른 구성에 의해 블랙 매트릭스의 전하 축적의 문제가 해소될 수 있다. 다시 말해, 블랙 매트릭스의 전하 축적으로 인해 제조 공정 동안 야기되는 고장들의 발생을 방지할 수 있다. 또한, 개선된 신뢰도를 갖는 완성된 장치들을 얻을 수 있다.
본 발명이 특정 실시예를 참조하여 상세하게 기술되어 있지만, 본 기술 분야에 숙련된 사람들은 본 발명의 정신 및 사상으로부터 벗어남이 없이 여러 변경안 및 수정안이 있을 수 있음을 알 수 있다.
본 발명에 따라, 블랙 매트릭스의 전하 축적의 문제, 즉 블랙 매트릭스의 전하 축적으로 인해 제조 공정 동안 야기되는 고장들의 발생을 방지할 수 있다. 또한, 개선된 신뢰도를 갖는 완성된 장치들을 얻을 수 있다.
도1은 액티브 매트릭스 액정 표시 장치의 외형을 도시한 도면.
도2a 내지 도2e는 액티브 매트릭스 액정 장치를 제조하기 위한 공정 단계들을 도시한 도면.
도3a 내지 도3c는 액티브 매트릭스 액정 장치를 제조하기 하기 위한 공정 단계들을 도시한 도면.
도4는 액티브 매트릭스 액정 장치를 제조하기 위한 공정 단계를 도시한 도면.
도5a 내지 도5c는 또 다른 액티브 매트릭스 액정 장치를 제조하기 위한 공정 단계들을 도시한 도면.
도6a 내지 도6c는 또 다른 액티브 매트릭스 액정 장치를 제조하기 위한 공정 단계들을 도시한 도면.
도7a 내지 도7c는 막에 형성된 BM 재료의 상태를 도시한 도면.
※ 도면의 주요 부분에 대한 부호의 간단한 설명 ※
101 : 액티브 매트릭스 영역 103, 111 : 주변 구동 회로
109 : 소스 라인(데이타 라인) 108 : 게이트 라인
110 : 박막 트랜지스터 105, 106 및 100 : 공통 전극

Claims (23)

  1. 적어도 픽셀 전극 및 블랙 매트릭스와, 상기 블랙 매트릭스에 접속되어 외부 소스로부터 공통 전위를 제공하기 위한 투명 도전막 전극을 포함하는 액티브 매트릭스 표시 장치로서,
    상기 투명 도전막 전극은 상기 픽셀 전극과 동일한 층인 투명 도전층을 포함하는, 액티브 매트릭스 표시 장치.
  2. 적어도 블랙 매트릭스, 소스 라인 및, 상기 블랙 매트릭스에 접속되어 공통 전위를 제공하기 위한 공통 전극을 포함하는 액티브 매트릭스 표시 장치로서,
    상기 블랙 매트릭스에 접속된 상기 공통 전극은 상기 소스 라인과 동일한 층으로부터 형성된, 액티브 매트릭스 표시 장치.
  3. 액티브 매트릭스 표시 장치에 있어서,
    기판과,
    상기 기판 상에 형성된 다수의 게이트 라인들과,
    교점에서 다수의 픽셀들을 정의하도록 상기 다수의 게이트 라인들과 직교 관계로 상기 기판 상에 형성된 다수의 데이터 라인들과,
    상기 다수의 픽셀들에 제공된 투명 도전 매트릭스를 포함하는 다수의 픽셀 전극들과,
    상기 픽셀 전극들에 각각 접속된 다수의 박막 트랜지스터들로서, 상기 박막 트랜지스터들의 각각은 적어도 게이트 전극, 소스, 드레인 및, 채널 영역들을 가지며, 상기 게이트 전극은 상기 게이트 라인들 중 하나에 접속되고, 상기 소스 영역은 데이터 라인들 중 하나에 접속된, 상기 다수의 박막 트랜지스터들과,
    금속 재료를 포함하고, 상기 픽셀 전극들의 주변을 정의하도록 상기 기판 상에 형성된 블랙 매트릭스를 포함하고,
    상기 블랙 매트릭스에는 상기 데이터 라인들과 동일한 층으로부터 형성된 공통 전극에 의해 전기적으로 고정된 전위가 제공되는, 액티브 매트릭스 표시 장치.
  4. 제 3 항에 있어서,
    상기 블랙 매트릭스에는 상기 투명 도전 재료와 동일한 재료를 포함하는 커플링 전극에 의해 상기 전기적으로 고정된 전위가 제공되는, 액티브 매트릭스 표시 장치.
  5. 제 3 항에 있어서,
    상기 트랜지스터들의 드레인 영역은 상기 블랙 매트릭스의 재료와 동일한 재료인 도전 재료를 통해 관련된 픽셀 전극들에 전기적으로 접속된, 액티브 매트릭스 표시 장치.
  6. 액티브 매트릭스 표시 장치에 있어서,
    기판과,
    상기 기판 상에 형성된 다수의 게이트 라인들과,
    교점에서 다수의 픽셀들을 정의하도록 상기 다수의 게이트 라인들과 직교 관계로 상기 기판 상에 형성된 다수의 데이터 라인들과,
    상기 다수의 픽셀들에 제공된 투명 도전 매트릭스를 포함하는 다수의 픽셀 전극들과,
    상기 픽셀 전극들에 각각 접속된 다수의 박막 트랜지스터들로서, 상기 박막 트랜지스터들의 각각은 적어도 게이트 전극, 소스, 드레인 및, 채널 영역들을 가지며, 상기 게이트 전극은 상기 게이트 라인들 중 하나에 접속되고, 상기 소스 영역은 데이터 라인들 중 하나에 접속된, 상기 다수의 박막 트랜지스터들과,
    금속 재료를 포함하고, 상기 픽셀 전극들의 주변을 정의하도록 상기 기판 상에 형성된 블랙 매트릭스와,
    상기 블랙 매트릭스에 결합된 상기 투명 도전 재료와 동일한 재료를 포함하고, 상기 블랙 매트릭스에 전기적으로 고정된 전위를 제공하는 전극을 포함하는 액티브 매트릭스 표시 장치.
  7. 액티브 매트릭스 표시 장치에 있어서,
    기판과,
    상기 기판 상에 형성된 적어도 하나의 박막 트랜지스터를 포함하는 스위칭 소자와,
    상기 스위칭 소자 상에 형성된 제 1 층간 절연막(first interlayer insulating film)과,
    상기 제 1 층간 절연막에 형성된 소스 전극으로서, 상기 스위칭 소자에 전기적으로 접속된 상기 소스 전극과,
    상기 소스 전극 상에 형성된 제 2 층간 절연막과,
    상기 제 2 층간 절연막 상에 형성된 광 차폐층(light shielding layer)과,
    상기 광 차폐층 상에 형성된 제 3 층간 절연막과,
    상기 제 3 층간 절연막 상에 형성된 도전 산화물을 포함하는 픽셀 전극으로서, 상기 스위칭 소자에 전기적으로 접속된 상기 픽셀 전극과,
    상기 제 3 층간 절연막 상에 형성된 상기 도전 산화물을 포함하는 커플링 전극으로서, 상기 광 차폐층에 전기적으로 접속된 상기 커플링 전극을 포함하는 액티브 매트릭스 표시 장치.
  8. 액티브 매트릭스 표시 장치에 있어서,
    기판과,
    상기 기판 상에 형성된 적어도 하나의 박막 트랜지스터를 포함하는 스위칭 소자와,
    상기 스위칭 소자 상에 형성된 제 1 층간 절연막과,
    상기 제 1 층간 절연막에 형성된 소스 전극으로서, 상기 스위칭 소자에 전기적으로 접속된 상기 소스 전극과,
    상기 제 1 층간 절연막에 형성되고, 상기 소스 전극과 동일한 재료를 포함하는 공통 전극과,
    상기 소스 전극 상에 형성된 제 2 층간 절연막과,
    상기 제 2 층간 절연막 상에 형성된 광 차폐층과,
    상기 광 차폐층 상에 형성된 제 3 층간 절연막과,
    상기 제 3 층간 절연막 상에 형성된 도전 산화물을 포함하는 픽셀 전극으로서, 상기 스위칭 소자에 전기적으로 접속된 상기 픽셀 전극과,
    상기 픽셀 전극과 동일한 재료를 포함하고, 상기 제 3 층간 절연막 상에 형성된 커플링 전극으로서, 상기 광 차폐층은 상기 커플링 전극을 통해 상기 공통 전극에 전기적으로 접속된, 상기 커플링 전극과,
    상기 제 1 층간 절연막에 형성되고 상기 소스 전극과 동일한 재료를 포함하는 제 1 도전층과, 상기 제 1 도전층에 형성된 제 2 도전층을 포함하는 단자부로서, 상기 제 2 도전층은 상기 픽셀 전극과 동일한 재료를 포함하는, 상기 단자부를 포함하는 액티브 매트릭스 표시 장치.
  9. 액티브 매트릭스 표시 장치에 있어서,
    픽셀부와 구동 회로부를 갖는 기판과,
    상기 픽셀부 상에 형성된 제 1 박막 트랜지스터를 포함하는 스위칭 소자와,
    상기 박막 트랜지스터를 구동하기 위한 상기 구동 회로부 상에 형성된 제 2 박막 트랜지스터를 포함하는 구동 회로와,
    상기 기판 상에 형성되고, 상기 스위칭 소자 및 상기 제 2 박막 트랜지스터를 덮는 제 1 층간 절연막과,
    상기 제 1 층간 절연막에 형성된 제 1 전극들로서, 상기 제 1 전극들 중 적어도 하나는 상기 스위칭 소자에 접속되고, 상기 제 1 전극들 중 적어도 다른 하나는 상기 제 2 박막 트랜지스터에 접속된, 상기 제 1 전극들과,
    상기 제 1 층간 절연막에 형성되고, 상기 제 1 전극들과 동일한 재료를 포함하는 공통 전극과,
    상기 제 1 층간 절연막 및 상기 제 1 전극들 상에 형성된 제 2 층간 절연막과,
    상기 기판의 픽셀부내의 상기 제 2 층간 절연막 상에 형성된 광 차폐층과,
    상기 제 2 층간 절연막 및 상기 광 차폐층 상에 형성된 제 3 층간 절연막과,
    상기 기판의 픽셀부내의 상기 제 3 층간 절연막에 형성된 픽셀 전극과,
    상기 제 3 층간 절연막에 형성된 커플링 전극으로서, 상기 공통 전극은 상기 커플링 전극을 통해 상기 광 차폐층에 전기적으로 접속된, 상기 커플링 전극을 포함하고,
    상기 커플링 전극은 상기 픽셀 전극과 동일한 재료를 포함하는, 액티브 매트릭스 표시 장치.
  10. 액티브 매트릭스 표시 장치에 있어서,
    기판과,
    상기 기판 상에 형성된 적어도 하나의 박막 트랜지스터로서, 채널 영역을 갖는 반도체층, 상기 반도체층에 인접한 게이트 절연막 및, 상기 게이트 절연막에 인접한 게이트 전극을 포함하는 상기 적어도 하나의 박막 트랜지스터와,
    상기 박막 트랜지스터에 동작 가능하게 접속된 소스 라인을 포함하는 제 1 도전층과,
    상기 기판 상에 형성된 제 2 도전층과,
    상기 박막 트랜지스터와 상기 제 1 및 제 2 도전층 상에 형성된 층간 절연막과,
    상기 층간 절연막에 형성되고, 상기 층간 절연막의 접촉홀을 통해 상기 박막 트랜지스터에 전기적으로 접속된 투명 픽셀 전극과,
    상기 층간 절연막에 형성되고, 상기 제 2 도전층에 전기적으로 접속된 커플링 전극을 포함하고,
    상기 커플링 전극은 상기 픽셀 전극과 동일한 재료를 포함하는, 액티브 매트릭스 표시 장치.
  11. 제 10 항에 있어서,
    상기 제 2 도전층은 상기 제 1 도전층과 동일한 재료를 포함하는, 액티브 매트릭스 표시 장치.
  12. 제 10 항에 있어서,
    상기 제 2 도전층은 상기 제 1 도전층과 다른 층으로 형성되는, 액티브 매트릭스 표시 장치.
  13. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 박막 트랜지스터는 상부-게이트 트랜지스터(top-gate transistor)인, 액티브 매트릭스 표시 장치.
  14. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 채널 영역은 결정 실리콘을 포함하는, 액티브 매트릭스 표시 장치.
  15. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 기판 상에 형성된 박막 트랜지스터들을 포함하는 구동 회로를 더 포함하는 액티브 매트릭스 표시 장치.
  16. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 장치는 액정 장치인, 액티브 매트릭스 표시 장치.
  17. 액티브 매트릭스 표시 장치를 제조하는 방법에 있어서,
    절연 표면을 갖는 기판 상에 제 1 배선(a first wiring)을 형성하는 단계와,
    상기 기판 상에 제 2 배선을 형성하는 단계와,
    상기 제 1 배선 및 상기 제 2 배선 상에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막에 적어도 제 1 및 제 2 접촉홀들을 형성하는 단계와,
    상기 층간 절연막 및 상기 제 1 및 제 2 접촉홀들에 투명 도전막을 형성하는 단계와,
    상기 제 1 및 제 2 접촉홀들을 통해 상기 제 1 배선 및 제 2 배선을 전기적으로 접속하는 접속 전극을 형성하도록 상기 투명 도전막을 패터닝하는 단계를 포함하는 액티브 매트릭스 표시 장치 제조 방법.
  18. 액티브 매트릭스 표시 장치를 제조하는 방법에 있어서,
    기판 상에 적어도 하나의 박막 트랜지스터를 형성하는 단계와,
    상기 박막 트랜지스터 및 상기 기판 상에 제 1 층간 절연막을 형성하는 단계와,
    상기 제 1 층간 절연막 상에 제 1 배선을 형성하는 단계와,
    상기 제 1 층간 절연막 상에 제 2 배선을 형성하는 단계와,
    상기 제 1 및 제 2 배선들 및 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계와,
    상기 제 2 층간 절연막에 적어도 제 1 및 제 2 접촉홀들을 형성하는 단계와,
    상기 제 1 및 제 2 접촉홀들 및 상기 제 2 층간 절연막에 투명 도전막을 형성하는 단계와,
    상기 제 1 및 제 2 접촉홀들을 통해 상기 제 1 배선 및 상기 제 2 배선을 전기적으로 접속하는 접속 전극과 상기 박막 트랜지스터에 전기적으로 접속된 적어도 하나의 픽셀 전극을 동시에 형성하도록 상기 투명 도전막을 패터닝하는 단계를 포함하는 액티브 매트릭스 표시 장치 제조 방법.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 제 1 배선은 상기 제 2 배선과 다른 층에 형성되는, 액티브 매트릭스 표시 장치 제조 방법.
  20. 액티브 매트릭스 표시 장치를 제조하는 방법에 있어서,
    절연 표면을 갖는 기판 상에 제 1 배선을 형성하는 단계와,
    상기 배선 및 상기 기판 상에 제 1 층간 절연막을 형성하는 단계와,
    상기 제 1 층간 절연 상에 제 2 배선을 형성하는 단계와,
    상기 제 2 배선 상에 제 2 층간 절연막을 형성하는 단계와,
    상기 제 1 배선의 일부를 노출하도록 상기 제 1 및 제 2 층간 절연막들을 통해 제 1 접촉홀을 형성하는 단계와,
    상기 제 2 배선의 일부를 노출하도록 상기 제 2 층간 절연막을 통해 제 2 접촉홀을 형성하는 단계와,
    상기 제 1 및 제 2 접촉홀들 및 상기 제 2 층간 절연막에 투명 도전막을 형성하는 단계와,
    상기 제 1 및 제 2 접촉홀들을 통해 상기 제 1 배선 및 제 2 배선을 전기적으로 접속하는 접속 전극을 형성하도록 상기 투명 도전막을 패터닝하는 단계를 포함하는 액티브 매트릭스 표시 장치 제조 방법.
  21. 액티브 매트릭스 표시 장치를 제조하는 방법으로서,
    기판 상에 박막 트랜지스터를 형성하는 단계와,
    상기 박막 트랜지스터 상에 절연층을 형성하는 단계와,
    상기 절연층 상에 제 1 배선을 형성하는 단계와,
    상기 제 1 배선 및 상기 절연층 상에 제 1 층간 절연막을 형성하는 단계와,
    상기 제 1 층간 절연막 상에 제 2 배선을 형성하는 단계와,
    상기 제 2 배선 상에 제 2 층간 절연막을 형성하는 단계와,
    상기 제 1 배선의 일부를 노출하도록 상기 제 1 및 제 2 층간 절연막을 통해 제 1 접촉홀을 형성하는 단계와,
    상기 제 2 배선의 일부를 노출하도록 상기 제 2 층간 절연막을 통해 제 2 접촉홀을 형성하는 단계와,
    상기 제 1 및 제 2 접촉홀들 및 상기 제 2 층간 절연막에 투명 도전막을 형성하는 단계와,
    상기 제 1 및 제 2 접촉홀들을 통해 상기 제 1 배선 및 제 2 배선을 전기적으로 접속하는 접속 전극과 상기 박막 트랜지스터에 전기적으로 접속된 적어도 하나의 픽셀 전극을 동시에 형성하도록 상기 투명 도전막을 패터닝하는 단계를 포함하는 액티브 매트릭스 표시 장치 제조 방법.
  22. 액티브 매트릭스 표시 장치를 제조하는 방법에 있어서,
    기판 상에 박막 트랜지스터를 형성하는 단계와,
    상기 박막 트랜지스터 상에 절연층을 형성하는 단계와,
    상기 절연층에 제 1 도전막을 형성하는 단계와,
    공통 전위에 접속될 제 1 전극과, 상기 박막 트랜지스터에 전기적으로 접속된 적어도 소스 또는 드레인 전극을 형성하도록 상기 제 1 도전막을 패터닝하는 단계와,
    상기 공통 전위에 접속될 상기 제 1 전극과 상기 소스 또는 드레인 전극 상에 제 1 층간 절연막을 형성하는 단계와,
    상기 제 1 층간 절연막에 제 2 도전막을 형성하는 단계와,
    블랙 매트릭스 및 제 2 전극을 형성하도록 상기 제 2 도전막을 패터닝하는 단계로서, 상기 제 2 전극은 상기 블랙 매트릭스로부터 연장하는, 상기 제 2 도전 막 패터닝 단계와,
    상기 블랙 매트릭스 및 상기 제 2 전극 상에 제 2 층간 절연막을 형성하는 단계와,
    상기 블랙 매트릭스로부터 연장하는 상기 제 2 전극의 일부를 노출하도록 상기 제 2 층간 절연막을 통해 제 1 접촉홀을 형성하는 단계와,
    상기 제 1 전극의 일부를 노출하도록 상기 제 1 및 제 2 층간 절연막을 통해 제 2 접촉홀을 형성하는 단계와,
    상기 제 1 및 제 2 접촉홀들 및 상기 제 2 층간 절연막에 투명 도전막을 형성하는 단계와,
    상기 제 1 및 제 2 접촉홀들을 통해 상기 제 1 및 제 2 전극들을 전기적으로 접속하는 접속 전극과 상기 박막 트랜지스터에 전기적으로 접속된 적어도 하나의 픽셀 전극을 형성하도록 상기 투명 도전막을 패터닝하는 단계를 포함하는 액티브 매트릭스 표시 장치 제조 방법.
  23. 제 17 항, 제 18 항, 제 20 항, 제 21 항 또는 제 22 항 중 어느 한 항에 있어서,
    상기 제 1 배선 및 상기 제 2 배선은 공통 전위에 접속된, 액티브 매트릭스 표시 장치 제조 방법.
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