[go: up one dir, main page]

KR100480558B1 - Internal voltage generating circuit and semiconductor memory device - Google Patents

Internal voltage generating circuit and semiconductor memory device Download PDF

Info

Publication number
KR100480558B1
KR100480558B1 KR1019970034783A KR19970034783A KR100480558B1 KR 100480558 B1 KR100480558 B1 KR 100480558B1 KR 1019970034783 A KR1019970034783 A KR 1019970034783A KR 19970034783 A KR19970034783 A KR 19970034783A KR 100480558 B1 KR100480558 B1 KR 100480558B1
Authority
KR
South Korea
Prior art keywords
internal voltage
unit memory
voltage generator
cores
memory cores
Prior art date
Application number
KR1019970034783A
Other languages
Korean (ko)
Other versions
KR19990011623A (en
Inventor
정부일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970034783A priority Critical patent/KR100480558B1/en
Publication of KR19990011623A publication Critical patent/KR19990011623A/en
Application granted granted Critical
Publication of KR100480558B1 publication Critical patent/KR100480558B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 내부 전압 발생 회로 및 이를 구비한 반도체 메모리 장치를 개시한다. 내부 전압 발생 회로는 단위 메모리 코아들에 내부 전압을 공급하기 위해 상기 단위 메모리 코아들 각각에 공통적으로 요구되는 커패시터와 회로들로 형성된 제 1 내부 전압 발생부, 및 상기 단위 메모리 코아들의 메모리 크기에따라 서로 다른 커패시터와 회로들로 형성된 제 2 내부 전압 발생부들을 구비함으로써 단위 메모리 코아의 크기가 달라질 때마다 반복적으로 수행해야하는 레이아웃 및 시뮬레이션 작업을 줄일 수 있다.The present invention discloses an internal voltage generator circuit and a semiconductor memory device having the same. The internal voltage generator circuit may include a first internal voltage generator formed of capacitors and circuits commonly required for each of the unit memory cores to supply an internal voltage to the unit memory cores, and a memory size of the unit memory cores. By providing the second internal voltage generators formed of different capacitors and circuits, layout and simulation tasks that need to be repeatedly performed whenever the size of the unit memory core is changed can be reduced.

Description

내부 전압 발생 회로 및 이를 구비한 반도체 메모리 장치Internal voltage generation circuit and semiconductor memory device having same

본 발명은 반도체 장치에 관한 것으로, 특히 내부 전압 발생 회로 및 이를 구비한 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to an internal voltage generator circuit and a semiconductor memory device having the same.

반도체 메모리 장치에서는 메모리를 동작시키기 위해 각종 직류(DC;Direct Current)의 내부 전압을 발생하는 내부 전압 발생 회로를 구비하는데, 상기 내부 전압 발생 회로의 내부 전압 공급 능력은 메모리의 크기에 따라 그 요구량이 달라진다.The semiconductor memory device includes an internal voltage generator circuit for generating internal voltages of various direct currents (DCs) for operating the memory. The internal voltage supply capability of the internal voltage generator circuit has a required amount according to the size of the memory. Different.

또한 전압 공급선을 통해 내부 전압이 공급되는 메모리 코아의 안정된 동작을 위해 전압 공급선 라인에 더미 커패시터를 연결하는데 상기 더미 커패시터는 메모리 코아의 크기에 비례하여 크게함으로써 메모리 코아는 보다 안정된 동작을 진행할 수 있다.In addition, the dummy capacitor is connected to the voltage supply line for stable operation of the memory core to which the internal voltage is supplied through the voltage supply line. The dummy capacitor is increased in proportion to the size of the memory core so that the memory core can perform a more stable operation.

종래의 메모리 장치에서는 각 메모리 코아의 내부 전압의 부하량에 따라 내부 전압 발생 회로를 각각 다르게 구성하였는데, 이는 메모리 코아의 크기에 따라 레이아웃과 시뮬레이션 작업을 반복해야하는 문제점이 있다.In the conventional memory device, the internal voltage generation circuit is configured differently according to the load of the internal voltage of each memory core, which has a problem of repeating layout and simulation work according to the size of the memory core.

본 발명이 이루고자 하는 기술적 과제는, 단위 메모리 코아의 크기가 달라질 때마다 반복적으로 수행해야하는 레이아웃 및 시뮬레이션 작업을 줄이기 위한 내부 전압 발생 회로를 제공하는데 있다.An object of the present invention is to provide an internal voltage generation circuit for reducing layout and simulation work to be repeatedly performed whenever the size of the unit memory core is changed.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 내부 전압 발생 회로를 구비한 반도체 메모리 장치를 제공하는데 있다.Another object of the present invention is to provide a semiconductor memory device having the internal voltage generation circuit.

상기 과제를 이루기 위하여 본 발명은, 단위 메모리 코아들에 내부 전압을 공급하기 위해 상기 단위 메모리 코아들 각각에 공통적으로 요구되는 커패시터와 회로들로 형성된 제 1 내부 전압 발생부; 및 상기 단위 메모리 코아들의 메모리 크기에따라 서로 다른 커패시터와 회로들로 형성된 제 2 내부 전압 발생부들을 구비하는 것을 특징으로 하는 내부 전압 발생 회로를 공급한다.In order to achieve the above object, the present invention provides a first internal voltage generator formed of capacitors and circuits commonly required for each of the unit memory cores to supply internal voltages to the unit memory cores; And second internal voltage generators formed of different capacitors and circuits according to memory sizes of the unit memory cores.

상기 제 1 내부 전압 발생부 및 제 2 내부 전압 발생부들은 상기 단위 메모리 코아들 주변에서 서로 다른 위치에 레이아웃되는 것이 바람직하다.Preferably, the first internal voltage generator and the second internal voltage generator are laid out at different positions around the unit memory cores.

상기 다른 과제를 이루기 위하여 본 발명은, 단위 메모리 코아들: 및 상기 단위 메모리 코아들에 공통적으로 요구되는 커패시터와 회로들로 형성된 제 1 내부 전압 발생부와 상기 단위 메모리 코아들의 각 메모리 크기에따라 서로 다른 커패시터와 회로들로 형성된 제 2 내부 전압 발생부들로 이루어진 내부 전압 발생 회로를 구비하여, 상기 내부 전압 발생 회로로부터 출력된 내부 전압은 상기 단위 메모리 코아들에 공급되어 상기 단위 메모리 코아들을 동작시키는 것을 특징으로하는 반도체 메모리 장치를 제공한다.In order to achieve the above object, the present invention provides a unit memory core: and a first internal voltage generator formed of capacitors and circuits commonly required for the unit memory cores, and each memory size of the unit memory cores. An internal voltage generation circuit comprising second internal voltage generators formed of other capacitors and circuits, wherein an internal voltage output from the internal voltage generation circuit is supplied to the unit memory cores to operate the unit memory cores. A semiconductor memory device is provided.

상기 제 1 내부 전압 발생부 및 제 2 내부 전압 발생부들은 상기 단위 메모리 코아들 주변에서 서로 다른 위치에 레이아웃되는 것이 바람직하다.Preferably, the first internal voltage generator and the second internal voltage generator are laid out at different positions around the unit memory cores.

또한 상기 제 1 내부 전압 발생부는 상기 단위 메모리 코아의 상부에 레이아웃하고 상기 제 2 내부 전압 발생부들은 상기 단위 메모리 코아의 좌우측에 레이아웃하는데, 이때 상기 단위 메모리 코아 및 상기 제 2 내부 전압 발생부를 종렬로 연속하여 레이아웃하는 것이 바람직하다.In addition, the first internal voltage generator is laid out on the unit memory core and the second internal voltage generators are laid out on the left and right sides of the unit memory core, wherein the unit memory core and the second internal voltage generator are arranged in parallel. It is preferable to lay out continuously.

따라서 본 발명에 의한 내부 전압 발생 회로 및 이를 구비한 반도체 메모리 장치는 내부 전압 회로를 제 1 및 제 2 내부 전압 회로로 구분함으로써 단위 메모리 코아의 크기가 달라질 때마다 반복적으로 수행해야하는 레이아웃 및 시뮬레이션 작업을 줄일 수 있다.Therefore, the internal voltage generator circuit and the semiconductor memory device having the same according to the present invention divide the internal voltage circuit into the first and second internal voltage circuits, thereby performing layout and simulation tasks that must be repeatedly performed whenever the unit memory cores are changed in size. Can be reduced.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 의한 내부 전압 발생 회로 및 이를 구비한 반도체 메모리 장치를 설명하기 위한 도면이다.1 is a view illustrating an internal voltage generation circuit and a semiconductor memory device having the same according to the present invention.

상기 도 1을 참조하면, 내부 전압 발생 회로는 제 1 내부 전압 발생부(3)와 제 2 내부 전압 발생부(2)로 이루어진다.Referring to FIG. 1, the internal voltage generator circuit includes a first internal voltage generator 3 and a second internal voltage generator 2.

상기 제 1 내부 전압 발생부(3)는 내부 전압 회로중 단위 메모리 코아(1)들 각각에 공통적으로 요구되는 커패시터와 회로들로 형성되고, 상기 제 2 내부 전압 발생부(2)는 내부 전압 회로중 단위 메모리 코아(1)들의 메모리 크기에따라 서로 다른 커패시터와 회로들로 형성된다.The first internal voltage generator 3 is formed of capacitors and circuits commonly required for each of the unit memory cores 1 of the internal voltage circuit, and the second internal voltage generator 2 is an internal voltage circuit. Different capacitors and circuits are formed according to the memory size of the unit memory cores 1.

그리고 상기 제 1 내부 전압 발생부(3)와 제 2 내부 전압 발생부(2)는 상기 단위 메모리 코아(1)들의 주변에서 서로 다른 위치에 레이아웃하는데, 예컨대 상기 제 1 내부 전압 발생부(3)는 상기 단위 메모리 코아(1)들이 공유할 수 있도록 상기 단위 메모리 코아(1)들의 상부에 레이아웃하고 상기 제 2 내부 전압 발생부(2)들은 상기 단위 메모리 코아(1)들 각각의 좌측, 우측, 및 좌우측 중 어느 하나에 레이아웃한다.The first internal voltage generator 3 and the second internal voltage generator 2 may be laid out at different positions around the unit memory cores 1, for example, the first internal voltage generator 3. Is laid on top of the unit memory cores 1 so that the unit memory cores 1 can be shared, and the second internal voltage generators 2 are arranged on the left, right, and sides of each of the unit memory cores 1. And layout on either of the left and right sides.

상기 단위 메모리 코아(1)들은 다수의 메모리 셀들로 이루어진 메모리 어레이들 및 내부 전압을 공급받기 위한 내부 전압 공급선등으로 이루어진다.The unit memory cores 1 may include memory arrays including a plurality of memory cells and an internal voltage supply line for receiving an internal voltage.

상기 제 1 내부 전압 발생부(3)와 제 2 내부 전압 발생부(2)로 이루어진 내부 전압 발생 회로는 내부 전압을 발생하고 상기 내부 전압을 상기 단위 메모리 코 아(1)들에 공급함으로써 상기 단위 메모리 코아(1)들을 동작시킨다. 이때 상기 단위 메모리 코아(1)들은 서로 동일한 메모리 크기로 형성하거나 서로 다른 메모리 크기로 형성할 수 있다.The internal voltage generator circuit comprising the first internal voltage generator 3 and the second internal voltage generator 2 generates an internal voltage and supplies the internal voltage to the unit memory cores 1 to supply the internal voltage. Operate the memory cores 1. In this case, the unit memory cores 1 may be formed with the same memory size or different memory sizes.

따라서 상기 단위 메모리 코아(1)와 그 좌우측에 위치한 상기 제 2 내부 전압 발생부(2)를 종렬로 연속하여 레이아웃함으써 원하는 크기의 반도체 메모리 장치를 얻을 수 있다.Therefore, the semiconductor memory device having a desired size can be obtained by sequentially laying the unit memory core 1 and the second internal voltage generators 2 disposed on the left and right sides thereof in a row.

본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to this, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.

이상, 설명된 바와 같이 본 발명에 의한 내부 전압 발생 회로 및 이를 구비한 반도체 메모리 장치는 내부 전압 회로를 제 1 및 제 2 내부 전압 회로로 구분함으로써 단위 메모리 코아의 크기가 달라질 때마다 반복적으로 수행해야하는 레이아웃 및 시뮬레이션 작업을 줄일 수 있다.As described above, the internal voltage generator circuit and the semiconductor memory device having the same according to the present invention are to be repeatedly performed whenever the size of the unit memory core is changed by dividing the internal voltage circuit into the first and second internal voltage circuits. Reduce layout and simulation work.

도 1은 본 발명에 의한 내부 전압 발생 회로 및 이를 구비한 반도체 메모리 장치를 설명하기 위한 도면이다.1 is a view illustrating an internal voltage generation circuit and a semiconductor memory device having the same according to the present invention.

Claims (6)

단위 메모리 코아들에 내부 전압을 공급하기 위해 상기 단위 메모리 코아들 각각에 공통적으로 요구되는 커패시터와 회로들로 형성된 제 1 내부 전압 발생부; 및A first internal voltage generator formed of capacitors and circuits commonly required for each of the unit memory cores to supply internal voltages to unit memory cores; And 상기 단위 메모리 코아들의 메모리 크기에따라 서로 다른 커패시터와 회로들로 형성된 제 2 내부 전압 발생부들을 구비하는 것을 특징으로 하는 내부 전압 발생 회로.And second internal voltage generators formed of different capacitors and circuits according to memory sizes of the unit memory cores. 제 1 항에 있어서, 상기 제 1 내부 전압 발생부 및 제 2 내부 전압 발생부들은The method of claim 1, wherein the first internal voltage generator and the second internal voltage generator 상기 단위 메모리 코아들의 상부, 좌측, 우측 및 좌우측 중에서 어느 한 곳 에 선택적으로 위치하는 것을 특징으로 하는 내부 전압 발생 회로.And an internal voltage generator selectively positioned at any one of upper, left, right, and left and right sides of the unit memory cores. 단위 메모리 코아들; 및Unit memory cores; And 상기 단위 메모리 코아들에 공통적으로 요구되는 커패시터와 회로들로 형성된 제 1 내부 전압 발생부와 상기 단위 메모리 코아들의 각 메모리 크기에따라 서로 다른 커패시터와 회로들로 형성된 제 2 내부 전압 발생부들로 이루어진 내부 전압 발생 회로를 구비하여,A first internal voltage generator formed of capacitors and circuits commonly required for the unit memory cores, and an internal voltage generator configured of second internal voltage generators formed of different capacitors and circuits according to respective memory sizes of the unit memory cores. With a voltage generating circuit, 상기 내부 전압 발생 회로로부터 출력된 내부 전압은 상기 단위 메모리 코아들에 공급되어 상기 단위 메모리 코아들을 동작시키는 것을 특징으로하는 반도체 메모리 장치.And an internal voltage output from the internal voltage generator circuit to supply the unit memory cores to operate the unit memory cores. 제 3 항에 있어서, 상기 제 1 내부 전압 발생부 및 제 2 내부 전압 발생부들은The method of claim 3, wherein the first internal voltage generator and the second internal voltage generator 상기 단위 메모리 코아들의 상부, 좌측, 우측 및 좌우측 중에서 어느 한 곳 에 선택적으로 위치하는 것을 특징으로 하는 반도체 메모리 장치.And selectively positioned in any one of upper, left, right, and left and right sides of the unit memory cores. 제 4 항에 있어서, 상기 제 1 내부 전압 발생부는 상기 단위 메모리 코아의 상부에 레이아웃하고 상기 제 2 내부 전압 발생부들은 상기 단위 메모리 코아의 좌우측에 레이아웃하는 것을 특징으로하는 반도체 메모리 장치.The semiconductor memory device of claim 4, wherein the first internal voltage generator is disposed on the unit memory core and the second internal voltage generators are arranged on the left and right sides of the unit memory core. 제 5 항에 있어서, 상기 단위 메모리 코아 및 상기 제 2 내부 전압 발생부를 종렬로 연속하여 레이아웃하는 것을 특징으로하는 반도체 메모리 장치.6. The semiconductor memory device according to claim 5, wherein the unit memory core and the second internal voltage generator are successively laid out in series.
KR1019970034783A 1997-07-24 1997-07-24 Internal voltage generating circuit and semiconductor memory device KR100480558B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970034783A KR100480558B1 (en) 1997-07-24 1997-07-24 Internal voltage generating circuit and semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970034783A KR100480558B1 (en) 1997-07-24 1997-07-24 Internal voltage generating circuit and semiconductor memory device

Publications (2)

Publication Number Publication Date
KR19990011623A KR19990011623A (en) 1999-02-18
KR100480558B1 true KR100480558B1 (en) 2005-06-13

Family

ID=37302920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970034783A KR100480558B1 (en) 1997-07-24 1997-07-24 Internal voltage generating circuit and semiconductor memory device

Country Status (1)

Country Link
KR (1) KR100480558B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08315570A (en) * 1995-05-15 1996-11-29 Mitsubishi Electric Corp Semiconductor memory
KR970017600A (en) * 1995-09-23 1997-04-30 김광호 Semiconductor memory device with memory array banks with different speeds
KR970029788A (en) * 1995-11-09 1997-06-26 김광호 Internal Power Supply of Semiconductor Memory Device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08315570A (en) * 1995-05-15 1996-11-29 Mitsubishi Electric Corp Semiconductor memory
KR970017600A (en) * 1995-09-23 1997-04-30 김광호 Semiconductor memory device with memory array banks with different speeds
KR970029788A (en) * 1995-11-09 1997-06-26 김광호 Internal Power Supply of Semiconductor Memory Device

Also Published As

Publication number Publication date
KR19990011623A (en) 1999-02-18

Similar Documents

Publication Publication Date Title
JPH11505374A (en) Electrostatic discharge protection for macrocell arrays
KR960030233A (en) Semiconductor storage device
KR930005020A (en) Semiconductor Memory Device with Power Line of Mesh Structure
KR970053608A (en) Semiconductor devices
KR890008973A (en) Semiconductor integrated circuit device and wiring method
US5394338A (en) Module cell generating device for a semiconductor integrated circuit
KR100480558B1 (en) Internal voltage generating circuit and semiconductor memory device
JP2002190572A5 (en)
Salerno et al. A 6× 6 cells interconnection-oriented programmable chip for CNN
US5434436A (en) Master-slice type semiconductor integrated circuit device having multi-power supply voltage
US7643366B2 (en) Semiconductor integrated circuit
KR910015049A (en) Integrated Circuit and Power Line Layout Method
KR100369506B1 (en) Integrated semiconductor memory arrangement with self buffering of distribution voltage
JPS58166743A (en) Master-slice substrate
US6420780B1 (en) Voltage regulator
JP2500355B2 (en) Josephson logic integrated circuit device
JP2830781B2 (en) Master slice type gate array
JP4447210B2 (en) Power supply terminal pattern generation method and semiconductor device
JPS6415948A (en) Semiconductor integtated circuit
US5315157A (en) Semiconductor integrated circuit device having voltage level converting circuits
KR0152354B1 (en) Layout method for mixed input output cell
JPH05175468A (en) Design method of semiconductor integrated circuit
KR960042725A (en) Semiconductor memory using external power voltage as word line driving voltage
JPH118306A (en) Macro cell
JPH04118969A (en) Semiconductor integrated circuit device, its manufacturing method, and its manufacturing device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19970724

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20020723

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19970724

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20040625

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20050217

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20050324

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20050325

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee