KR100474819B1

KR100474819B1 - 데이터기록/재생장치의신호검출방법및그장치

Info

Publication number: KR100474819B1
Application number: KR1019970031139A
Authority: KR
Inventors: 김성진; 김영수; 전지용
Original assignee: 삼성전자주식회사
Priority date: 1997-07-04
Filing date: 1997-07-04
Publication date: 2005-07-01
Anticipated expiration: 2017-07-04
Also published as: US6163517A; JP3955153B2; JPH11150568A; KR19990008920A

Abstract

본 발명에 따른 데이터 기록/재생장치의 신호검출장치는, 임의의 정수시간(k)을 인덱스로 하는 디지탈 신호(U_k)를 기록 및 재생하는 광 데이터 기록/재생 장치의 신호를 검출하는 장치에 있어서, 상기 데이터 기록/재생장치에서 재생된 후,외부 대역 잡음이 제거된 아날로그 신호를 디지탈 신호로 변환하는 A/D변환기, 상기 A/D변환기에 의해 변환된 디지탈 신호를 2+D+D²+D³의 다항식으로 표현되는 스펙트럼 신호로 변형하는 필터 및 MLSD(Maximum Likelihood Sequence Detection) 방식에 의해 상기 광 데이터 기록/재생 장치에 기록했던 데이터를 상기 변형된 스펙트럼 신호로부터 검출하는 비터비 검출기를 포함하는 것을 특징으로 한다.

이와 같은 본 발명에 의하면, 광 기록/재생장치와 유사한 2+D+D²+D³의 스펙트럼으로 신호를 등화한 후 비터비로 ML을 검출하므로, 노이즈가 거의 없고, ISI로 인한 손실을 극복하여 신호를 한층 신뢰성있게 검출할 수 있다. 또한, 비터비의 구조를 8개의 컴페어, 16개의 브랜치 구조에서 2개의 컴페어, 8개의 브랜치 구조로 단순화함으로써 신호를 고속으로 검출할 수 있는 장점이 있다.

Description

데이터 기록/재생장치의 신호검출방법 및 그 장치{Method for detecting a signal and an apparatus thereof in a data recording/reproducing apparatus}

본 발명은 데이터 기록/재생장치의 신호검출방법 및 그 장치에 관한 것으로서, 특히 데이터 저장기기로부터 재생된 신호를 처리하여 기록된 데이터를 한층 정확하게 검출할 수 있는 데이터 기록/재생장치의 신호검출방법 및 그 장치에 관한 것이다.

정보화 시대의 도래와 함께 많은 양의 데이터를 손쉽게 저장하고 사용할 수 있도록 하기 위하여 데이터 저장기기를 고속화 및 대용량화하는 연구가 활발히 진행되고 있다.

일반적으로, 광 기록/재생장치를 통과한 신호는 고밀도화가 되어감에 따라 서로 간의 간섭을 많이 일으켜 신호검출이 어려워진다. 이와 같은 간섭은 자기 기록/재생장치와 유사하게 광 기록/재생의 경우에도 선형으로 모델링이 된다,

그러나, 신호를 검출할 때 고주파의 빛은 광의 반사에 의해 산란이 많이 되어 검출기로 도달할 수가 없어서 자기 기록/재생장치보다 훨씬 빨리 신호의 세기가 감소하게 된다. 그래서, 광 기록/재생장치는 저주파의 신호만 통과시키는 선형 시스템으로 볼 수 있다. 또한, 이 경우 플러스(+)/마이너스(-) 신호 검출의 기준이 되는 평균값 DC가 안정적이지 못하여 신호가 불안해 진다. 이런 현상을 극복하여 신호를 검출하기 위하여 기록시 'EFM(eight-to-fourteen)-plus' 코드를 사용하고 읽을 때는 적절한 등화장치와 검출기를 이용하고 있다. 등화장치는 서로 간의 간섭으로 인해 왜곡된 신호를 바르게 하여 신호 검출이 쉬워지도록 한다. 검출장치는 등화장치를 통과한 신호를 적절히 +1/-1로 판별하게 된다. 특히, 광 기록/재생 채널은 널(null)이 ½T보다 낮기 때문에 ISI(inter symbol interference)를 완전히 제거하는 방식으로 데이터를 검출하는 방법은 좋지 않다. 예를 들어 MMSE(minimum Mean square error) 선형 등화장치(linear equalizer)+스레쉬올드(threshold) 검출 기를 이용하는 검출방식은 노이즈를 증폭시키게 되어 성능이 저하되는 문제점이 있다. 또한 DFE(decision feeback equalizer)는 ISI가 너무 큰 관계로 한정된 길이로 구현하면 ISI를 전부 제거하지 못하고 잔류 ISI가 발생하여 성능이 좋지 않게 된다. 그리고, PRML(partial response maximum likelihood)의 경우 종래의 (1+D)ⁿ 파워 스펙트럼의 목표는 널(null)이 ½T에 존재하는 채널에 맞추어진 것이다. 그러므로, 이 채널에는 적합하지 않으며 다른 PR 목표를 설정해야 하는 문제가 있다.

본 발명은 상기와 같은 문제점들을 감안하여 창출된 것으로서, 데이터 기록/재생장치로부터 재생된 신호를 처리하여 기록된 데이터를 더욱 정확하게 검출할 수 있는 데이터 기록/재생장치의 신호검출방법 및 그 장치를 제공함에 그 목적이 있다.

상기의 목적을 달성하기 위하여 본 발명에 따른 데이터 기록/재생장치의 신호검출방법은, 임의의 정수시간(k)을 인덱스로 하는 디지탈 신호(U_k)를 기록 및 재생하는 광 데이터 기록/재생장치의 채널의 신호를 검출하는 방법에 있어서, 상기 데이터 기록/재생장치에서 재생된 후, 외부 대역 잡음이 제거된 아날로그 신호를 디지탈 신호로 변환하는 단계, 상기 디지탈 신호를 2+D+D²+D³의 다항식으로 표현되는 스펙트럼 신호로 변형하는 단게 및 MLSD(Maximum Likelihood Sequence Detection) 방식에 의해 상기 광 데이터 기록/재생 장치에 기록했던 데이터를 상기변형된 스펙트럼 신호로부터 검출하는 단계를 포함하는 것을 특징으로 한다.

또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 데이터 기록/재생장치의 신호검출장치는, 임의의 정수시간(k)을 인덱스로 하는 디지탈 신호(U_k)를 기록 및 재생하는 광 데이터 기록/재생 장치의 신호를 검출하는 장치에 있어서, 상기 데이터 기록/재생장치에서 재생된 후, 외부 대역 잡음이 제거된 아날로그 신호를 디지탈 신호로 변환하는 A/D변환기, 상기 A/D변환기에 의해 변환된 디지탈 신호를2+D+D2+D3의 다항식으로 표현되는 스펙트럼 신호로 변형하는 필터 및 MLSD(Maximum Likelihood Sequence Detecion) 방식에 의해 상기 광 데이터 기록/재생 장치에 기록했던 데이터를 상기 변형된 스펙트럼 신호로부터 검출하는 비터비 검축기를 포함하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.

도 1은 본 발명에 따른 데이터 기록/재생장치의 신호검출장치의 구성을 개략적으로 나타내 보인 블록도이다.

도 1을 참조하면, 발명에 따른 데이터 기록/재생장치의 신호검출장치는 임의의 정수시간(k)을 인덱스로 하는 디지탈 신호(U_k)를 기록 및 재생하는 데이터 기록/재생장치에서 재생된 후, 외부 대역 잡음이 제거된 아날로그 신호를 디지탈 신호로 변환하는 A/D(analog-to-digital)변환기(11)와, 그 A/D변환기(11)에 의해 변환된 디지탈 신호를 소정의 스펙트럼 신호, 예컨대 2+D+D²+D³의 다항식으로 표현되는 스펙트럼 신호로 변형하는 FIR(finite impulse response) 필터(12)와, 그 FIR 필터(12)에 의해 변형된 스펙트럼 신호를 상기 데이터 기록/재생장치에 기록했던 데이터로 검출하는 비터비(Viterbi) 검출기(13)로 크게 구성된다. 그리고, 바람직하게는 상기 A/D변환기(11)와 FIR 필터(12) 사이에 상기 디지탈 신호의 처리를 위한 클락(clock)을 맞추어주기 위해 소정 시간 지연시켜주는 지연 소자(14)가 더 구비된다.

상기 비터비 검출기(13)는 도 3에 도시된 바와 같이 스테이트 메트릭(state metric)을 계산 및 갱신(update)하는 BMC/ACS(branch metric computation/add compare select)(13a)와, 그 BMC/ACS(13b)에 의해 계산 및 갱신된 데이터를 바탕으로 상기 비터비 검출기(13)의 최종 출력을 결정하는 경로 메모리(13b)로 구성된다.

상기 BMC/ACS(13a)는 도 4에 도시된 바와 같이 결정 비트를 동시에 생성하여 출력하는 제1,제2,제3,제4 및 제5스테이트(40∼44)와, 그 5개의 각 스테이트(40∼44)로부터의 출력신호를 입력받아 각각 소정 시간, 예컨대 1주기 지연시킨 후 신호를 출력하는 5개의 지연 소자(45∼49)의 조합회로로 구성된다.

상기 제1스테이트(40)는 도 5에 도시된 바와 같이 2개의 신호를 입력받아 곱셈을 수행하는 승산기(51)와, 2개의 신호를 입력받아 가감산을 수행하는 제1가감산기(52) 및 4개의 신호를 입력받아 가감산을 수행하는 제2,제3가감산기(53)(54)와, 선택적 입력단자의 입력값에 따라 대응되는 신호를 출력하는 멀티플렉서(MUX)(55)의 조합회로로 구성된다. 여기서, 특히 상기 승산기(51)의 출력은 별도의 곱셈장치없이 "shift and add" 연산으로 구해진다.

상기 제2스테이트(41)는 도 6에 도시된 바와 같이 2개의 신호를 입력받아 감산을 수행하는 감산기(61)로 구성되고, 상기 제3스테이트(42)는 도 7에 도시된 바와 같이 2개의 신호를 입력받아 가감산을 수행하는 가감산기(71)로 구성되며, 상기제4스테이트(43)는 도 8에 도시된 바와 같이 3개의 신호를 입력받아 가감산을 수행하는 가감산기(81)로 구성된다.

그리고, 상기 제5스테이트(44)는 도 9에 도시된 바와 같이 각각 2개의 신호를 입력받아 곱셈을 수행하는 제1,제2승산기(91)(92)와, 각각 4개의 신호를 입력받아 가감산을 수행하는 제1,제2,제3가감산기(93)(94)(95)와, 선택적 입력단자의 입 력값에 따라 대응되는 신호를 출력하는 멀티플렉서(96)의 조합회로로 구성된다. 여기서, 특히 상기 제1,제2승산기(91)(92)의 출력은 상기 제1스테이트(40)의 경우와 마찬가지로 별도의 곱셈장치 없이 "shift and add" 연산으로 구해진다.

한편, 상기 경로 메모리(13b)는 도 10에 도시된 것처럼 서바이벌(survival) 경로를 저장하고 출력하기 위해 다수의 지연 소자(101∼115)와 제1,제2,제3 및 제4 멀티플렉서(116∼119), 그리고 "NOT" 게이트(120)의 조합회로로 이루어진 시프트 레지스터(shift register)로 구성된다. 여기서, 상기 "NOT" 게이트(120)는 상기 지연 소자(101∼115) 거쳐 출력되는 마지막 출력중 임의의 한 비트를 인버트(inverte)하여 비터비 검출기(13)의 검출 데이터로 출력하는 기능을 가진다. 또한, 도 10에서 점선으로 표시된 블록은 필요한 만큼 복수회 반복 구성된다.

그러면, 이상과 같은 구성을 가지는 본 발명에 따른 데이터 기록/재생장치의 신호검출장치의 동작 및 본 발명의 방법에 따라 신호를 검출하는 과정에 대해 설명해 보기로 한다.

도 1을 참조하면, 데이터 기록/재생장치(미도시)에서 재생된 후, 외부 대역잡음이 제거된 아날로그 신호 a(t)는 A/D변환기(11)를 통과하면서 디지탈 신호 a_k로 변환된다. 이 디지탈 신호 a_k는 디지탈 신호 처리를 위한 클락을 맞추기 위해 지연소자(14)에 의해 소정 시간 지연된다. 그런 후, FIR필터(12)를 통과하면서 비터비 검출기(13)에 맞는 z_k=2+D+D²+D³ 스펙트럼으로 변형된다. 그리고, 이 변형된 신호는 비터비 검출기(13)에 의해 상기 데이터 기록/재생장치에 기록했던 데이터 U_k로 검출된다.

여기서, 상기 비터비 검출기(13)에 의해 상기 변형된 신호가 U_k로 검출되는 알고리즘(algorithm)에 대해 상세히 설명해 보기로 한다.

상기 비터비 검출기(13) 내의 MLSD(maximum likelihood sequence detector)는 수신된 신호 Z₀,Z₁,...,Z_k로부터 아래와 같은 수식으로 표현되는 유클리드 거리(Euclidean distance), Ed를 최소화하는 데이터 a₀,a₁,...,a_k를 검출한다.

여기서, d_k = 2a_k + a_k-1 + a_k-2 + a_k-3 이고, z_i는 이미 주어진 값이므로 위의 최소화 과정은 다음의 최대화 과정으로 변환될 수 있다.

이때, 상기 비터비 검출기(13)는 트렐리스(trellis)를 사용하여 MLSD를 다이나믹 프로그래밍 방법으로 구현한다. 예컨대, 도 2는 EFM 코드의 d=2 조건을 고려한 [2111] 비터비 검출기의 트렐리스를 도시한 것이다. 도 2의 트렐리스와 관련하여 각 스테이트에서 다른 스테이트로 이동할 때 계산되는 브랜치(branch) 메트릭 λ_k를 유도하는 수식은 아래의 수학식 3과 같고, 그 결과들은 〈표 1〉과 같다.

λ_k = d_kz_k - d_k ²/2

한편, 이와 같은 브랜치 메트릭을 사용하여 s_k = 0,...,7에 대하여 다음과 같이 스테이트 메트릭을 갱신한다.

여기서, 각 스테이트에서 스테이트 메트릭이 갱신되는 과정을 더 상세히 설명해 보면 다음과 같다.

그런데, 이상과 같이 메트릭 값을 최대화하는 방법은 오버플로우(overflow)가 매우 자주 발생하는 단점이 있다. 따라서, 이를 방지하기 위하여 모든 스테이트메트릭에서 Γ_k ⁽¹⁾을 뺀다. 그리고, 계산의 편의를 위해 2로 나눈 다음 정리하면 다음과 같다.

한편, 위의 스테이트 메트릭 값을 시뮬레이션(simulation)으로 구해보면 다음의 〈표 2〉에서와 같이 최대값 및 최소값을 갖는다. 그러므로, 상기 비터비 검출기(13) 내부에서 오버플로우가 발생하지 않기 위해 각 스테이트 메트릭이 필요로 하는 비트수를 정리하면 역시 〈표 2〉와 같다. 여기서는 비터비 입력이 6비트라고 가정한 경우이다. 만일, 비터비 입력이 v비트이면 필요한 비트수는 v+3 또는 v+4가 된다.

〈표 2〉

이상과 같은 알고리즘으로 도 3에 도시된 바와 같이, 상기 BMC/ACS(13a)는z_k를 입력받아 b_k ⁽⁰⁾와 b_k ⁽⁷⁾을 출력한다. 그리고, 경로 메모리(13b)는 그 b_k ⁽⁰⁾와 b_k ⁽⁷⁾을 입력받아 U_k를 출력한다. 이때, 상기 BMC/ACS(13a) 내의 각 스테이트에서의 신호입출력 관계 및 그 동작에 대해 도 4를 참조하여 설명해 보기로 한다.

도 4에 도시된 바와 같이, 제1스테이트(40)는 (v+4)비트로 구성된 Γ_k-1'⁽⁴⁾와 (v)비트로 구성된 z_k 및 (v+3)비트로 구성된 Γ_k-1'⁽⁰⁾을 입력받아 (v+3)비트로 구성된 Γ_k'⁽⁰⁾와 1비트로 구성된 b_k ⁽⁰⁾를 출력한다. 그리고, 제2스테이트(41)는 (v)비트로 구성된 z_k와 (v+3)비트로 구성된 Γ_k-1'⁽⁰⁾을 입력받아 (v+3)비트로 구성된 Γ_k'⁽³⁾ 을 출력한다. 또한, 제3스테이트(42)는 (v+3)비트로 구성된 Γ_k-1'⁽⁰⁾와 (v+4)비트로 구성된 Γ_k-1'⁽⁶⁾을 입력받아 (V+4)비트로 구성된 Γ_k'⁽⁴⁾을 출력하고, 제4스테이트(43)는 (v+3)비트로 구성된 Γ_k-1'⁽⁰⁾와 (v)비트로 구성된 z_k 및 (v+4)비트로 구성된 Γ_k-1'⁽⁷⁾을 입력받아 (v+4)비트로 구성된 Γ_k'⁽⁶⁾을 출력한다. 그리고, 제5스테이트(44)는 (v+3)비트로 구성된 Γ_k-1'⁽³⁾와 (v)비트로 구성된 z_k 및 (v+4)비트로 구성된 Γ_k-1'⁽⁷⁾을 입력받아 (v+4)비트로 구성된 Γ_k'⁽⁷⁾와 1비트로 구성된 b_k ⁽⁷⁾를 출력한다. 이때, 각 지연 소자(45∼49)는 Γ_k'^(s)를 입력받아 1주기 지연된 Γ_k-1'^(s)를 출력한다.

여기서, 상기 제1스테이트(40)에서의 연산과정을 살펴보면, 도 5에 도시된 바와 같이 승산기(51)는 v비트로 구성된 z_k와 상수 2를 입력받아 이를 서로 곱하여 결과 2z_k를 출력한다. 그러면, 제1가감산기(52)는 2z_k와 상수 6을 입력받아 이를 서로 가감산하여 결과 2z_k-6을 멀티플렉서(MUX)(55)의 0입력단자로 출력한다. 또한, 제2가감산기(53)는 v비트로 구성된 z_k와 Γ_k-1'⁽⁰⁾, Γ_k-1'⁽⁴⁾ 및 상수 2를 입력받아 이를 서로 가감산하여 결과 z_k-2+Γ_k-1'⁽⁴⁾-Γ_k-1'⁽⁰⁾을 상기 멀티플렉서(MUX)(55)의 1입력단자로 출력한다. 제3가감산기(54)는 v비트로 구성된 z_k,와 상수 4, Γ_k-1'⁽⁰⁾, Γ_k-1'⁽⁴⁾를 입력받아 이를 서로 가감산하여 결과 z_k-4+Γ_k-1'⁽⁴⁾-Γ_k-1'⁽⁰⁾중 사인(Sign) 부호에 해당하는 비트만 1비트로 구성된 상기 멀티플렉서(MUX)(55)의 실렉트(select) 입력단자와 1비트로 구성된 b_k ⁽⁰⁾로 출력한다. 그러면, 멀티플렉서(MUX)(55)는 실렉트 입력단자의 입력값이 0이면, 0입력단자의 입력을, 그리고 실렉트 입력단자의 입력값이 1이면, 1입력단자의 입력을 (v+3)비트로 구성된 Γ_k'⁽⁰⁾으로 출력한다. 여기서, 특히 상기 승산기(51)는 곱셈장치없이 "shift and add" 연산에 의해 신호를 처리한다.

한편, 도 6, 도 7, 도 8 및 도 9는 제2,제3,제4 및 제5스테이트에서의 연산과정을 각각 나타내 보인 것으로서 이에 대해서도 각각 살펴보면 다음과 같다.

도 6에 도시된 바와 같이, 감산기(61)는 v비트로 구성된 z_k와 Γ_k-1'⁽⁰⁾을 입력받아 이를 서로 감산하여 결과 -z_k-Γ_k-1'⁽⁰⁾를 (v+3)비트로 구성된 Γ_k'⁽³⁾으로 출력한다. 그리고, 도 7에 도시된 바와 같이, 가감산기(71)는 Γ_k-1'⁽⁶⁾, Γ_k-1'⁽⁰⁾를 입력받아 이를 서로 가감산하여 결과 Γ_k-1'⁽⁶⁾-Γ_k-1'⁽⁰⁾을 (v+4)비트로 구성된 Γ_k'⁽⁴⁾으로 출력한다. 그리고, 도 8에 도시된 바와 같이, 가감산기(81)는 v비트로 구성된 z_k와 Γ_k-1'⁽⁷⁾, Γ_k-1'⁽⁰⁾을 입력받아 이를 서로 가감산하여 결과 -z_k+Γ_k-1'⁽⁷⁾-Γ_k-1'⁽⁰⁾을 (v+4)비트로 구성된 r_k'⁽⁶⁾으로 출력한다.

또한, 도 9에 도시된 바와 같이 제1승산기(91)는 v비트로 구성된 z_k와 상수 2를 입력받아 이를 서로 곱하여 결과 2z_k를 출력한다. 그러면, 제1가감산기(93)는 그 2z_k와 상수 2, Γ_k-1'⁽³⁾, Γ_k-1'⁽⁰⁾을 입력받아 이를 서로 가감산하여 결과 -2z_k-2+Γ_k-1'⁽³⁾-Γ_k-1'⁽⁰⁾을 멀티플렉서(MUX)(96)의 0입력단자로 출력한다. 그리고, 제2승산기(92)는 v비트로 구성된 z_k와 상수 3을 입력받아 이를 서로 곱하여 결과 3z_k를 출력한다. 그러면, 제2가감산기(94)는 3z_k와 상수 6, Γ_k-1'⁽⁷⁾, Γ_k-1'⁽⁰⁾을 입력받아 이를 서로 가감산하여 결과 -3z_k-6+Γ_k-1'⁽⁷⁾-Γ_k-1'⁽⁰⁾을 상기 멀티플렉서(HUX)(96)의 1 입력단자로 출력한다. 제3가감산기(95)는 v비트의 z_k와 상수 4, Γ_k-1'⁽³⁾, Γ_k-1'⁽⁷⁾를 입력받아 이를 서로 가감산하여 결과 z_k+4+Γ_k-1'⁽³⁾-Γ_k-1'⁽⁷⁾중 사인(sign) 부호에 해당하는 비트만 1비트로 구성된 상기 멀티플렉서(MUX)(96)의 실렉트(select) 입력단자와 1비트로 구성된 b_k ⁽⁷⁾로 출력한다. 그러면, 멀티플렉서(MUX)(96)는 실렉트 입력단자의 입력값에 따라 입력값이 0이면 0입력단자의 입력을, 입력값이 1이면 1입력단자의 입력을 (v+4)비트로 구성된 Γ_k'⁽⁷⁾으로 출력한다. 여기서, 특히 상기 제1,제2승산기(91)(92)는 상기 도 5에서의 승산기(51)와 마찬가지로 곱셈장치없이 "shift and add" 연산에 의해 신호를 처리한다.

이상과 같은 일련의 과정에 의해 상기 BMC/ACS(13a)에서의 신호처리가 완료되어 결과가 출력되면, 상기 경로 메모리(13b)는 그 출력을 입력받아 최종 신호처리를 수행하는데, 그에 대해 도 10을 참조하여 설명해 보기로 한다.

도 10을 참조하면, 지연 소자 101은 1비트로 구성된 b_k ⁽⁰⁾을 입력받아 1주기 지연시켜 멀티플렉서 116의 0입력단자와 지연소자 105로 출력한다. 멀티플렉서 116은 실렉트 입력단자에 b_k ⁽⁰⁾을 입력받아 이 값이 0이면 0입력단자의 입력을, 1이면 1 입력단자의 입력을 지연소자 102로 출력한다. 상수 0는 지연소자 107 및 멀티플렉서 118의 0입력단자로 입력되고, 상수 1은 상기 멀티플렉서 116 및 지연소자 109로 입력된다. 지연소자 113은 1비트로 구성된 b_k ⁽⁷⁾을 입력받아 1주기 지연시켜 멀티플 렉서 118의 1입력단자와 지연소자 111로 출력한다. 멀티플렉서 118은 실렉트 입력단자에 b_k ⁽⁷⁾을 입력받아 이 값이 0이면 0입력단자의 입력을, 1이면 1입력단자의 입력을 지연소자 114로 출력한다.

또한, 지연소자 102는 입력을 1주기 지연시켜서 멀티플렉서 117의 0입력단자와 지연소자 106으로 출력한다. 멀티플렉서 117은 실렉트 입력단자에 b_k ⁽⁰⁾을 입력받아 이 값이 0이면 0입력단자의 입력을, 1이면 1입력단자의 입력을 지연소자 103으로 출력한다. 지연소자 105는 입력을 1주기 지연시켜서 지연소자 108로 출력한다. 지연소자 107은 입력을 1주기 지연시켜서 멀티플렉서 119의 0입력단자로 출력한다. 지연소자 109는 입력을 1주기 지연시켜서 상기 멀티플렉서 117의 1입력단자로 출력한다. 지연소자 111은 입력을 1주기 지연시켜서 지연소자 110으로 출력한다. 지연소자 114는 입력을 1주기 지연시켜서 지연소자 112와 상기 멀티플렉서 119의 1입력단자로 출력한다. 멀티플렉서 119는 실렉트 입력단자에 b_k ⁽⁷⁾을 입력받아 이 값이 0이면 0입력단자의 입력을, 1이면 1입력단자의 입력을 지연소자 115로 출력한다. 여기서, 특히 상기 지연소자 102, 105, 107, 109, 111, 114와 멀티플렉서 117, 119로 이루어진 점선블록(121) 내의 조합회로는 필요한 만큼 복수회 반복된다.

상기 점선블록(121)이 일정 개수 만큼 반복된 후, 지연소자 104는 입력을 1주기 지연시켜 NOT 게이트(120)로 출력한다. 그러면, NOT 게이트(120)는 입력을 인 버팅하여 최종 신호 U_k를 출력한다.

한편, 도 11은 본 발명에 따른 데이터 기록/재생장치의 신호검출방법에 있어서, 채널과 (1+D)³, 2+D+D²+D³의 스펙트럼 응답특성을 나타내 보인 그래프이다.

도 11에 도시된 바와 같이, 등화기의 목표(target) 스펙트럼(실선)은 종래의 스펙트럼(일점 쇄선)에 비해 채널(점선)에 한층 유사함을 알 수 있다. 따라서, 등 화기에 의한 노이즈 증가가 거의 없고, ML 검출로 인해 ISI로 인한 손실을 극복하여 신호를 한층 신뢰성 있게 검출할 수 있게 된다.

이상의 설명에서와 같이 본 발명에 따른 데이터 기록/재생장치의 신호검출방법 및 그 장치는, 광 기록/재생장치의 채널에 맞는 PRML 시스템을 구현하고 있어 광 기록/재생장치와 유사한 2+D+D²+D³의 스펙트럼으로 신호를 등화한 후 비터비로 ML을 검출하며, 그에 따라 노이즈가 거의 없고, ISI로 인한 손실을 극복하여 신호를 한층 신뢰성있게 검출할 수 있다. 또한, 비터비의 구조를 8개의 컴페어, 16개의 브랜치 구조에서 2개의 컴페어, 8개의 브랜치 구조로 단순화함으로써 신호를 고속으로 검출할 수 있는 장점이 있다.

도 1은 본 발명에 따른 데이터 기록/재생장치의 신호검출장치의 구성을 개략적으로 나타내 보인 블록도.

도 2는 본 발명에 따른 데이터 기록/재생장치의 신호검출장치의 비터비 검출 기의 구현을 위해 사용된 비터비 트렐리스의 다이어그램.

도 3은 도 1의 데이터 기록/재생장치의 신호검출장치의 비터비 검출기의 내부 시스템 구성도.

도 4는 도 3의 비터비 검출기의 BMC/ACS의 내부 시스템 구성도,

도 5는 도 4의 BMC/ACS의 제1스테이트(S_O)에서의 연산 알고리즘의 개요도.

도 6은 도 4의 BMC/ACS의 제2스테이트(S₃)에서의 연산 알고리즘의 개요도.

도 7은 도 4의 BMC/ACS의 제3스테이트(S₄)에서의 연산 알고리즘의 개요도,

도 8은 도 4의 BMC/ACS의 제4스테이트(S₆)에서의 연산 알고리즘의 개요도.

도 9는 도 4의 BMC/ACS의 제5스테이트(S₇)에서의 연산 알고리즘의 개요도.

도 10은 도 3의 비터비 검출기의 경로 메모리의 내부 시스템 구성도.

도 11은 본 발명에 따른 데이터 기록/재생장치의 신호검출방법에 있어서, 채널과 (1+D)³, 2+D+D²+D³의 스펙트럼 응답특성을 나타내 보인 그래프.

〈도면의 주요 부분에 대한 부호의 설명〉

11...A/D변환기 12...FIR 필터

13...비터비 검출기 14...지연 소자

13a...BMC/ACS 13b...경로 메모리

40,41,42,43,44...제1,제2,제3,제4,제5스테이트

51...승산기 52,93...제1가감산기

53,94...제2가감산기 54,95...제3가감산기

55,96,116,117,118,119...멀티플렉서 61...감산기

71,81...가감산기 91,92...제1,제2승산기

120...NOT 게이트

Claims

임의의 정수시간(k)을 인덱스로 하는 디지탈 신호(U_k)를 기록 및 재생하는 광 데이터 기록/재생장치의 채널의 신호를 검출하는 방법에 있어서,

상기 데이터 기록/재생장치에서 재생된 후, 외부 대역 잡음이 제거된 아날로그 신호를 디지탈 신호로 변환하는 단계;

상기 디지탈 신호를 2+D+D²+D³의 다항식으로 표현되는 스펙트럼 신호로 변형하는 단계; 및

MLSD(Maximum Likelihood Sequence Detection) 방식에 의해 상기 광 데이터 기록/재생 장치에 기록했던 데이터를 상기 변형된 스펙트럼 신호로부터 검출하는 단계를 포함하는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출방법.
제 1항에 있어서,

상기 MLSD 방식은 채널이 상기 디지탈 신호(U_k) 값이 +1 또는 -1인 2진 심볼을 전송 또는 기록하고, 블록신호를 필터링 및 샘플링하여 상기 다항식 2+D+D₂+D₃을 특징으로 하는 신호간섭을 갖는 샘플 신호(Z_k)를 얻고, 이 샘플 신호(Z_k)로부터 전송 또는 기록되었을 확률이 가장 높은 2진 심볼을 결정하는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출방법.
제 2항에 있어서 ,

상기 2진 심볼의 결정에 있어서, 각 샘플 시간마다 하나의 기준 스테이트의 서바이버 메트릭 값과 다른 스테이트의 서바이버 메트릭 값의 차이인 서바이버 디퍼런스 메트릭 값을 모든 정당한 스테이트에 대하여 계산 및 갱신하고, 매 샘플 시간마다 각 정당한 스테이트에서 계산되는 서바이버 디퍼런스 메트릭 값은 이전 샘플 시간의 스테이트로부터 현재 스테이트로 이동이 가능하고 정당한 경로들 중에서 메트릭 값을 최대화하도록 선택 및 갱신되는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출방법.
제 3항에 있어서,

상기 스테이트 및 스테이트 간의 이동경로가 정당한진의 여부는 데이터에 사용된 코드의 조건에 따라 결정되는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출방법.
제 2항에 있어서,

상기 2진 심볼의 결정은 스테이트의 2진 서바이버 시이퀀스를 갱신하도록 하는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출방법.
임의의 정수시간(k)을 인덱스로 하는 디지탈 신호(U_k)를 기록 및 재생하는 광 데이터 기록/재생 장치의 신호를 검출하는 장치에 있어서,

상기 데이터 기록/재생장치에서 재생된 후, 외부 대역 잡음이 제거된 아날로그 신호를 디지탈 신호로 변환하는 A/D변환기;

상기 A/D변환기에 의해 변환된 디지탈 신호를 2+D+D²+D³의 다항식으로 표현되는 스펙트럼 신호로 변형하는 필터; 및

MLSD(Maximum Likelihood Sequence Detecion) 방식에 의해 상기 광 데이터 기록/재생 장치에 기록했던 데이터를 상기 변형된 스펙트럼 신호로부터 검출하는 비터비 검출기를 포함하는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출장치.
제 6항에 있어서,

상기 A/D변환기와 필터 사이에 상기 디지탈 신호의 처리를 위한 클락을 맞추어주기 위한 지연소자를 더 포함하는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출장치.
제 6항에 있어서 ,

상기 비터비 검출기는 스테이트 메트릭을 계산 및 갱신하는 BMC/ACS와, 상기 BMC/ACS에 의해 계산 및 갱신된 데이터를 바탕으로 비터비 검출기의 최종 출력을 결정하는 경로 메모리로 구성되어 있는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출장치.
제 8항에 있어서,

상기 BMC/ACS는 결정 비트를 동시에 생성하여 출력하는 5개의 스테이트(S₀,S₃,S₄,S₆,S₇)와, 상기 5개의 각 스테이트(S₀,S₃,S₄,S₆,S₇)로부터의 출력신호를 입력받아 각각 소정 시간 지연시킨 후 출력하는 5개의 지연소자의 조합회로로 구성되어 있는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출장치.
제 9항에 있어서,

상기 S₀ 스테이트는 2개의 신호를 입력받아 곱셈을 수행하는 1개의 승산기와, 2개의 신호 및 4개의 신호를 입력받아 가감산을 수행하는 3개의 가감산기와, 선택적 입력단자의 입력값에 따라 대응되는 신호를 출력하는 1개의 멀티플렉서의 조합회로로 구성되어 있는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출장치.
제 9항에 있어서,

상기 S₃ 스테이트는 2개의 신호를 입력받아 감산을 수행하는 1개의 감산기로 구성되어 있는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출장치.
제 9항에 있어서,

상기 S₄ 스테이트는 2개의 신호를 입력받아 가감산을 수행하는 1개의 가감산기로 구성되어 있는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출장치.
제 9항에 있어서,

상기 S₆ 스테이트는 3개의 신호를 입력받아 가감산을 수행하는 1개의 가감산기로 구성되어 있는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출장치.
제 9항에 있어서,

상기 S₇ 스테이트는 각각 2개의 신호를 입력받아 곱셈을 수행하는 2개의 승산기와, 각각 4개의 신호를 입력받아 가감산을 수행하는 3개의 가감산기와, 선택적 입력단자의 입력값에 따라 대응되는 신호를 출력하는 1개의 멀티플렉서의 조합회로로 구성되어 있는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출장치.
제 10항 또는 제 14항에 있어서,

상기 승산기의 출력은 별도의 곱셈장치없이 "shift and add" 연산으로 구해지는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출장치.
제 8항에 있어서,

상기 경로 메모리는 서바이벌 경로를 저장하고 출력하기 위해 시프트 레지스터로 구성되어 있는 것을 특징으로 하는 데이터 기록/재생장치의 신호검출장치.