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KR100471164B1 - 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법 - Google Patents

금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법 Download PDF

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KR100471164B1
KR100471164B1 KR10-2002-0016328A KR20020016328A KR100471164B1 KR 100471164 B1 KR100471164 B1 KR 100471164B1 KR 20020016328 A KR20020016328 A KR 20020016328A KR 100471164 B1 KR100471164 B1 KR 100471164B1
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Abstract

금속-절연체-금속(Metal-Insulator-Metal) 캐패시터를 갖는 반도체장치 및 그 제조방법이 개시된다. 상기 반도체장치는 반도체기판 상에 형성된 하부배선, 상기 하부배선을 갖는 반도체기판 상에 형성된 금속간 절연막, 상기 금속간 절연막을 관통하여 상기 하부배선을 노출시키는 복수개의 개구부들, 상기 개구부들의 내측벽, 상기 노출된 하부배선의 표면 및 상기 개구부들 사이의 상기 금속간 절연막 상에 콘포멀하게 형성된 하부전극, 상기 하부전극 상에 차례로 적층된 유전체막 및 상부전극, 및 상기 상부전극 상에 배치된 상부배선을 포함한다. 종래에 MIM 캐패시터에 대비하여 제한된 평면적에서 캐패시터의 유효표면적을 증가시켜 정전용량을 증가시킬 수 있으며, 또한 기존의 금속배선 공정과 자연스럽게 정합할 수 있으며, 특히 다마신 공정과도 자연스럽게 정합하여 형성할 수 있는 장점이 있다.

Description

금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING METAL-INSULATOR-METAL CAPACITOR AND FABRICATION METHOD THEREOF}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 금속-절연체-금속(Metal-Insulator-Metal, 이하 MIM이라 함) 구조의 캐패시터를 포함하는 반도체장치 및 그 제조방법에 관한 것이다.
로직 소자의 구성을 위하여 수동 소자인 캐패시터가 다양한 용도로 사용되고 있다. 예컨대, MPU(Micro Processor Unit) 소자에서는 디커플링 캐패시터, AD(Analog to Digital) 컨버터 또는 DA(Digital to Analog) 컨버터에서는 캐패시터 어레이 등이다. 그런데, 현재 동작 주파수 증가 및 컨버터의 비트(bit) 증가에 따라 점점 대용량의 캐패시터가 필요하게 된다.
제한된 단위 면적 내에 캐패시터의 용량(C)을 적정값 이상 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:전극의 표면적, d:유전체 두께) 와 같이, 첫째는 유전체 두께(d)를 감소시키는 방법, 둘째는 캐패시터 전극의 표면적(As)을 증가시키는 방법, 셋째는 유전율(ε)이 높은 재료를 사용하는 방법이 있다.
이 중에서 전극의 표면적을 증가시키는 방법에 대하여 살펴보면, 종래의 아날로그 캐패시터는 상호 연결배선인 금속배선을 각각 상부전극과 하부전극으로 사용하기 때문에 캐패시터의 유효표면적이 평면적이다.
도 1a 내지 도 1e는 종래 기술에 의한 MIM형 캐패시터 및 층간 배선간의 콘택플러그를 갖는 반도체장치의 제조방법을 나타내는 단면도들이다.
도 1a를 참조하면, 층간절연막(2)을 형성하고 상기 층간절연막(2)의 상부에 금속 도전막을 형성하고 패터닝하여 캐패시터의 하부전극(4a) 및 하부배선(4b)을 형성한다. 도면에는 도시되어 있지 않지만 상기 층간절연막(2) 하부에는 반도체소자가 형성된 반도체기판이 존재한다. 상기 캐패시터의 하부전극(4a) 및 하부배선(4b) 상에 금속간 절연막(6)을 형성하고 평탄화 공정을 진행한다.
도 1b를 참조하면, 통상의 사진식각 공정을 사용하여 상기 캐패시터의 하부전극(4a)을 노출시키는 콘택홀(8)을 형성한다. 상기 하부전극이 노출되는 콘택홀(8)은 캐패시터의 유효 표면적이 되므로 넓은 크기를 가진다.
도 1c를 참조하면, 상기 콘택홀(8)을 포함하는 기판 전면에 유전체막(10)을 형성한다.
도 1d를 참조하면, 통상의 사진식각 공정을 사용하여 상기 하부배선(4b)을 노출시키는 비아홀(12)을 형성한다. 상기 비아홀(12)은 하부배선 및 상부배선을 전기적으로 연결하는 역할을 하는 것으로서 상기 콘택홀(8)보다는 좁게 형성된다.
도 1e를 참조하면, 기판 전면에 상부배선 도전막을 형성하고 패터닝하여, 캐패시터의 상부전극(14a) 및 상부배선(14b)을 형성한다.
상술한 종래의 MIM 캐패시터는 캐패시터의 유효표면적이 평면적이므로 캐패시터의 용량확보에 있어서 제한을 가지고 있는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 층간 배선 사이에 형성되는 캐패시터의 유효 표면적을 증가시킨 3차원 MIM 캐패시터를 갖는 반도체장치 및 그 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 반도체기판 상에 하부배선이 형성되어 있으며, 상기 하부배선을 갖는 반도체기판 상에 금속간 절연막이 형성되어 있다. 상기 금속간 절연막을 관통하여 상기 하부배선을 노출시키는 복수개의 개구부들이 형성되어 있는데, 상기 개구부들은 평면적으로는 홀 형, 스트라이프 형, 메쉬 형의 형상을 가지고 있다. 상기 개구부들의 내측벽, 상기 노출된 제1 하부배선의 표면 및 상기 개구부들 사이의 상기 금속간 절연막 상에 콘포멀하게 하부전극, 유전체막 및 상부전극이 적층되어 있는데, 종래기술과 대비하여 상기 개구부의 측면을 캐패시터의 유효표면적으로 이용하기 때문에 상당한 캐패시터의 용량 증가를 가져올 수 있다. 상기 상부전극 상에는 상부배선이 형성되어 있으며, 상기 상부배선은 상기 상부전극과 전기적으로 접속되어 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조방법은 반도체기판 상에 하부배선을 형성하고, 상기 하부배선 상에 금속간 절연막을 형성한다. 상기 금속간 절연막을 관통하여 상기 하부배선을 노출시키는 복수의 개구부들을 형성하는데, 상기 개구부들은 바람직하게는 평면적으로 홀 형, 스트라이프 형, 및 메쉬 형의 형상을 가지고 있다. 상기 개구부들의 내측벽, 상기 노출된 하부배선의 표면 및 상기 개구부들 사이의 상기 금속간 절연막 상에 콘포멀하게 하부전극 도전막, 유전체막 및 상부전극 도전막을 차례로 적층하고 패터닝하여 캐패시터 패턴을 형성한다. 이어서 상기 캐패시터 패턴 상에 상부배선을 형성한다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
칩 사이즈 감소로 제한된 평면적 내에서 캐패시터의 유효표면적을 증대시켜 MIM 캐패시터의 용량을 증가시키도록 한다. 즉, 캐패시터를 단면적으로는 굴곡이 있는 3 차원 구조를 가지며, 평면적으로는 홀(hole)형, 스트라이프(stripe) 형, 메쉬(mesh) 형으로 캐패시터을 형성하여 캐패시터의 용량을 극대화 한다.
도 2a 내지 도 2c는 본 발명의 실시예들에 따른 캐패시터의 평면도들이다.
도 2a는 홀 형(hole type)으로써, 전체 캐패시터 형성영역(15) 내에 9개의 3차원 홀 형 캐패시터 형성영역(16)이 있다.
도 2b는 스트라이프 형(stripe type)으로써, 전체 캐패시터 형성영역(15) 내에 3개의 스트라이프 형 캐패시터 형성영역(17) 있다.
도 2c는 메쉬 형(mesh type)으로써, 전체 캐패시터 형성 개구부(15) 내에 3*3 메쉬형 캐패시터 형성영역(18)이 있다.
도 3a는 도 2a의 홀 형의 캐패시터를 Ⅰ-Ⅰ'따라 취해진 단면도이며, 또한 도 2b의 스트라이프 형의 캐패시터를 Ⅱ-Ⅱ'따라 취해진 단면도이다. 도 3b는 도 2c의 메쉬 형의 캐패시터를 Ⅲ-Ⅲ'따라 취해진 단면도이다. 도 3a및 도 3b에 도시된 MIM 캐패시터는 편의상 동일한 도면부호를 사용한다.
도 3a 및 도 3b를 참조하면, 층간절연막(30) 상에 하부배선(32)이 형성되어 있으며, 상기 하부배선(32) 상에 금속간 절연막(34)이 형성되어 있다. 상기 금속간 절연막(34)을 관통하여 상기 하부배선(32)을 노출하는 복수의 개구부들(35)이 형성되어 있다. 상기 개구부들(35)의 내측면, 상기 노출된 하부배선(32)의 표면 및 상기 개구부들 사이의 상기 금속간 절연막(34) 상에 캐패시터의 하부전극(36), 유전체막(38) 및 캐패시터의 상부전극(40)이 형성되어 있다. 상기 캐패시터의 상부전극(40) 상에는 상부배선(42)이 형성되어 있다.
상술한 본 발명의 3차원 캐패시터는 종래의 단순 평판형의 캐패시터와 비교해서 굴곡을 가진 요철구조를 가지기 때문에 상당한 수준의 캐패시터의 용량 증가를 이룰 수 있다.
이하, 통상적인 금속배선 공정과 동시에 형성되는 3차원 홀 형 캐패시터 제조방법의 바람직한 실시예를 상세히 설명한다. 스트라이프 형이나 메쉬 형 캐패시터도 동일한 공정 순서를 가진다.
본 발명은 종래의 다층 금속배선 공정과 공정순서를 정합할 수 있는 MIM 캐패시터 제조방법이므로 이후 실시예에서는 캐패시터 및 금속배선 형성공정을 동시에 도시한다.
(실시예1)
도 4a 내지 도 4f는 본 발명의 제1 실시예에 따른 두 층의 금속배선에 홀 형 캐패시터를 형성하는 제조공정 단면도들이다.
도 4a를 참조하면, 층간절연막(50)을 형성하고 상기 층간절연막(50) 상에 하부배선 도전막을 형성하고 패터닝하여 하부배선(52a, 52b)을 형성한다. 도면에는 도시되어 있지 않지만 상기 층간절연막(50)의 하부에는 통상의 반도체소자 공정이 진행되어 있다. 상기 하부배선(52a, 52b)은 제1 하부배선(52a) 및 제2 하부배선(52b)으로 이루어진다. 상기 하부배선 도전막은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나로 형성할 수 있으며, 두께는 1000Å 내지 10000Å의 범위에서 형성한다.
다음으로, 상기 하부배선(52a, 52b)을 포함하는 기판 전면에 식각저지막(54)을 형성할 수 있다. 상기 식각저지막(54)은 플라즈마 강화 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함) 방식으로 증착되는 SiN, SiC, 또는 SiCN 막이 사용되며, 100Å 내지 1000Å 범위의 두께로 형성할 수 있다.
다음으로, 금속간 절연막(56)을 형성하고 평탄화 공정을 진행한다. 상기 금속간 절연막은 SiO2 , SiOC, SiOH, SiOCH 또는 저유전율(low-k) 절연막이 사용될 수 있다. 저유전율(low-k) 절연막은 배선간 기생용량 및 배선저항을 감소시켜 디바이스의 속도를 보다 빠르게 하고, 디바이스의 상호간섭(crosstalk)을 저감시킬 수 있다. 형성방법은 PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD), 스핀코팅(spin coating) 방식이 사용되며, 두께는 3000Å 내지 10000Å의 범위에서 형성한다.
다음으로, 상기 금속간 절연막(56) 및 식각저지막(54)을 감광막 패턴을 이용하여 선택적으로 식각하여 비아홀(57)을 형성한다.
이어서, 상기 비아홀(57)을 장벽금속층 및 도전물질로 채운 후에 평탄화하여 도전성 콘택플러그(58)를 형성한다. 상기 장벽금속층은 Ta, TaN, TiN, WN, TaC, WC, TiSiN, TaSiN 중에서 선택된 어느 하나 또는 이들을 조합하여 사용하며, 증착 방법으로는 물리기상증착법(Physical Vapor Deposition; 이하 PVD라 함), 화학기상증착법(Chemical Vapor Deposition; 이하 CVD라 함)법, 원자막증착법(Atomic Layer Deposition; 이하 ALD라 함) 중에서 선택된 방법을 사용할 수 있다. 상기 도전물질은 텅스텐(W)으로 형성할 수 있다.
도 4b를 참조하면, 상기 금속간 절연막(56) 및 식각저지막(54)을 감광막 패턴을 이용하여 선택적으로 식각하여 상기 제1 하부배선(52a)의 표면을 노출시키는 복수의 개구부들(60)을 형성한다. 도 4b의 단면도에는 3개의 개구부가 형성되어 있다.
도 4c를 참조하면, 상기 개구부(60)를 포함하는 기판 전면에 하부전극 도전막(62), 유전체막(64), 및 상부전극 도전막(66)을 형성한다.
상기 하부전극 및 상부전극 도전막(62, 66)은 Ti, TiN, Ta, TaN, Pt, Ru, Ir, W 중에서 선택된 적어도 하나로 형성하며, 두께는 300Å 내지 5000Å의 범위로 형성할 수 있다.
상기 유전체막(64)은 실리콘 산화막, 실리콘 질화막, 탄탈륨(Ta) 산화막, 바륨-스트론튬-티타늄(Ba-Sr-Ti) 산화막, 지르코늄(Zr) 산화막, 하프늄(Hf) 산화물, 납-아연-티타늄(Pb-Zn-Ti) 산화물, 스트론튬-비스무스-탄탈륨(Sr-Bi-Ta) 산화물 중에서 선택된 적어도 하나를 사용할 수 있다. 증착방법으로는 CVD, PVD, ALD법 중에서 선택된 어느 하나의 방법을 사용할 수 있으며, 상기 유전체막의 두께는 100Å 내지 2000Å의 범위로 형성할 수 있다.
도 4d를 참조하면, 상기 상부전극 도전막(66), 유전체막(64), 및 하부전극 도전막(62)을 사진공정에 의하여 형성된 감광막 패턴을 이용하여 선택적으로 식각하여 캐패시터 패턴(68)을 형성한다. 상기 캐패시터 패턴(68)은 상기 개구부들(60)의 내측면, 상기 노출된 제1 하부배선(52a)의 표면 및 상기 개구부들 사이의 상기 금속간 절연막(56)을 따라서 굴곡을 가진 요철구조를 가지기 때문에 종래보다 넓은 유효표면적을 가진다. 즉, 종래의 캐패시터에 대비하여 개구부의 측면을 이용하기 때문에 캐패시터의 용량이 증가한다.
상기 캐패시터 패턴(68)은 상기 상부전극 도전막, 유전체막, 및 하부전극 도전막을 동시에 건식식각하는 경우에는 수직한 프로파일을 갖게 된다. 이는 이 후의 상층배선을 패터닝 할 때 수직한 프로파일 측면에 펜스(fence)가 잔류하여 상기 상부전극과 하부전극 사이에 전류통로가 형성되는 브릿지(bridge) 현상이 발생할 수가 있다.
브릿지 현상을 예방하는 방법은 동시에 수직한 프로파일을 형성하고 절연막을 형성하고, 전면식각하여 수직한 프로파일 측면에 절연막 스페이서를 형성하는 방법이 있다. 또는, 도 4d에 도시한 바와 같이 두 번의 사진식각공정을 실시하는 방법이 있는데, 이는 먼저 상기 상부전극 도전막(66)을 패터닝하고, 이후에 상기 유전체막(64) 및 하부전극 도전막(62)을 패터닝하는 방법이다.
도 4e를 참조하면, 상기 캐패시터 패턴(68)을 포함하는 기판 전면에 상부배선 도전막(70)을 형성한다. 상기 상부배선 도전막(70)의 형성방법은 상술한 하부배선 도전막의 형성방법과 동일하다.
도 4f를 참조하면 상기 상부배선 도전막(70)을 선택적으로 식각하여 상부배선(70a, 70b)을 형성한다. 상기 상부배선은 제1 상부배선(70a) 및 제2 상부배선(70b)으로 이루어진다.
(실시예2)
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 통상의 두 층의 금속배선에 홀 형 캐패시터를 형성하는 제조공정 단면도들이다.
도 5a를 참조하면, 층간절연막(80)을 형성하고, 상기 층간절연막(80)의 상부에 하부배선 도전막을 형성하고 패터닝하여 하부배선(82a, 82b)을 형성한다. 도면에는 도시되어 있지 않지만 상기 층간절연막(80)의 하부에는 통상의 반도체소자 공정이 진행되어 있다. 상기 하부배선은 제1 하부배선(82a) 및 제2 하부배선(82b)으로 이루어진다. 상기 하부배선 도전막의 형성방법은 제1 실시예와 동일한다.
다음으로, 상기 하부배선(82a, 82b)을 포함하는 기판 전면에 식각저지막(84)을 형성하고, 상기 식각저지막(84) 상에 금속간 절연막(86)을 형성한다. 상기 식각저지막(84) 및 금속간 절연막(86)의 형성방법은 제1 실시예와 동일하다.
다음으로, 상기 금속간 절연막(86) 및 상기 식각저지막(84)을 선택적으로 식각하여 제1 하부배선(82a)의 표면을 노출시키는 복수의 개구부들(88)을 형성한다. 도 5a의 단면도에는 3개의 개구부가 형성되어 있다.
도 5b를 참조하면, 상기 개구부(88)를 포함하는 기판 전면에 하부전극 도전막(90), 유전체막(92), 및 상부전극 도전막(94)을 형성한다. 상기 하부전극 도전막(90), 유전체막(92), 및 상부전극 도전막(94)의 형성방법은 제1 실시예와 동일하다.
도 5c를 참조하면, 상기 상부전극 도전막(94), 유전체막(92) 및 하부전극 도전막(90)을 선택적으로 식각하여 캐패시터 패턴(96)을 형성한다.
상기 캐패시터 패턴(96)은 상기 개구부들(88)의 내측벽, 상기 노출된 제1 하부배선(82a)의 표면 및 상기 개구부들 사이의 금속간 절연막(86)을 따라서 굴곡을 가진 요철구조를 가지기 때문에 종래보다 넓은 유효표면적을 가진다. 즉, 종래의 캐패시터에 대비하여 개구부의 측면을 이용하기 때문에 캐패시터의 용량이 증가한다.
상기 캐패시터 패턴(96)은 상기 상부전극 도전막, 유전체막, 및 하부전극 도전막을 동시에 건식식각하는 경우에는 수직한 프로파일을 갖게 된다. 따라서 제1 실시예에서 상술하였듯이 후속 공정에서 발생할 수 있는 브릿지 현상을 방지하기 위하여 절연막 스페이서를 형성하거나, 또는 도 5c에 도시한 바와 같이 먼저 상부전극 도전막(94)을 패터닝하고, 이후에 상기 유전체막(92) 및 상기 하부전극 도전막(90)을 동시에 패터닝할 수 있다.
도 5d를 참조하면, 상기 금속간 절연막(86) 및 식각저지막(84)을 사진공정에 의하여 형성된 감광막 패턴을 이용하여 선택적으로 식각하여 상기 제2 하부배선(82b)의 표면을 노출시키는 비아홀(98)을 형성한다.
도 5e를 참조하면, 상기 비아홀(98)을 충분히 채우는 상부배선 도전막(100)을 형성한다. 상기 상부배선 도전막(100)의 형성방법은 제1 실시예와 동일하다. 도면에는 도시되어 있지 않지만 상기 상부배선 도전막을 형성하기 전에는 장벽금속층을 형성할 수 있다.
주목할 점은 제1 실시예와 대비하여 도전성 플러그를 형성할 수는 없다. 이는 도전성 플러그를 형성하기 위한 평탄화 공정시에 상기 금속간 절연막(86) 상부에 형성되어 있는 캐패시터 패턴(96)이 같이 제거 될 수 있기 때문이다. 따라서 비아홀을 채우는 동시에 상부배선 도전막을 동시에 형성하여야 한다.
도 5f를 참조하면, 상기 상부배선 도전막(100)을 사진공정에 의하여 형성된 감광막 패턴을 이용하여 선택적으로 식각하여 상부배선(100a, 100b)을 형성한다. 상기 상부배선은 제1 상부배선(100a) 및 제2 상부배선(100b)으로 이루어진다.
(실시예3)
도 6a 내지 도 6f는 본 발명의 제3 실시예에 따른 세 층의 금속배선에 홀 형 캐패시터를 형성하는 제조공정 단면도들이다. 본 발명은 두 층간의 금속배선 사이 또는 세층간의 금속배선뿐만 아니라 그 이상의 배선 사이에서도 MIM 캐패시터를 다양하게 형성할 수 있다. 다층배선 사이에서 MIM 캐패시터를 형성할 경우의 장점으로는 제한된 면적에서 높이 증가에 따른 캐패시턴스의 증가이다.
도 6a를 참조하면, 층간절연막(110)을 형성하고 상기 층간절연막(110) 상에 하부배선 도전막을 형성하고 패터닝하여 하부배선(112a, 112b)을 형성한다. 도면에는 도시되어 있지 않지만 상기 층간절연막(110)의 하부에는 통상의 반도체소자 공정이 진행되어 있다. 상기 하부배선은 제1 하부배선(112a) 및 제2 하부배선(112b)으로 이루어진다. 상기 하부배선 도전막은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나로 형성할 수 있으며, 두께는 1000Å 내지 10000Å의 범위에서 형성할 수 있다.
다음으로, 상기 하부배선(112a, 112b) 상에 제1 식각저지막(114)을 형성할 수 있다. 상기 제1 식각저지막(114)은 PECVD법으로 증착되는 SiN, SiC, 또는 SiCN 막이 사용되며, 100Å 내지 1000Å 범위의 두께로 형성할 수 있다.
다음으로, 제1 금속간 절연막(116)을 형성하고 평탄화 공정을 진행한다. 상기 제1 금속간 절연막은 SiO2 , SiOC, SiOH, SiOCH 또는 유전률(k) 3.0 이하의 저유전율 절연막이 사용될 수 있다. 형성방법은 PECVD, HDP-CVD, APCVD, 스핀코팅(spin coating) 방식이 사용되며, 두께는 3000Å 내지 10000Å의 범위에서 형성할 수 있다.
다음으로, 상기 제1 금속간 절연막(116) 및 제1 식각저지막(114)을 선택적으로 식각하여 상기 제2 하부배선(112b)의 상부를 노출시키는 비아홀(117)을 형성한다.
다음으로, 상기 비아홀(117)을 장벽금속층 및 도전물질로 채운 후에 평탄화하여 도전성 제1 콘택플러그(118)를 형성한다. 상기 장벽금속층은 Ta, TaN, TiN, WN, TaC, WC, TiSiN, TaSiN 중에서 선택된 어느 하나 또는 이들을 조합하여 사용하며, 증착 방법으로는 PVD(Physical Vapor Deposition)법, CVD(Chemical Vapor Deposition)법, ALD(Atomic Layer Deposition)법 중에서 선택된 방법을 사용할 수 있다. 상기 도전물질은 텅스텐(W)으로 형성할 수 있다.
다음으로 상기 제1 콘택플러그(118)를 포함하는 기판 전면에 중간배선 도전막을 형성하고 패터닝 하여 중간배선(120)을 형성한다. 중간배선 도전막 형성방법은 상술한 하부배선 형성방법과 동일하다.
다음으로, 상기 중간배선(120)을 포함하는 기판 전면에 제2 식각저지막(122)을 형성할 수 있으며, 상기 제2 식각저지막(122) 상에 제2 금속간 절연막(124)을 형성한다. 상기 제2 식각저지막(122)의 형성방법은 상기 제1 식각저지막(114) 형성방법과 동일하며, 상기 제2 금속간 절연막(124)의 형성방법은 상기 제1 금속간 절연막(116)의 형성방법과 동일하다.
다음으로, 상기 제2 금속간 절연막(124) 및 제2 식각저지막(122)을 선택적으로 식각하여 상기 중간배선(120)의 표면을 노출시키는 비아홀을 형성한다.
다음으로, 상술한 제1 콘택플러그(118)와 동일한 방법으로 제2 콘택플러그(126)를 형성한다.
도 6b를 참조하면, 상기 제2 금속간 절연막(124), 상기 제2 식각저지막(122), 상기 제1 금속간 절연막(116) 및 제1 식각저지막(114)을 사진공정에 의하여 형성된 감광막 패턴을 이용하여 선택적으로 식각하여 상기 제1 하부배선(112a)의 표면을 노출시키는 복수의 개구부들(128)을 형성한다. 도 6b의 단면도에는 3개의 개구부가 형성되어 있다.
도 6c를 참조하면, 상기 개구부(128)를 포함하는 기판 전면에 하부전극 도전막(130), 유전체막(132), 및 상부전극 도전막(134)을 형성한다.
상기 하부전극 및 상부전극 도전막(130, 134)은 Ti, TiN, Ta, TaN, Pt, Ru, Ir, W 중에서 선택된 적어도 하나로 형성하며, 두께는 300Å 내지 5000Å의 범위로 형성할 수 있다.
상기 유전체막(132)은 실리콘 산화막, 실리콘 질화막, 탄탈륨(Ta) 산화막, 바륨-스트론튬-티타늄(Ba-Sr-Ti) 산화막, 지르코늄(Zr) 산화막, 하프늄(Hf) 산화물, 납-아연-티타늄(Pb-Zn-Ti) 산화물, 스트론튬-비스무드-탄탈륨(Sr-Bi-Ta) 산화물 중에서 선택된 적어도 하나로 형성할 수 있으며, 형성방법으로는 CVD, PVD, ALD법 등을 사용할 수 있다. 상기 유전체막의 두께는 100Å 내지 2000Å의 범위로 형성할 수 있다.
도 6d를 참조하면, 상기 상부전극 도전막(134), 상기 유전체막(132), 및 상기 하부전극 도전막(130)을 사진공정에 의하여 형성된 감광막 패턴을 이용하여 선택적으로 식각하여 캐패시터 패턴(136)을 형성한다. 상기 캐패시터 패턴(136)은 상기 금속간 절연막(116, 124) 및 노출된 상기 제1 하부배선(112a)의 표면을 따라서 굴곡을 가진 요철구조를 가지기 때문에 종래보다 넓은 유효표면적을 가진다. 즉, 종래의 캐패시터에 대비하여 개구부의 측면을 이용하기 때문에 캐패시터의 용량이 증가한다.
상기 캐패시터 패턴(136)은 상기 상부전극 도전막, 유전체막, 및 하부전극 도전막을 동시에 건식식각하는 경우에는 수직한 프로파일을 갖게 된다. 따라서, 제1 실시예에서 상술하였듯이 후속 공정에서 발생할 수 있는 브릿지 현상을 방지하기 위하여 절연막 스페이서를 형성하거나, 또는 도 6d에 도시한 바와 같이 먼저 상부전극 도전막을 패터닝하여 상부전극(134)을 형성하고, 이후에 상기 유전체막(132) 및 하부전극 도전막(130)을 동시에 패터닝할 수 있다.
도 6e를 참조하면, 상기 캐패시터 패턴(136)을 포함하는 기판 전면에 상부배선 도전막(138)을 형성한다. 상기 상부배선 도전막 형성방법은 상술한 하부배선 형성방법과 동일하다.
도 6f를 참조하면 상기 상부배선 도전막(138)을 패터닝하여 상부배선(138a, 138b)을 형성한다. 상기 상부배선은 제1 상부배선(138a) 및 제2 상부배선(138b)으로 이루어진다.
(실시예4)
도 7a 내지 도 7g는 본 발명의 제4 실시예에 따른 세 층의 금속배선에 홀 형 캐패시터를 형성하는 제조공정 단면도들이다. 제3 실시예는 캐패시터와 금속간 도전성 콘택플러그를 형성하는데 있어서, 도전성 콘택플러그를 먼저 형성한다면, 제4 실시예에서는 캐패시터를 먼저 형성하고, 도전성 콘택플러그를 형성하는 방법이다.
도 7a를 참조하면, 층간절연막(140), 하부배선(142a, 142b), 제1 식각저지막(144), 제1 금속간 절연막(146), 제1 콘택플러그(148), 중간배선(150), 제2 식각저지막(152), 제2 금속간 절연막(154)을 형성하는 공정은 상기 제3 실시예와 동일한다.
도 7b를 참조하면, 상기 제2 금속간 절연막(154), 상기 제2 식각저지막(152), 상기 제1 금속간 절연막(146) 및 제1 식각저지막(144)을 사진공정에 의하여 형성된 감광막 패턴을 이용하여 선택적으로 식각하여 제1 하부배선(142a)의 표면을 노출시키는 복수의 개구부들(156)를 형성한다. 도 7b의 단면도에는 3개의 개구부가 형성되어 있다.
도 7c를 참조하면, 상기 개구부(156)를 포함하는 기판 전면에 하부전극 도전막(158), 유전체막(160), 및 상부전극 도전막(162)을 형성한다. 상기 하부전극 도전막(158), 유전체막(160), 및 상부전극 도전막(162)의 형성방법은 제3 실시예와 동일하다.
도 7d를 참조하면, 상기 상부전극 도전막(162), 유전체막(160) 및 하부전극 도전막(158)을 선택적으로 식각하여 캐패시터 패턴(164)을 형성한다.
상기 캐패시터 패턴(164)은 상기 금속간 절연막(146, 154) 및 노출된 하부배선(142a)의 표면을 따라서 굴곡을 가진 요철구조를 가지기 때문에 종래보다 넓은 유효표면적을 가진다. 즉, 종래의 캐패시터에 대비하여 개구부의 측면을 이용하기 때문에 캐패시터의 용량이 증가한다.
상기 캐패시터 패턴(164)은 상기 상부전극 도전막, 유전체막, 및 하부전극 도전막을 동시에 건식식각하여 형성하는 경우에는 수직한 프로파일을 갖게 된다. 따라서, 제1 실시예에서 상술하였듯이 후속 공정에서 발생할 수 있는 브릿지 현상을 방지하기 위하여 절연막 스페이서를 형성하거나, 또는 도 7d에 도시한 바와 같이 먼저 상기 상부전극 도전막(162)을 패터닝하고, 이후에 상기 유전체막(160) 및 하부전극 도전막(158)을 패터닝할 수 있다.
도 7e를 참조하면, 상기 제2 금속간 절연막(154) 및 제2 식각저지막(152)을 사진공정에 의하여 형성된 감광막 패턴을 이용하여 선택적으로 식각하여 상기 중간배선(150)의 표면을 노출시키는 비아홀(166)을 형성한다.
도 7f를 참조하면, 상기 비아홀(166)을 충분히 채우는 상부배선 도전막(168)을 형성한다. 도면에는 도시되어 있지 않지만 상기 상부배선 도전막을 형성하기 전에는 장벽금속층을 형성할 수 있다.
주목할 점은 제3 실시예와 대비하여 콘택플러그를 형성할 수는 없다. 이는 콘택 플러그를 형성하기 위한 평탄화 공정시에 상기 제2 금속간 절연막(154)의 상부에 있는 상기 캐패시터 패턴(164)이 같이 연마 될 수 있기 때문이다. 따라서 비아홀을 채우는 동시에 상부배선 도전막을 동시에 형성하여야 한다.
계속해서, 상기 상부배선 도전막(168)을 사진공정에 의하여 형성된 감광막 패턴을 이용하여 선택적으로 식각하여 상부배선을 형성한다. 상기 상부배선은 제1 상부배선 및 제2 상부배선으로 이루어진다.
(실시예5)
제5 실시예 내지 제8실시예는 다마신 공정에 의하여 MIM 캐패시터 및 금속배선을 형성하는 실시예이다.
도 8a 내지 도 8h는 본 발명의 제5 실시예에 따른 다마신 공정에 의한 두 층의 금속배선에 홀 형 캐패시터를 형성하는 제조공정 단면도들이다. 제5 실시예의 배선 형성방법은 비아홀을 우선 형성하고, 배선홈을 후에 형성하는 듀얼 다마신(dual damascene) 공정이다.
도 8a를 참조하면, 층간절연막(170)을 형성하고 상기 층간절연막(170)을 선택적으로 식각하여 배선홈(171)을 형성한다. 도면에는 도시되어 있지 않지만 상기 층간절연막(170)의 하부에는 통상의 반도체소자 공정이 진행되어 있다.
다음으로, 상기 배선홈(171)을 채우는 장벽금속층(172) 및 하부배선 도전막을 형성하고, 화학 기계적 연마에 의하여 평탄화하여 하부배선(174a, 174b)을 형성한다. 상기 하부배선은 제1 하부배선(174a)과 제2 하부배선(174b)이 있다. 상기 장벽금속층(172)은 Ta, TaN, TiN, WN, TaC, WC, TiSiN, TaSiN 중에서 선택된 적어도 어느 하나로 형성하며, 형성 방법으로는 PVD, CVD, ALD법 중에서 선택된 어느 하나의 방법을 사용할 수 있다. 상기 하부배선 도전막은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나로 형성하며, 두께는 1000Å 내지 10000Å의 범위에서 형성할 수 있다. 하부배선 도전막을 형성하는 방법은 스퍼터법으로 막을 형성하고 리플로우(reflow) 하는 방법, CVD법으로 형성하는 방법, 전기도금법을 이용하는 방법 중에서 선택된 어느 하나를 사용할 수 있다. 전기도금법을 이용하는 경우에는 전해시에 전류를 흘리기 위하여 시드층(seed layer)을 장벽금속층 위에 형성할 필요가 있다.
다음으로, 상기 하부배선(174a, 174b)을 포함하는 기판 전면에 제1 식각저지막(176), 하부절연막(178), 및 제2 식각저지막 (180)을 형성한다.
상기 하부절연막(178)은 SiO2 , SiOC, SiOH, SiOCH 또는 유전률(k) 3.0 이하의 저유전율 절연막이 사용될 수 있으며, 형성방법은 PECVD, HDP-CVD, APCVD, 스핀코팅(spin coating) 방식이 사용될 수 있다.
상기 제1 식각저지막(176) 및 제2 식각저지막(180)은 PECVD법으로 증착되는 SiN, SiC, 또는 SiCN 막이 사용될 수 있으며, 100Å 내지 1000Å 범위의 두께로 형성할 수 있다.
도 8b를 참조하면, 상기 제2 식각저지막(180), 하부절연막(178) 및 제1 식각저지막(176)을 선택적으로 식각하여 상기 제1 하부배선(174a)의 표면을 노출시키는 복수의 개구부들(182)을 형성한다. 도면에는 3개의 개구부가 형성되어 있다.
도 8c를 참조하면, 상기 개구부(182)를 포함하는 기판 전면에 하부전극 도전막(184), 유전체막(186), 및 상부전극 도전막(188)을 형성한다.
상기 하부전극 및 상부전극 도전막(184, 188)은 Ti, TiN, Ta, TaN, Pt, Ru, Ir, W 중에서 선택된 적어도 하나로 형성하며, 두께는 300Å 내지 5000Å의 범위로 형성할 수 있다.
상기 유전체막(186)은 실리콘 산화막, 실리콘 질화막, 탄탈륨(Ta) 산화막, 바륨-스트론튬-티타늄(Ba-Sr-Ti) 산화막, 지르코늄(Zr) 산화막, 하프늄(Hf) 산화물, 납-아연-티타늄(Pb-Zn-Ti) 산화물, 스트론튬-비스무스-탄탈륨(Sr-Bi-Ta) 산화물 중에서 선택된 적어도 어느 하나로 형성할 수 있다. 형성방법으로는 CVD, PVD, ALD법 중에서 선택된 어느 하나의 방법을 사용할 수 있으며, 상기 유전체막의 두께는 100Å 내지 2000Å의 범위로 형성할 수 있다.
도 8d를 참조하면, 상기 상부전극 도전막(188), 유전체막(186) 및 하부전극 도전막(184)을 선택적으로 식각하여 캐패시터 패턴(190)을 형성한다.
상기 캐패시터 패턴(190)은 상기 하부절연막(178) 및 노출된 제1 하부배선(174a)의 표면을 따라서 굴곡을 가진 요철구조를 가지기 때문에 종래보다 넓은 유효표면적을 가진다. 즉, 종래의 캐패시터에 대비하여 개구부의 측면을 이용하기 때문에 캐패시터의 용량이 증가한다.
주목할 점은 상기 캐패시터 패턴(190)은 상기 상부전극 도전막, 유전체막, 및 하부전극 도전막을 동시에 건식식각하여 수직한 프로파일을 가져도 상관없다. 이는 다마신 공정에서는 이후에 상부전극 도전막을 직접 형성하지 않고 절연막을 형성하기 때문이다.
도 8e를 참조하면, 상기 캐패시터 패턴(190)를 포함하는 기판 전면에 상부절연막(192) 및 하드마스크막(194)을 형성한다.
도 8f를 참조하면, 상기 하드마스크막(194), 상부절연막(192), 제2 식각저지막(180), 하부절연막(178) 및 제1 식각저지막(176)을 선택적으로 식각하여 비아폭(D1)을 갖는 비아홀(196)을 형성한다.
도 8g를 참조하면, 상기 하드마스크막(194) 및 상부절연막(192)을 선택적으로 식각하여 배선폭(D2)을 갖는 배선홈(198)를 형성하며, 동시에 상기 캐패시터 패턴(190)의 표면을 노출시키는 개구부(200)를 형성한다.
도 8h를 참조하면, 상기 비아홀(196), 상기 배선홈(198), 및 상기 개구부(200)를 충분히 채우는 장벽금속층(202) 및 상부배선 도전층을 형성하고, CMP로 평탄화하여 비아플러그 및 제2 상부배선(204b) 및 제1 상부배선(204a)을 형성한다.
상술한 실시예에서는 캐패시터의 표면을 노출하는 개구부(200)를 배선홈(198)과 동시에 형성한다. 이와는 달리 도 8i에 도시한 바와 같이 비아홀(196)을 형성하면서 동시에 캐패시터의 표면을 노출하는 개구부(200)를 형성할 수도 있다. 이후에 배선홈(198)을 형성하면 도 8g의 결과물이 된다.
(실시예6)
제6 실시예는 배선홈을 먼저 형성하고 비아홀을 후에 형성하는 듀얼 다마신(dual damascene) 공정이다.
도 9a 및 도 9b는 본 발명의 제6 실시예에 따른 다마신 공정에 의한 두 층의 금속배선 및 금속배선 층간 사이에 홀 형 캐패시터를 형성하는 제조공정 단면도들이다. 제6 실시예의 공정순서는 제5 실시예의 도 8e의 공정까지는 동일하며, 동일한 도면부호를 사용한다.
도 9a를 참조하면, 도 8e의 공정까지 진행한 후에는 상기 하드마스크막(194) 및 상부절연막(192)을 선택적으로 식각하여 상기 제2 식각저지막(180)을 노출시키는 배선 폭(D2)의 배선홈(206)을 형성한다. 동시에 상기 캐패시터 패턴(190)의 표면을 노출시키는 개구부(200)를 형성한다.
다음으로, 다시 도 8g를 참조하면, 비아폭(D1)을 갖는 감광막 패턴을 이용하여 상기 제2 식각저지막(180), 하부절연막(178) 및 제1 식각저지막(176)을 선택적으로 식각하여 비아홀(196)을 형성한다. 이후의 공정은 제5 실시예와 동일한다.
상술한 실시예에서는 개구부(200)를 배선홈(198)과 동시에 형성한다. 이와는 달리 도 9b에 도시한 바와 같이 배선홈(206)만 먼저 형성할 수도 있다. 이후에 비아홀(196)을 형성하면서 캐패시터 패턴의 표면을 노출하는 개구부(200)를 형성하면 도 8g의 결과물이 된다.
(실시예7)
도 10a 내지 도 10h는 본 발명의 제7 실시예에 따른 다마신 공정에 의한 세 층의 금속배선에 홀 형의 캐패시터를 형성하는 제조공정 단면도들이다.
본 발명은 세 층의 금속배선 또는 그 이상의 배선 사이에서도 MIM 캐패시터를 다양하게 형성할 수 있다. 다층배선 사이에서 MIM 캐패시터를 형성할 경우의 장점으로는 제한된 면적에서 높이 증가에 따른 캐패시턴스의 증가이다.
도 10a를 참조하면, 층간절연막(210)을 형성하고 상기 층간절연막(210)을 선택적으로 식각하여 배선홈(211)을 형성한다. 도면에는 도시되어 있지 않지만 상기 층간절연막(210)의 하부에는 통상의 반도체소자 공정이 진행되어 있다.
다음으로, 상기 배선홈(211)을 채우는 장벽금속층(212) 및 하부배선 도전막을 형성하고, CMP로 평탄화하여 하부배선(214a, 214b)을 형성한다. 상기 하부배선은 제1 하부배선(214a)과 제2 하부배선(214b)이 있다.
다음으로, 상기 하부배선을 포함하는 기판 전면에 제1 식각저지막(216), 하부절연막(218), 제2 식각저지막(220), 상부절연막(224)으로 이루어진 중간배선을 위한 절연막들(225)을 형성하고, 상기 하부절연막 및 상부절연막 내에 통상의 다마신 공정을 실시하여 비아홀 및 배선홈으로 이루어진 다마신 패턴을 형성한다. 상기 다마신 패턴에 장벽금속층(226) 및 도전물질로 층분히 채운 후에 CMP로 평탄화하여 비아플러그 및 중간배선(228)을 동시에 형성한다.
상기 결과물에 다시 제1 식각저지막(230), 하부절연막(232), 제2 식각저지막(234)을 형성한다.
상기 하부배선(214a, 214b) 도전막 및 중간배선(228) 도전막은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나로 형성할 수 있으며, 두께는 1000Å 내지 10000Å의 범위에서 형성할 수 있다. 하부배선 및 중간배선을 형성하는 방법은 스퍼터법으로 막을 형성하고 리플로우(reflow) 하는 방법, CVD법으로 형성하는 방법, 전기도금법을 이용하는 방법 중에서 선택된 어느 하나의 방법을 사용할 수 있다. 전기도금법을 이용하는 경우에는 전해시에 전류를 흘리기 위하여 시드층(seed layer)을 장벽금속층 위에 형성할 필요가 있다.
상기 장벽금속층(212, 226)은 Ta, TaN, TiN, WN, TaC, WC, TiSiN, TaSiN 중에서 선택된 적어도 어느 하나로 형성하며, 형성방법으로는 PVD, CVD, ALD법 중에서 선택된 어느 하나의 방법을 사용할 수 있다.
상기 절연막(218, 224, 232)은 SiO2 , SiOC, SiOH, SiOCH 또는 유전률(k) 3.0 이하의 저유전율 절연막을 사용할 수 있으며, 형성방법은 PECVD, HDP-CVD, APCVD, 스핀코팅(spin coating) 방식을 사용할 수 있다.
상기 식각저지막(216, 220, 230, 234)은 PECVD법으로 증착되는 SiN, SiC, 또는 SiCN 막이 사용되며, 100Å 내지 1000Å 범위의 두께로 형성할 수 있다.
도 10b를 참조하면, 상기 제2 식각저지막(234), 상기 하부절연막(232), 상기 제1 식각저지막(230) 및 상기 중간배선을 위한 절연막들(225)을 선택적으로 식각하여 상기 제1 하부배선(214a)의 표면을 노출시키는 복수의 개구부들(236)을 형성한다. 도 10b에서는 3개의 개구부가 도시되어 있다.
도 10c를 참조하면, 상기 개구부(236)를 포함하는 기판 전면에 하부전극 도전막(238), 유전체막(240), 및 상부전극 도전막(242)을 형성하고, 패터닝하여 캐패시터 패턴(244)을 형성한다. 상기 캐패시터 패턴(244)은 상기 하부절연막(232), 상기 중간배선을 위한 절연막들(225) 및 노출된 제1 하부배선(214a)의 표면을 따라서 굴곡을 가진 요철구조를 가지기 때문에 종래보다 넓은 유효표면적을 가진다. 즉, 종래의 캐패시터에 대비하여 개구부의 측면을 이용하기 때문에 캐패시터의 용량이 증가한다.
상기 캐패시터 패턴(244)은 상기 상부전극 도전막, 유전체막, 및 하부전극 도전막을 동시에 건식식각하여 수직한 프로파일을 갖게 할 수 있다.
상기 하부전극 및 상부전극 도전막(238, 242)은 Ti, TiN, Ta, TaN, Pt, Ru, Ir, W 중에서 선택된 적어도 하나로 형성하며, 두께는 300Å 내지 5000Å의 범위로 형성할 수 있다.
상기 유전체막(240)은 실리콘 산화막, 실리콘 질화막, 탄탈륨(Ta) 산화막, 바륨-스트론튬-티타늄(Ba-Sr-Ti) 산화막, 지르코늄(Zr) 산화막, 하프늄(Hf) 산화물, 납-아연-티타늄(Pb-Zn-Ti) 산화물, 스트론튬-비스무드-탄탈륨(Sr-Bi-Ta) 산화물 중에서 선택된 적어도 어느 하나로 형성할 수 있으며, 형성방법으로는 CVD, PVD, ALD법 등을 사용할 수 있다. 상기 유전체막의 두께는 100Å 내지 2000Å의 범위로 형성할 수 있다.
도 10d를 참조하면, 상기 캐패시터 패턴(244)을 포함하는 기판 전면에 상부절연막(246) 및 하드마스크막(248)을 형성한다.
도 10e를 참조하면, 상기 하드마스크막(248), 상기 상부절연막(246), 상기 제2 식각저지막(234), 상기 하부절연막(232) 및 상기 제1 식각저지막(230)을 비아폭(D1)을 갖는 감광막 패턴을 사용하여 선택적으로 식각하여 비아홀(250)을 형성한다.
도 10f를 참조하면, 상기 하드마스크막(248) 및 상부절연막(246)을 배선 폭(D2)을 갖는 감광막 패턴을 사용하여 선택적으로 식각하여 배선홈(252)를 형성한다. 이와 동시에 상기 캐패시터 패턴(244)의 표면을 노출시키는 개구부(254)를 형성한다.
도 10g를 참조하면, 상기 비아홀(250), 상기 배선홈(252), 및 상기 개구부(254)를 충분히 채우는 장벽금속층(256) 및 상부배선 도전막을 형성하고, CMP로 평탄화하여 제1 상부배선(258a)을 형성하며 동시에 비아플러그 및 제2 상부배선(258b)을 형성한다.
상술한 실시예에서는 캐패시터 패턴의 표면을 노출하는 개구부(254)를 배선홈(252)과 동시에 형성한다. 이와는 달리 도 10h에 도시한 바와 같이 비아홀(250)을 형성하면서 동시에 캐패시터 패턴의 표면을 노출하는 개구부(254)를 형성할 수도 있다. 이후에 배선홈(252)을 형성하면 도 10f의 결과물이 된다.
(실시예 8)
제8 실시예는 배선홈을 먼저 형성하고 비아홀을 후에 형성하는 듀얼 다마신 (dual damascene) 공정이다.
도 11a 및 도 11b는 본 발명의 제8 실시예에 따른 다마신 공정에 의한 세 층의 금속배선에 홀 형의 캐패시터를 형성하는 제조공정 단면도들이다. 제8 실시예의 공정순서는 제7 실시예의 도 10d의 공정까지는 동일하며, 도면부호도 동일하다.
도 11a를 참조하면, 도 10d의 공정까지 진행한 후에는 상기 하드마스크막(248) 및 상부절연막(246)을 배선폭(D2)을 갖는 감광막 패턴을 사용하여 선택적으로 식각하여 상기 제2 식각저지막(234)을 노출시키는 배선홈(256)을 형성한다. 동시에 캐패시터의 표면을 노출시키는 개구부(254)를 형성한다.
다음으로, 다시 도 10f를 참조하면, 비아폭(D1)을 갖는 감광막 패턴을 이용하여 상기 제2 식각저지막(234), 하부절연막(232) 및 제1 식각저지막(230)을 선택적으로 식각하여 비아홀(250)을 형성한다. 이후의 공정은 제7 실시예와 동일한다.
상술한 실시예에서는 캐패시터 패턴의 표면을 노출하는 개구부(254)를 배선홈(256)과 동시에 형성한다. 이와는 달리 도 11b에 도시한 바와 같이 배선홈(256)만 먼저 형성할 수도 있다. 이후에 비아홀(250)을 형성하면서 캐패시터 패턴을 표면을 노출하는 개구부(254)를 형성하면 도 10f의 결과물이 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 종래에 MIM 캐패시터에 대비하여 제한된 평면적에서 캐패시터의 유효표면적을 증가시켜 정전용량을 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 기존의 금속배선 공정과 자연스럽게 정합할 수 있으며, 특히 다마신 공정과도 자연스럽게 정합하여 형성할 수 있는 장점이 있다.
도 1a 내지 도 1e는 종래 기술에 의한 MIM형 캐패시터를 갖는 반도체장치의 제조방법을 나타내는 단면도들,
도 2a 내지 도 2c는 본 발명의 실시예들에 따른 MIM 캐패시터의 평면도들,
도 3a는 도 2a의 캐패시터를 Ⅰ-Ⅰ'따라 취해진 단면도이며, 또한 도 2b의 캐패시터를 Ⅱ-Ⅱ'따라 취해진 단면도,
도 3b는 도 2c의 캐패시터를 Ⅲ-Ⅲ'따라 취해진 단면도,
도 4a 내지 도 4f는 본 발명의 제1 실시예에 따른 두 층의 금속배선에 홀 형 캐패시터를 형성하는 제조공정 단면도들,
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 두 층의 금속배선에 홀 형 캐패시터를 형성하는 제조공정 단면도들,
도 6a 내지 도 6f는 본 발명의 제3 실시예에 따른 세 층의 금속배선에 홀 형 캐패시터를 형성하는 제조공정 단면도들,
도 7a 내지 도 7g는 본 발명의 제4 실시예에 따른 세 층의 금속배선에 홀 형 캐패시터를 형성하는 제조공정 단면도들,
도 8a 내지 도 8i는 본 발명의 제5 실시예에 따른 다마신 공정에 의한 두 층의 금속배선에 홀 형 캐패시터를 형성하는 제조공정 단면도들,
도 9a 및 도 9b는 본 발명의 제6 실시예에 따른 다마신 공정에 의한 두 층의 금속배선에 홀 형 캐패시터를 형성하는 제조공정 단면도들,
도 10a 내지 도 10h는 본 발명의 제7 실시예에 따른 다마신 공정에 의한 세 층의 금속배선에 홀 형의 캐패시터를 형성하는 제조공정 단면도들,
도 11a 및 도 11b는 본 발명의 제8 실시예에 따른 다마신 공정에 의한 세 층의 금속배선에 홀 형의 캐패시터를 형성하는 제조공정 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
52a, 82a, 174a : 제1 하부배선
52b, 82b, 174b : 제2 하부배선
62, 90, 130, 158, 184, 238 : 하부전극
64, 92, 132, 160, 186, 240 : 유전체막
66, 94, 134, 162, 188, 242 : 상부전극
70a, 100a, 204a : 제1 상부배선
70b, 100b, 204b : 제2 상부배선

Claims (53)

  1. 반도체기판 상에 형성된 제1 하부배선;
    상기 제1 하부배선을 갖는 반도체기판 상에 형성된 금속간 절연막;
    상기 금속간 절연막을 관통하여 상기 제1 하부배선을 노출시키는 복수개의 개구부들;
    상기 개구부들의 내측벽, 상기 노출된 제1 하부배선의 표면 및 상기 개구부들 사이의 금속간 절연막 상에 콘포멀하게 형성된 하부전극;
    상기 하부전극 상에 차례로 적층된 유전체막 및 상부전극; 및
    상기 상부전극 상에 배치된 제1 상부배선을 포함하되, 상기 제1 상부배선은 상기 상부전극과 전기적으로 접속된 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 개구부는 평면적으로는 홀 형을 갖는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 개구부는 평면적으로는 스트라이프 형을 갖는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서,
    상기 개구부는 평면적으로는 메쉬 형을 갖는 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서,
    상기 제1 하부배선과 인접한 상기 반도체기판 상에 형성된 제2 하부배선; 및
    상기 제1 상부배선과 인접한 상기 금속간 절연막 상에 형성된 제2 상부배선을 더 포함하되, 상기 제2 상부배선은 상기 금속간 절연막을 관통하는 비아홀을 통하여 상기 제2 하부배선과 전기적으로 접속된 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서,
    상기 비아홀 내에 형성된 비아 콘택플러그를 더 포함하되, 상기 제2 상부배선은 상기 비아 콘택플러그를 통하여 상기 제2 하부배선과 전기적으로 접속된 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서,
    상기 제1 하부배선 및 상기 제1 상부배선은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 반도체장치.
  8. 제 1 항에 있어서,
    상기 금속간 절연막은 SiO2 , SiOC, SiOH, SiOCH, 및 저유전율 절연막의 일군에서 선택된 적어도 하나인 것을 특징으로 하는 반도체장치.
  9. 제 1 항에 있어서,
    상기 하부전극 및 상부전극은 Ti, TiN, Ta, TaN, Pt, Ru, Ir, W 중에서 선택된 적어도 하나인 것을 특징으로 하는 반도체장치.
  10. 제 1 항에 있어서,
    상기 유전체막은 실리콘 질화막, 탄탈륨(Ta) 산화막, 바륨-스트론튬-티타늄(Ba-Sr-Ti) 산화막, 지르코늄(Zr) 산화막, 하프늄(Hf) 산화물, 납-아연-티타늄(Pb-Zn-Ti) 산화물, 스트론튬-비스무스-탄탈륨(Sr-Bi-Ta) 산화물 중에서 선택된 적어도 하나인 것을 특징으로 하는 반도체장치.
  11. 제 1 항에 있어서,
    상기 금속간 절연막은 차례로 적층된 복수개의 금속간 절연막들로 구성된 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서,
    상기 제1 하부배선과 인접한 상기 반도체기판 상에 형성된 제2 하부배선; 및
    상기 제2 하부배선과 인접한 상기 복수개의 금속간 절연막들 상에 형성된 제2 상부배선을 더 포함하되, 상기 제2 상부배선은 상기 제2 하부배선과 전기적으로 접속된 것을 특징으로 하는 반도체장치.
  13. 제 12 항에 있어서,
    상기 복수개의 금속간 절연막들 사이에 개재된 적어도 하나의 중간배선을 더 포함하되, 상기 제2 상부배선은 상기 중간배선을 통하여 상기 제2 하부배선과 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  14. 제 1 항에 있어서,
    상기 제1 하부배선 및 상기 반도체기판 사이에 개재된 층간절연막; 및
    상기 금속간 절연막 상에 형성된 상부 절연막을 더 포함하는 것을 특징으로 하는 반도체장치.
  15. 제 14 항에 있어서,
    상기 제1 하부배선은 상기 층간절연막 내에 위치하되, 상기 제1 하부배선의 상부면은 상기 층간절연막의 상부면과 동일한 높이를 갖는 것을 특징으로 하는 반도체장치.
  16. 제 14 항에 있어서,
    상기 제1 상부배선은 상기 상부 절연막 내에 위치하되, 상기 제1 상부배선의 상부면은 상기 상부 절연막의 상부면과 동일한 높이를 갖는 것을 특징으로 하는 반도체장치.
  17. 반도체기판 상에 제1 하부배선을 형성하는 단계;
    상기 제1 하부배선 상에 금속간 절연막을 형성하는 단계;
    상기 금속간 절연막을 관통하여 상기 제1 하부배선을 노출시키는 복수의 개구부들을 형성하는 단계;
    상기 개구부들의 내측벽, 상기 노출된 제1 하부배선의 표면 및 상기 개구부들 사이의 금속간 절연막 상에 콘포멀하게 하부전극 도전막, 유전체막 및 상부전극 도전막을 차례로 적층하는 단계;
    상기 하부전극 도전막, 유전체막, 및 상부전극 도전막을 패터닝하여 캐패시터 패턴을 형성하는 단계; 및
    상기 캐패시터 패턴 상에 제1 상부배선을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 제1 하부배선과 인접한 상기 반도체기판 상에 제2 하부배선을 형성하는 단계;
    상기 금속간 절연막을 관통하여 상기 제1 하부배선을 노출시키는 비아홀을 형성하는 단계; 및
    상기 제1 상부배선과 인접한 상기 금속간 절연막 상에 상기 비아홀을 통하여 상기 제2 하부배선과 전기적으로 접속되는 제2 상부배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 비아홀 내에 상기 제2 하부배선과 제2 상부배선을 전기적으로 접속하는 비아 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 18 항에 있어서,
    상기 캐패시터 패턴을 형성한 후에 상기 비아홀을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 18 항에 있어서,
    상기 비아홀을 형성한 후에 상기 캐패시터 패턴을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 19 항에 있어서,
    상기 비아 콘택플러그는 텅스텐(W)으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 17 항에 있어서,
    상기 금속간 절연막은 복수개의 금속간 절연막으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 제1 하부배선과 인접한 상기 반도체기판 상에 제2 하부배선을 형성하는 단계;
    상기 복수개의 금속간 절연막을 관통하여 상기 제2 하부배선의 표면을 노출시키는 비아홀을 형성하는 단계; 및
    상기 제1 상부배선과 인접한 상기 복수개의 금속간 절연막들 상에 상기 비아홀을 통하여 상기 제2 하부배선과 연결되는 제2 상부배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 복수개의 금속간 절연막들 사이에 상기 제2 하부배선과 상기 제2 상부배선을 전기적으로 접속하는 중간배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 17 항에 있어서,
    상기 복수의 개구부는 평면적으로는 홀 형으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 17 항에 있어서,
    상기 복수의 개구부는 평면적으로는 스트라이프 형으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제 17 항에 있어서,
    상기 개구부는 평면적으로는 메쉬 형으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제 17 항에 있어서,
    상기 캐패시터 패턴을 형성하는 단계는,
    상기 상부전극 도전막을 패턴닝하는 단계; 및
    상기 유전체막 및 하부전극 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제 17 항에 있어서,
    상기 제1 상부배선 및 제1 하부배선은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  31. 제 17 항에 있어서,
    상기 금속간 절연막은 SiO2 , SiOC, SiOH, SiOCH, 및 저유전율 절연막 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제 17 항에 있어서,
    상기 하부전극 및 상부전극은 Ti, TiN, Ta, TaN, Pt, Ru, Ir, W 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  33. 제 17 항에 있어서,
    상기 유전체막은 실리콘 산화막, 실리콘 질화막, 탄탈륨(Ta) 산화막, 바륨-스트론튬-티타늄(Ba-Sr-Ti) 산화막, 지르코늄(Zr) 산화막, 하프늄(Hf) 산화물, 납-아연-티타늄(Pb-Zn-Ti) 산화물, 스트론튬-비스무스-탄탈륨(Sr-Bi-Ta) 산화물 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  34. 제 17 항에 있어서,
    상기 제1 하부배선 상에 식각저지막을 형성하는 단계를 더 포함하며, 상기 제1 하부전극을 노출시키는 개구부를 형성할 때 상기 식각저지막을 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  35. 반도체기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 내에 상기 층간절연막의 상부면과 동일한 높이를 갖는 제1 하부배선을 형성하는 단계;
    상기 제1 하부배선 상에 금속간 절연막을 형성하는 단계;
    상기 금속간 절연막을 관통하여 상기 제1 하부배선을 노출시키는 복수의 개구부들을 형성하는 단계;
    상기 개구부들의 내측벽, 상기 노출된 제1 하부배선의 표면 및 상기 개구부들 사이의 상기 금속간 절연막들 상에 콘포멀하게 하부전극 도전막, 유전체막 및 상부전극 도전막을 차례대로 적층하는 단계;
    상기 하부전극 도전막, 유전체막 및 상부전극 도전막을 패터닝하여 캐패시터 패턴을 형성하는 단계;
    상기 캐패시터 패턴 포함하는 기판 전면에 상부절연막을 형성하는 단계; 및
    상기 상부절연막 내에 상기 캐패시터 패턴의 표면을 노출시키는 개구부를 형성하는 단계;
    상기 캐패시터 패턴의 표면을 노출시키는 개구부를 도전물질로 채워 제1 상부배선을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  36. 제 35 항에 있어서,
    상기 제1 하부배선과 인접한 상기 층간절연막 내에 제2 하부배선을 형성하는 단계;
    상기 금속간 절연막을 관통하여 상기 제2 하부배선을 노출시키는 비아홀을 형성하는 단계;
    상기 상부절연막 내에 배선홈을 형성하는 단계; 및
    상기 비아홀 및 배선홈을 도전물질로 채워 비아 콘택플러그 및 제2 상부배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  37. 제 36 항에 있어서,
    상기 비아홀을 형성한 후에 상기 배선홈을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  38. 제 36 항에 있어서,
    상기 배선홈을 형성한 후에 상기 비아홀을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  39. 제 36 항에 있어서,
    상기 비아홀과 상기 캐패시터 패턴의 표면을 노출시키는 개구부를 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  40. 제 36 항에 있어서,
    상기 배선홈과 캐패시터 패턴의 표면을 노출시키는 개구부를 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  41. 제 35 항에 있어서,
    상기 금속간 절연막은 차례로 적층된 복수개의 금속간 절연막들로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  42. 제 41 항에 있어서,
    상기 제1 하부배선과 인접한 상기 층간절연막 내에 제2 하부배선을 형성하는 단계;
    상기 복수의 금속간 절연막들을 관통하여 상기 제1 하부배선의 표면을 노출시키는 비아홀을 형성하는 단계;
    상기 상부절연막의 내에 배선홈을 형성하는 단계;
    상기 비아홀 및 배선홈을 도전물질로 채워 비아 콘택플러그 및 제2 상부배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  43. 제 42 항 에 있어서,
    상기 복수개의 금속간 절연막들 사이에 적어도 하나의 중간배선 및 비아 콘택플러그를 형성하는 단계를 더 포함하되 상기 제2 하부배선과 상기 제2 상부배선과 전기적으로 접속되는 것을 특징으로 하는 반도체장치의 제조방법.
  44. 제 35 항에 있어서,
    상기 다수의 개구부는 평면적으로는 홀 형으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  45. 제 35 항에 있어서,
    상기 다수의 개구부는 평면적으로는 스트라이프 형으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  46. 제 35 항에 있어서,
    상기 다수의 개구부는 평면적으로는 메쉬 형으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  47. 제 35 항에 있어서,
    상기 캐패시터 패턴을 형성하는 단계는,
    상기 상부전극 도전막, 유전체막, 및 하부전극 도전막을 동시에 패터닝 하는 것을 특징으로 하는 반도체장치.
  48. 제 35 항에 있어서,
    상기 제1 상부배선 및 제1 하부배선은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  49. 제 48 항에 있어서,
    상기 제1 상부배선 및 제1 하부배선의 형성방법은 스퍼터법으로 막을 형성하고 리플로우(reflow) 하는 방법, 화학기상증착법을 이용하는 방법, 전기도금법을 이용하는 방법 중에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  50. 제 35 항에 있어서,
    상기 금속간 절연막은 SiO2 , SiOC, SiOH, SiOCH, 및 저유전율 절연막 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  51. 제 35 항에 있어서,
    상기 하부전극 및 상부전극은 Ti, TiN, Ta, TaN, Pt, Ru, Ir, W 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  52. 제 35 항에 있어서,
    상기 유전체막은 실리콘 산화막, 실리콘 질화막, 탄탈륨(Ta) 산화막, 바륨-스트론튬-티타늄(Ba-Sr-Ti) 산화막, 지르코늄(Zr) 산화막, 하프늄(Hf) 산화물, 납-아연-티타늄(Pb-Zn-Ti) 산화물, 스트론튬-비스무스-탄탈륨(Sr-Bi-Ta) 산화물 중에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  53. 제 35 항에 있어서,
    상기 제1 하부배선 상에 식각저지막을 형성하는 단계를 더 포함하며, 상기 제1 하부배선을 노출시키는 개구부를 형성할 때 상기 식각저지막이 제거되는 것을 특징으로 하는 특징으로 하는 반도체장치의 제조방법.
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