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KR100450825B1 - 탄소나노튜브를 이용하는 메모리 소자 및 그 제조방법 - Google Patents

탄소나노튜브를 이용하는 메모리 소자 및 그 제조방법 Download PDF

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KR100450825B1
KR100450825B1 KR10-2002-0071398A KR20020071398A KR100450825B1 KR 100450825 B1 KR100450825 B1 KR 100450825B1 KR 20020071398 A KR20020071398 A KR 20020071398A KR 100450825 B1 KR100450825 B1 KR 100450825B1
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KR
South Korea
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memory device
film
carbon nanotube
carbon nanotubes
charge storage
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유인경
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삼성전자주식회사
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Abstract

탄소나노튜브를 이용한 메모리 소자 및 그 제조방법이 개시된다. 개시된 메모리 소자는, 기판과, 기판 상에 소정 간격 이격되어 위치하고 전압이 인가되는 소스 전극 및, 드레인 전극과, 소스 전극과 드레인 전극을 연결하며, 전자이동의 채널이 되는 탄소나노튜브와, 탄소나노튜브의 상부에 위치하며 탄소나노튜브로부터 유입되는 전하를 저장하는 메모리셀 및, 메모리셀의 상부와 접촉하며 탄소나노튜브로부터 메모리셀로 유입되는 전하량을 조절하는 게이트 전극을 구비한다. 높은 전도도와 높은 열방출도를 가지는 탄소나노튜브와, 전하저장능력이 뛰어난 메모리셀을 구비하여, 오동작이 없는 고속, 고집적의 메모리 소자를 구현할 수 있다.

Description

탄소나노튜브를 이용하는 메모리 소자 및 그 제조방법{Memory device utilizing carbon nano tube and Fabricating method thereof}
본 발명은 메모리 소자 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 탄소나노튜브를 전하이동채널로 구비하는 메모리 소자 및 그 제조방법에 관한 것이다.
반도체를 이용한 메모리 소자는, 커패시터에 정보를 기록하거나 읽어낼 때 전류의 통로를 확보하기 위한 스위치 역할을 하는 트랜지스터와, 저장된 전하를 보전하는 역할을 하는 커패시터를 기본적인 구성요소로 가진다.
트랜지스터에 많은 전류가 흐르게 하기 위해서는 트랜지스터가 높은 트랜스 컨덕턴스(gm) 특성을 가져야 하고, 이에 따라 최근 높은 트랜스컨덕턴스 특성을 가지는 MOSFET(Metal Oxcide Field Effect Transistor)을 반도체 메모리 소자의 스위칭 소자로 이용하는 경향이 있다.
MOSFET은, 다결정질 실리콘(doped polycrystalline silicon)으로 형성된 게이트 전극과, 도핑된 결정질 실리콘(doped crystalline silicon)으로 형성된 소스 및 드레인 전극을 기본적인 구성요소로 가지는 트랜지스터이다.
MOSFET의 트랜스컨덕턴스는 동일한 전압조건에서 채널의 길이, 게이트 산화막의 두께등에 반비례하고 표면 이동도, 게이트 산화막의 유전율 및 채널의 폭에는 비례한다. 이들 중 표면이동도 및 산화막의 유전율 등은 재료, 즉 방향성을 가지는 실리콘 웨이퍼, 실리콘 산화막등에 의해 이미 결정되는 값이므로 높은 트랜스컨덕턴스를 가지게 하기 위해 채널의 폭과 길이의 비(W/L ratio)를 크게 하거나 산화막의 두께를 얇게 하여야 한다.
하지만, 고집적 메모리 소자를 제조하기 위해서는 MOSFET의 물리적인 치수를 축소시켜야 하며, 이에 따라 게이트, 소스 및 드레인 전극의 크기도 감소시켜야 하는데, 이로 인해 여러 가지 문제점이 발생한다.
예를 들어, 게이트 전극의 크기가 감소하면, 게이트 전극의 단면적이 감소하여 트랜지스터에 큰 전기적 저항을 유발한다. 소스 및 드레인 전극의 크기 감소는 두께, 즉 접합 깊이(junction depths)의 감소를 유발하여 더 큰 전기적 저항을 초래하거나, 소스와 드레인 간의 거리를 감소시켜 소스와 드레인의 공핍층이 서로 맞닿게 되는 펀치스루(punch through) 현상을 유발하여 전류의 조절을 불가능하게 한다. 또한 상기한 바와 같은 메모리 소자의 치수 감소는 전류의 이동통로인 채널의폭을 70nm 이하로 감소시켜 전류의 원활한 흐름을 방해하여 메모리 소자가 오동작을 하게 된다.
즉, 일반적으로 MOSFET를 기초한 메모리 소자는 열손실, 전력소모, 전기적 특성 변동, 전하 누설 등의 문제로 인해 고밀도 메모리를 구현하는 것이 어려운 단점을 가진다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 메모리 소자의 소형화에 따른 저항의 증가가 없으며 열손실, 전력소모, 전기적 특성 변동, 전하 누설이 적은 고속의 고집적 메모리 소자 및 그 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 소자의 사시도,
도 2는 본 발명의 실시예에 따른 메모리 소자에 채용되는 제1메모리셀의 단면도,
도 3a는 본 발명의 실시예에 따른 메모리 소자에 채용되는 제2메모리셀의 단면도,
도 3b는 본 발명의 실시예에 따른 메모리 소자에 채용되는 제3메모리셀의 단면도,
도 4는 본 발명의 실시예에 따른 메모리 소자에 채용되는 제2메모리셀의 SEM사진,
도 5a 및 도 5b는 본 발명의 실시예에 따른 메모리 소자의 SEM 사진,
도 6a 내지 6i는 제1메모리셀을 채용하는 본 발명의 실시예에 따른 메모리 소자의 공정도,
도 7a 내지 7e는 본 발명의 실시예에 따른 메모리 소자에 채용되는 제2메모리셀의 공정도,
도 8a는 본 발명의 실시예에 따른 메모리 소자의 구조를 나타낸 평면도,
도 8b는 도 8a의 소스 및 드레인 전극 간 탄소나노튜브 채널을 보인 도면,
도 9는 본 발명의 실시예에 따른 메모리 소자에서 소스-드레인 간 전압(Vsd)의 변화에 대한 소스-드레인 간 전류(Isd)의 변화를 나타낸 그래프,
도 10은 본 발명의 실시예에 따른 메모리 소자에서 게이트 전압(Vg)의 변화에 대한 소스-드레인 간 전류(Isd)의 변화를 나타낸 그래프,
도 11a는 본 발명의 실시예에 따른 P형 메모리 소자의 게이트 전압(Vg)의 변화에 대한 소스-드레인 간 전류(Isd)의 변화를 나타낸 그래프,
도 11b는 본 발명의 실시예에 따른 N형 메모리 소자의 게이트 전압(Vg)의 변화에 대한 소스-드레인 간 전류(Isd)의 변화를 나타낸 그래프,
도 12는 본 발명의 실시예에 따른 N형 메모리 소자에서 소정 소스-드레인 간 전압에서 게이트 전압(Vg)의 변화에 대한 소스-드레인 간 전류(Isd)의 변화를 나타낸 그래프,
도 13은 본 발명의 실시예에 따른 메모리 소자에서 드레인 전류(Id)가 50nA일 때 게이트 전압(Vg)의 변화에 대한 문턱전압(Vth)의 변화를 나타낸 그래프,
도 14는 본 발명의 실시예에 따른 메모리 소자에서 탄소나노튜브와 게이트 전극 사이의 전기장과, 본 발명의 실시예에 따른 메모리 소자에서 단위 거리당 게이트 표면에서 유도되는 표면전하밀도(σ)의 그래프,
도 15는 본 발명의 실시예에 따른 메모리 소자에서 100초 동안 드레인 전류(Id)의 변화를 보인 그래프.
<도면의 주요부분에 대한 부호설명>
11 ; 실리콘 기판 13 ; 실리콘 옥사이드 절연층
15 ; 소스 전극 17 ; 드레인 전극
19 ; 게이트 전극 20 ; 제1절연막
21 ; 탄소나노튜브 22 ; 저장막
23 ; 제1메모리셀 24 ; 제2절연막
25 ; 제2메모리셀 26, 36 ; 다공막
27, 37 ; 나노도트 29 ; 제3절연막
34 ; 제4절연막 34' ; 제5절연막
35 ; 제3메모리셀
상기 기술적 과제를 달성하기 위하여 본 발명은,
기판;과
상기 기판 상에 소정 간격 이격되어 위치하고 전압이 인가되는 소스 전극; 및 드레인 전극;과
상기 소스 전극 및 드레인 전극을 연결하며, 전자이동의 채널이 되는 탄소나노튜브;와
상기 탄소나노튜브의 상부에 위치하며, 상기 탄소나노튜브로부터 유입되는 전하를 저장하는 메모리셀; 및
상기 메모리셀의 상부와 접촉하며, 상기 탄소나노튜브로부터 상기 메모리셀로 유입되는 전하량을 조절하는 게이트 전극;을 구비하는 것을 특징으로 하는 탄소나노튜브 메모리 소자를 제공한다.
상기 기판은 실리콘 기판이고, 상기 기판의 상부에 실리콘 옥사이드막이 적층된다.
상기 메모리셀은,
상기 탄소나노튜브의 상부에 상기 탄소나노튜브와 접촉하도록 형성되는 제1절연막;과 상기 제1절연막의 상부에 증착되며, 전하를 저장하는 전하 저장막; 및 상기 전하 저장막의 상부에 형성되며, 상기 게이트 전극과 접촉하는 제2절연막;을 구비한다.
상기 제1절연막은 상기 전하 저장막과 비슷한 두께를 가지고, 상기 제2절연막은 상기 전하 저장막의 두 배의 두께를 가지는 것이 바람직하다.
상기 제1 및 제2절연막은 실리콘 옥사이드막으로 이루어지고, 상기 전하 저장막은 실리콘막 또는 실리콘 나이트라이드막으로 형성된다.
상기 전하 저장막은 15nm 이하의 두께를 가지는 것이 바람직하다.
상기 전하 저장막은 전하저장물질로 채워지는 복수개의 나노 도트가 배치되는 다공막으로 형성될 수 있다.
또는, 상기 메모리셀은,
상기 게이트 전극의 하부에 형성되고 상기 게이트 전극과 접촉하는 제3절연막; 및 상기 제3절연막의 하부에 형성되고 상기 탄소나노튜브와 접촉하며, 전하저장물질로 채워지는 복수개의 나노도트가 배치되는 다공막;을 구비할 수 있다.
상기 제3절연막은 상기 다공막의 두 배의 두께를 가지거나, 비슷한 두께를 가지도록 형성될 수 있다.
상기 제3절연막은 실리콘옥사이드막이고, 상기 전하저장물질은 실리콘 또는 실리콘 나이트라이드이다.
상기 다공막은 알루미늄 옥사이드막로 형성된다.
상기 나노 도트는 15nm 이하의 지름을 가지는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여 본 발명은 또한,
기판 상에 탄소나노튜브를 성장시킨 다음, 상기 탄소나노튜브를 전하이동채널로 하는 소스 전극과 드레인 전극을 탄소나노튜브와 접촉하도록 형성하는 제1단계;와
상기 탄소나노튜브와 상기 소스 전극 및 드레인 전극의 상부에 제1절연막, 전하 저장막 및, 제2절연막을 순서대로 증착한 다음 포토공정을 이용하여 패터닝하여 상기 탄소나노튜브와 접촉하는 메모리셀을 형성하는 제2단계; 및
상기 제2절연막의 상부에 금속층을 증착한 다음 포토공정을 이용하여 패터닝하여 상기 탄소나노튜브로부터 상기 전하 저장막으로 유입되는 전하량을 조절하는 게이트 전극을 형성하는 제3단계;를 포함하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법을 제공한다.
상기 제1단계에서, 상기 기판의 상면에 절연층을 형성하고 상기 절연층의 상면에 탄소나노튜브를 성장시킨다.
상기 기판은 실리콘이고 상기 절연층은 실리콘 옥사이드로 형성한다.
상기 제1단계에서, 상기 소스 전극과 드레인 전극을 전자빔 리소그라피로 형성한다.
상기 제2단계에서, 상기 제1절연막과 상기 저장막을 비슷한 두께로 증착하고, 상기 제2절연막은 상기 저장막의 두 배의 두께가 되도록 증착하는 것이 바람직하다.
상기 제1 및 제2절연막은 실리콘 옥사이드로 형성하고, 상기 전하 저장막은 실리콘 또는 실리콘 나이트라이드로 형성한다.
상기 전하 저장막은 15nm 이하의 두께로 형성하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 또한,
기판 상에 탄소나노튜브를 성장시킨 다음, 상기 탄소나노튜브를 전하이동채널로 하는 소스 전극과 드레인 전극을 탄소나노튜브와 접촉하도록 형성하는 제1단계;
상기 탄소나노튜브와 상기 소스 및 드레인 전극의 상부에 제1절연막을 증착하고 양극산화한 다음 식각하여 제1절연막이 산화되어 형성되는 복수개의 나노 도트를 가지는 다공막을 형성하는 제2단계;
상기 다공막의 상부에 전하저장물질을 증착한 다음 식각하여 상기 나노도트에 전하저장물질을 채우는 제3단계;
상기 다공막의 상부에 제2절연막을 증착한 다음, 포토공정을 이용하여 상기 제1절연막, 다공막 및 제2절연막을 패터닝하여 메모리셀을 형성하는 제4단계; 및
상기 제2절연막의 상부에 금속층을 증착한 다음 포토공정을 이용하여 패터닝하여 상기 탄소나노튜브로부터 상기 다공막으로 유입되는 전하량을 조절하는 게이트 전극을 형성하는 제5단계;를 포함하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법을 제공한다.
상기 제1단계에서, 상기 기판의 상면에 절연층을 형성하고 상기 절연층의 상면에 탄소나노튜브를 성장시킨다. 여기서, 상기 기판을 실리콘으로 형성하고 상기 산화층을 실리콘 옥사이드로 형성한다.
상기 제1단계에서, 상기 소스 전극과 드레인 전극을 전자빔 리소그라피로 형성할 수 있다.
상기 제2단계에서, 상기 제1절연막과 상기 다공막의 두께를 비슷하게 증착하고, 상기 제2절연막은 상기 저장막의 두께의 두 배가 되도록 증착하는 것이 바람직하다.
상기 제1 및 제2절연막은 실리콘 옥사이드로 형성한다.
상기 전하 저장 물질은 실리콘 또는 실리콘 나이트라이드로 형성한다.
상기 전하 저장막은 15nm 이하의 두께로 형성하는 것이 바람직하다.
상기 제1단계에서, 상기 제1절연막을 모두 산화시켜 복수개의 나노도트를 가지는 다공막으로 형성하는 것이 바람직하다.
본 발명은 탄소나노튜브를 전하이동채널로 이용하므로 반도체 메모리 소자의 도핑공정을 필요로 하지 않으며 전기전도도, 열전도도가 큰 탄소나노튜브를 이용하므로 메모리 소자의 고집적에 따른 저항의 증가 문제 또는 오동작의 문제가 해결된다. 또한 전하를 저장하는 전하 저장막 또는 나노도트가 형성되는 다공막을 구비하는 메모리셀을 구비하는 메모리 소자를 형성하므로 고효율의 고집적 메모리 소자의 구현이 가능하다.
이하 본 발명의 실시예에 따른 메모리 소자 및 그 제조방법을 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 메모리 소자를 나타낸 사시도이다.
참조부호 21은 탄소나노튜브이다. 본 발명의 실시예에 따른 메모리 소자는, 상기 탄소나노튜브(21)를 전자 이동의 채널로 구비한다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 소자는, 기판(11)과, 상기 기판(11)상에 적층된 절연층(13)과, 상기 절연층(13) 상에 소정 간격 이격되어 위치하며 금속으로 이루어진 소스 전극(15) 및 드레인 전극(17)과, 상기 소스 전극(15) 및 드레인 전극(17)을 연결하며, 전자이동채널이 되는 탄소나노튜브(21)와, 상기 탄소나노튜브(21)와 접촉하도록 위치하며 상기 탄소나노튜브(21)로부터 전하가 유입되는 전자를 저장하는 메모리셀(23)과, 상기 메모리셀(23)에 접촉하며 상기 전자의 이동을 제어하는 게이트 전극(19)을 구비한다.
도면에서 소스 및 드레인 전극(15, 17)이 기판(11)의 상부에 위치하고 있으나, 소스 드레인 전극(15, 17)이 기판(11)의 내부에 위치할 수도 있다. 이 경우 탄소나노튜브(21)는 기판(11)의 내부나 그 표면에 접하여 위치할 수 있다.
기판(11)은 실리콘 기판이며, 그 상부에 적층된 절연층(13)은 실리콘 옥사이드로 형성되는 것이 일반적이다.
소스 및 드레인 전극(15, 17)은 티타늄(Ti), 금(Au)등의 금속으로 이루어질수 있으며, 게이트 전극(19)은 폴리실리콘등의 금속으로 형성될 수 있다. 또한 상기의 트랜지스터 구조는 포토리소그래피(photolithography), 이빔리소그래피(e-beam lithography), 에칭(etching), 산화(oxidation), 박막증착과 같은 공지의 반도체 공정에 의해 이루어진다.
탄소나노튜브(21)는 탄소의 동소체로서 각 탄소원자가 다른 탄소원자와 결합하여 형성된 육각형의 벌집형태인데, 이것은 복수의 탄소원자가 결합하여 형성된 흑연면(graphite sheet)이 나노크기의 직경으로 둥글게 말린 형태를 이루고 있다. 탄소나노튜브(21)는 흑연면이 말리는 각도 및 구조에 따라 금속 또는 반도체의 특성을 나타내게 되고, 이러한 탄소나노튜브의 특성을 이용한 연구가 첨단산업분야, 특히 나노기술산업분야에서 활발히 이루어지고 있다.
탄소나노튜브는 그 전기적인 성질에 따라 서로 다른 두 종류의 탄소나노튜브로 나뉜다. 즉, 게이트 전압에 무관하고 전류전압특성이 선형관계를 보이는 금속성 탄소나노튜브와, 게이트 전압에 크게 영향을 받으며 전류전압특성이 비선형 관계를 보이는 반도체 특성의 탄소나노튜브로 나뉠 수 있다.
본 발명의 실시예에 따른 메모리 소자에 이용되는 탄소나노튜브(21)는 반도체 특성의 탄소나노튜브로서, 게이트 전극(19)에 인가되는 전압에 따라 탄소나노튜브(21)를 통해 이동하는 전자의 흐름, 즉 전류가 제어된다.
탄소나노튜브(21)는 전기방전법(arc discharge), 레이저 증착법(laser vaporization), 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Depostion; PECVD), 열화학 기상증착법(Thermal Chemical Vapor Depostion), 기상합성법(Vapor phase growth)등을 이용해 제조될 수 있다.
본 발명의 실시예에 따른 메모리소자에 사용되는 제1메모리셀, 제2메모리셀 및 제3메모리셀을 각각 도 2, 도 3a 및 도 3b에 도시하고 있다.
도 2는 본 발명의 실시예에 따른 메모리소자에 사용되는 제1메모리셀의 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 메모리 소자에 사용되는 제1메모리셀(23)은, 제1 및 제2절연막(20, 24)과 전하 저장막(22)으로 이루어진다. 전하 저장막(24)은 전하, 즉 전자와 정공을 저장하며, 제1 및 제2절연막(20, 24)사이에 형성된다. 제1 및 제2절연막(20, 24)은 실리콘 옥사이드(SiO2)로 형성되며, 전하 저장막(22)은 실리콘(Si) 또는 실리콘 나이트라이드(Si3N4)로 형성된다. 특히, Si3N4박막은 다수의 전하를 저장할 수 있는 저전위 트랩사이트를 제공한다.
제1메모리셀(23)의 전체층 두께는 대략 60nm이며 전하 저장막(22)의 두께는 대략 15nm이하인 것이 바람직하다. 전하 저장막(22)으로 이용되는 실리콘막 또는 실리콘 나이트라이드막은, 100nm이하의 두께에서 전자를 저장하는 기능을 가지는 것이 확인되었다. 여기서, 제1절연막(20)은 도 1에 도시된 탄소나노튜브(21)로부터 주입되는 전하가 터널링을 용이하게 할 수 있도록 얇은 두께를 가지도록 형성하는 것이 바람직하며, 제2절연막(24)은 게이트 전극(19)으로부터 전하 주입을 억제하고 전하 저장막(22)에 저장된 전하를 장기간 보유할 수 있도록 두껍게 형성하는 것이 바람직하다. 예를 들어, 제1절연막(20)은 7nm 옥사이드박막으로 형성하고, 전하 저장막(22)은 7nm Si3N4박막으로 형성하며, 제2절연막(24)은 14nm 옥사이드박막으로 형성할 수 있다. 즉, 제1절연막(20), 전하 저장막(22) 및 제2절연막(24)의 두께 비가 1:1:2가 되도록 형성하여 탄소나노튜브로부터 이동된 전하를 전하 저장막(22)에 장시간 안정되게 보유할 수 있다.
도 3a는 본 발명의 실시예에 따른 메모리소자에 사용되는 제2메모리셀의 단면도이다.
도시된 바와 같이, 본 발명의 실시예에 따른 메모리 소자에 사용되는 제2메모리셀(25)은, 상기 게이트 전극(19)에 접촉하도록 형성되는 제3절연막(29)과, 상기 제3절연막(29)의 하부에 증착되며 전하저장물질(28)이 채워진 복수개의 나노도트(27)가 배치되는 다공막(26)을 포함한다.
상기 제3절연막(29)은 실리콘 옥사이드로 이루어질 수 있으며, 전하저장물질(28)은 실리콘 또는 실리콘 나이트라이드를 사용할 수 있다. 바람직하게는 제3절연막(29)의 두께를 다공막(26)의 두께보다 두껍게 하여 나노도트(27)의 전하저장물질(28)이 안정되게 저장할 수 있다.
도 3b는 본 발명의 실시예에 따른 메모리소자에 사용되는 제3메모리셀(35)을 나타낸 단면도이다.
본 발명의 실시예에 따른 메모리 소자에 사용되는 제3메모리셀(35)은, 제2메모리셀(25)의 다공막(26)의 하부에 절연막이 더 적층된 구조로서, 제4절연막(34)과, 전자 저장물질(38)이 채워지는 복수개의 나노도트(37)가 위치하는 다공막(36)과, 제5절연막(34')을 구비한다. 제4절연막(34)은 도 1에 도시된 게이트 전극(19)으로부터의 전하 주입을 억제하고 전하저장물질(38)에 보유된 전하를 장시간 유지하기 위해 두껍게 형성되는 것이 바람직하며, 제5절연막(34')은 탄소나노튜브(21)로부터 전자 또는 정공이 쉽게 터널링하여 다공막(36)으로 이동하도록 얇게 형성하는 것이 바람직하다.
도 4는 도 3b에 도시된 본 발명의 실시예에 따른 메모리 소자에 이용되는 제3메모리셀(35)에서 제4절연막(34)을 SiO2로 형성하고, 다공막(36) 및 제3절연막(34')을 Al2O3로 형성하며, 전자저장물질(38)을 Si(또는 Si3N4)로 형성한 SEM(Scanning Electron Microscopy) 사진을 보이고 있다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 메모리소자에서 소스 전극(15)과 드레인 전극(17)을 연결하는 탄소나노튜브(21)를 보이는 SEM 사진이다. 생성된 탄소나노튜브(21)는 원자력 마이크로스코피를 이용하여 측정한 결과 3mm 정도의 지름을 가지는 것으로 측정되었다.
도 6a 내지 6i는 제1메모리셀(23)을 구비하는 본 발명의 실시예에 따른 메모리 소자를 제조하는 방법을 보인 공정도이다.
먼저 도 6a에 도시된 바와 같이, 기판(11)의 상면에 절연층(13)을 증착한 다음 그 상면에 탄소나노튜브(21)를 성장시킨다. CVD(Chemical Vapor Deposition)기술에 의해 생성되는 CNT 파우더는 클로로포름 용액에 분산된 다음 실리콘 기판(11)상에 여러 지점에 도포된 후 건조된다. 도면에서는 일 영역상에 형성된 단일의 탄소나노튜브(21)만을 도시하고 있다.
다음, 도 6b에 도시된 바와 같이, 소스 및 드레인 전극을 형성하기 위한 도전성 물질층(14), 예를 들어 Au 또는 Ti 와 같은 금속층으로 이루어진 물질층(14)을 증착한 다음, 마스크(12a)를 도전성 물질층(14)의 상부에 위치시키고 전자빔 리소그라피로 패터닝한다. 패터닝 후 형성된 소스 및 드레인 전극(15, 17)을 써멀 어닐링(thermal annealing)하여 접촉 저항을 감소시키는 것이 바람직하다. 예를 들어, 진공 환경에서 600℃의 온도로 30초 정도 급속 어닐링을 시킬 수 있다. 이러한 방식으로 형성된 소스 및 드레인 전극(15, 17)이 도 6c에 도시되어 있다.
도 6d 내지 도 6f는 제1메모리셀(23)을 증착하는 공정을 보이고 있다.
도 6d를 참조하면, 소스 및 드레인 전극(15, 17)과, 소스 및 드레인 전극(15, 17)사이에 양 전극(15, 17)을 연결하는 탄소나노튜브(21)의 상부 및, 절연층(13)의 표면에 제1절연막(20a), 전하 저장막(22a) 및, 제2절연막(24a)을 순서대로 증착하여 메모리셀(23a)을 형성한다. 다음 도 6e에 도시된 바와 같이 상부에 마스크(12b)를 위치시키고 노광 및 현상한 다음, 도 6f에 도시된 바와 같이 소스 및 드레인 전극(15, 17)과 탄소나노튜브(21)의 상부에 접촉하는 메모리셀(23)을 형성한다. 메모리셀(23)은 옥사이드로 이루어지는 제1절연막(20), Si 또는 Si3N4로 이루어지는 전하 저장막(22) 및, 옥사이드로 이루어지는 제2절연막(24)을 포함한다. 옥사이드막을 형성하기 위해서는 SiH4및 O2가스를 혼합하여 CVD법을 이용하며, Si3N4막을 형성하기 위해서는 SiH2Cl2및 NH3가스를 이용한다.
도 6g 내지 6i는 게이트 전극을 형성하는 공정을 보이고 있다.
도 6g를 참조하면, 게이트 전극을 형성하기 위한 금속층(18)을 절연층(13)의 표면에 증착하여 소스 및 드레인 전극(15, 17)과, 탄소나노튜브(21)와 메모리셀(23)을 도포한다. 도 6h에 도시된 바와 같이 금속층(18)의 상부에 마스크(12c)를 위치시키고 노광 및 현상하고 식각하면 도 6i에 도시된 바와 같이 게이트 전극(19)이 패터닝된다.
도 7a 내지 도 7e는 본 발명의 실시예에 따른 메모리 소자에 채용되는 제3메모리셀(35)의 공정도이다.
먼저 도 7a에 도시된 바와 같이, 제5절연막(34')을 산화시키면 상부에 제5절연막(34')의 산화막(36')이 형성되는데, 이에 전기를 가하여 산화시키고 식각하면, 도 7b에 도시된 바와 같이 복수개의 나노도트(37)가 형성되는 다공막(36)이 제조된다. 예를 들어, 제5절연막(34')으로 알루미늄을 사용하는 경우 이를 황산 용액 또는 인산용액에 넣고 전기를 가하여 산화시키면 도시된 바와 같은 복수개의 나노도트(37)가 형성된다. 이러한 산화를 양극산화(anodization)이라 한다. 알루미늄은 산화되면 알루미나로 형성되고 부피가 약간 커진다.
다음, 도 7c에 도시된 바와 같이, 이 복수개의 나노도트(37)에 전하 저장막(22)을 이루는 물질로 사용되는 실리콘 또는 실리콘 나이트라이드를 화학기상증착법(CVD), 스퍼터링(sputtering)등을 이용해 채우고, 도 7d에 도시된 바와 같이 건식 식각하면, 전하를 포집할 수 있는 다공막(36)이 형성된다. 상면에 제4절연막(34)을 증착하면 제3메모리셀(35)이 완성된다. 이와 같은 제3메모리셀(35)을 구비하는 메모리 소자를 제조하는 방법은 도 6a 내지 도 6c에 도시된 바와 같이 탄소나노튜브(21)와 소스 및 드레인 전극(15, 17)을 형성한 다음, 제3메모리셀(35)을 탄소나노튜브(21)의 상부에 형성할 수 있으며, 제3메모리셀(35) 형성 후 도6g 내지 6i에 도시된 바와 같은 공정을 이용하여 게이트 전극(19)를 형성할 수 있다.
제2메모리셀(25)도 유사한 방법으로 형성될 수 있다. 제3메모리셀(35)을 형성하는 공정에서 제5절연막(34')을 완전히 산화시켜 복수개의 나노도트(27)를 가지는 다공막(26)을 형성하고, 나노도트(27)에 전하저장물질(28)을 채우고 식각한 다음, 상부에 제3절연막(24)을 증착하면 도 3b에 도시된 바와 같은 제2메모리셀(25)이 형성된다.
본 발명의 실시예에 따른 메모리 소자에서, 소스 전극(15)을 접지하고 드레인 전극(17)에 양의 전압을 인가하면 탄소나노튜브(21)로 전자가 이동하여 전류가 흐르게 된다. 이 때 게이트 전극(19)에 드레인 전극(17)에 주어진 드레인 전압보다 높은 소정의 게이트 전압을 인가하면 전자가 탄소나노튜브(21)로부터 메모리셀(23)로 이동하고 제1절연막(20) 또는 제5절연막(34')을 터널링하여 전하 저장막(22) 또는 나노도트(27, 37)로 이동한다. 게이트 전압과 드레인 전압을 적절히 조절하여 전하 저장막(22) 및 나노도트(27, 37)에 전자를 저장, 소거 및 유출하여 정보의 기록, 제거 및 재생을 수행할 수 있다.
도 8a는 단일 상부 게이트 전극와, 그 하부에 위치하는 다수의 소스 및 드레인 전극, 탄소나노튜브를 포함하는 메모리 소자의 평면도이다.
도 8b는 도 8a의 일 소스 전극(S)과 드레인 전극(D) 사이에 탄소나노튜브가연결된 사진을 보이고 있다.
본 발명의 실시예에 따른 메모리 소자는 메모리셀을 구성하는 저장막의 재질과 두께, 다공막에 배치되는 복수개의 나노도트의 지름과 길이 및, 상기 나노튜브채널을 채우는 물질의 재질을 적절히 조절하고 게이트 전압 및 소스-드레인 전압을 적절히 조정하여 휘발성 또는 비휘발성 메모리로 동작하게 할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 소자에서 게이트 전압이 0V에서 10V까지 변동하는 경우 소스와 드레인 전극간의 전압과 소스와 드레인 전극간의 전류와의 관계를 나타낸 그래프이다.
f1은 게이트 전극이 0V인 경우 소스-드레인 전압(Vsd)의 변화에 관계없이 소스-드레인 전류(Isd)가 0이 되는 것을 보이고 있다.
f2는 게이트 전극이 10V인 경우 소스와 드레인 전압(Vsd)이 양의 값을 가지고 증가하면 소스-드레인 전류(Isd)가 0A에서 대략 1000nA 정도까지 증가하는 것을 보이며, 소스-드레인 전압이 음의 값을 가지고 감소하는 경우 0A에서 대략 -1000nA 정도까지 감소하는 것을 보이고 있다.
일정한 소스-드레인 전압에서 게이트 전압이 0인 경우 소스-드레인간에 전자이동이 없으므로 정보를 기록할 수 없으며, 게이트 전압이 0보다 큰 경우 소스-드레인 전류가 흐르기 시작하고 게이트 전압을 증가시키면서 소정 수의 전자를 포획하여 정보를 저장할 수 있다.
도 10은 28nm ONO 박막으로 이루어지는 전하 저장막을 가지는 CNT FET(FieldEffect Transistor)에서 게이트 전압의 변화에 대한 소스 및 드레인 전극 간 전류(Isd)의 변화를 보이는 그래프이다.
소스 및 드레인 전극간 전류(Isd)는 음의 게이트 전극이 증가할수록 증가하고 양의 게이트 전극에서는 수 펨토(femto) 암페어(fA)까지 감소하는 p형 CNT FET의 전류-전압(I-V) 특성을 보인다. 오프 상태의 전류(Ioff)에 대한 온 상태의 전류(Ion) 비(Ion/Ioff)는 게이트 전극이 -4V~4V로 변하는 경우 Vsd=1V 일 때 105을 넘는 것으로 나타난다. 오프 상태의 전류는 측정기간 동안 수 pA 미만으로 유지되었다. 이것은 메모리 소자의 게이트 전극이 위치하는 구조와 ONO박막의 높은 브레이크다운(breakdown) 전압에 기인한 것으로 여겨진다. 플래시형 메모리에서는 Ion/Ioff 비율을 높을수록 문턱 전압이 높아져 성능이 향상된다.
도 11a는 7nm 두께의 메모리셀(SiO2/Si3N4/SiO2)을 구비하는 P형 CNT메모리 소자의 전류-전압(I-V)특성을 보이며, 도 11b는 30nm 두께의 메모리셀(SiO2/Si3N4/SiO2)을 구비하는 N형 CNT 메모리 소자의 전류-전압(I-V)특성을 보인다.
도 11a를 참조하면, P형 CNT 메모리 소자에서 Isd는 Vsd의 고저에 따라 다소의 차이는 있지만, 게이트 전압(Vg)이 2.5V 정도가 되면 소스-드레인 간 전류(Isd)가 급격히 감소하는 현상을 보인다.
도 11b를 참조하면, N형 CNT 메모리 소자에서 드레인 전류(Id)는 Vsd=3V일 때 게이트 전압이 4V 이상이 되면 명확한 히스테리시스 현상을 보인다.
도 12는 N형 CNT 메모리 소자에서 상이한 Vsd가 인가될 때 게이트 전압(Vg)이 0V에서 1V로 변화하는 것에 따른 드레인 전류(Id)의 변화를 보인 그래프이다.
도면을 참조하면, n1은 Vsd가 0V 일 때, n2는 Vsd가 -5V 일 때, n3는 Vsd가 -5.5V 일 때, n4는 Vsd가 -6V일 때, n5는 Vsd가 -6.5V 일 때 Vg에 대한 Id의 변화를 보인다. n1 내지 n5로부터 Id는 Vg가 증가할수록 증가하다가 0.6V 정도에서 포화되는 것을 볼 수 있다.
h를 메모리셀, 즉 ONO막의 두께라 하고, L 및 r을 각각 탄소나노튜브의 길이와 반지름이라고 하는 경우 게이트 전극에 대해 단위 길이당 탄소나노튜브 정전용량은 수학식 1과 같다.
ONO막의 유효유전상수(effective dielectric constant)=-3, h=30nm, r= 1.5nm, L=1μm 및, 결손 게이트 전압(Vgd)=2V를 수학식 1에 대입하면 정공밀도(P)는 580μm-1을 얻을 수 있다. 이 때 정공 모빌러티(μh)는 수학식 2로 제시된다.
이 값은 SWNT(Single wall nanotube) 및 마터(Mater) 등에 의해 보고된 MWNT(Multi wall nanotube)의 정공 모빌러티보다 높은 값이다.
도 13은 동일한 메모리 소자에서 Id=50nA로 일정한 경우 Vg의 변화에 따른문턱전압의 변화를 보인 그래프이다.
인가되는 양의 게이트 전압은 문턱 전압을 상승시키는데, 이는 정공이 탄소나노튜브로부터 ONO박막으로 주입되어 트랩사이트가 정공으로 채워지는 것을 의미한다. 0V에서 7V로 게이트 전압(Vg)이 증가할 때 문턱 전압은 대략 60mV정도가 증가하는 것을 볼 수 있어 준양자화(quasi-quantized)되었음을 알 수 있다.
도 14는 탄소나노튜브와 게이트 전극 사이의 전기장의 간략한 다이어그램과, 단위 거리당 게이트 표면에서 유도되는 표면 전하 밀도(σ)의 그래프를 도시하고 있다.
도 14를 참조하면, 게이트 전압은 탄소나노튜브(CNT)의 표면 둘레에 높은 전기장을 형성한다. 게이트 전극은 완벽한 컨덕터로 생각하고 탄소나노튜브 지름을 3nm 라 할 때 탄소나노튜브와 게이트 전극 사이의 ONO박막은 유효유전상수 3을 가지는 단일층으로 가정할 수 있으므로 탄소나노튜브 근처의 전기장을 계산할 수 있다. 게이트 전압이 5V인 경우 계산되는 전기장은 970V/μm 로 나타나며, 이 크기는 파울러 노드하임(Fowller Nodheim) 형태의 터널링을 생성하기에 충분하다. 더욱이 터널링된 전하가 전기장 라인을 따라 흐르면, 전하는 유도된 전하분포에 의해 계산되는 전기장의 강도에 비례하여 질화막에 트랩된다. 계산에서 전체 터널링된 전하의 70%는 전하밀도 피크치의 FWHM(Full Width Half Maximum)에 대응하고, ONO박막의 14nm 두께의 질화박막에 주입될 수 있다. 실온에서 전하는 양자점의 크기가 10nm 이하일대 양자화되는 것으로 알려져 있다. 그래프를 참조하면, 유도전하밀도(σ)는 탄소나노튜브(CNT)로 가까워짐에 따라 증가한다.
도 15는 100초동안 드레인 전류(Id)의 변화를 보이는 그래프이다.
국소화된 전하 분포는 국소화된 탄소나노튜브의 높은 전기장 분포로 인해 질화막 내에 유도될 수 있으며, 국소적인 영역에 트랩된 전하는 전하가 저장되지 않은 영역으로 확산될 수 있지만, 전체 전류는 도시된 바와 같이 시간이 경과하더라도 일정하게 남아있는다. 이로부터 탄소나노튜브 메모리 소자의 ONO박막에 전하를 저장하는 트랩사이트는 플래시 메모리의 양자점으로 작용하는 것을 알 수 있다.
본 발명은 CNT-FET 및 ONO박막을 이용하는 비휘발성 메모리로서, 전하는 ONO박막의 트랩 사이트에 저장된다. 저장된 전하는 60mV 정도의 양자화된 전압 증가분을 가진다. 이것은 ONO박막이 준양자화된 에너지 상태를 가지는 것을 나타낸다. 양자화된 상태는 나노스케일의 탄소나노튜브 채널과 관련된 국소화된 고전기장과 관련이 있으며 탄소나노튜브 메모리 소자가 초고밀도 대용량 플래시 메모리로 작동할 수 있음을 보인다.
본 발명의 실시예에 따른 메모리 소자는 기존의 반도체 소자에서 소스와 드레인간 전자를 이동시키기 위해 필요한 도핑을 탄소나노튜브를 사용하여 대체하고 전하를 저장하는 전하 저장막 또는 나노도트를 가지는 다공막을 구비하여 별도의 커패시터를 필요로 하지 않는다.
또한 고전자 전도도 및 열전도도의 특성을 가지는 탄소나노튜브를 전자이동채널로 이용하여 소형의 트랜지스터를 제조할 수 있어 고집적, 고효율의 메모리 소자가 구현 가능하다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다.
예를 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 전하 저장막 또는 전하저장물질로 전자를 포획하는 특성이 뛰어난 다른 물질을 이용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 메모리 소자의 장점은, 고전도도의 탄소나노튜브를 이용하는 소형의 트랜지스터와 전자를 저장하는 메모리셀을 구비하므로 고효율의 고집적 메모리 소자를 구현할 수 있다는 것이다.

Claims (36)

  1. 기판;
    상기 기판 상에 소정 간격 이격되어 위치하고 전압이 인가되는 소스 전극; 및 드레인 전극;
    상기 소스 전극과 드레인 전극을 연결하며, 전자이동의 채널이 되는 탄소나노튜브;
    상기 탄소나노튜브의 상부에 위치하며, 상기 탄소나노튜브로부터 유입되는 전하를 저장하는 메모리셀; 및
    상기 메모리셀의 상부와 접촉하며, 상기 탄소나노튜브로부터 상기 메모리셀로 유입되는 전하량을 조절하는 게이트 전극;을 구비하는 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  2. 제 1 항에 있어서,
    상기 기판은 실리콘 기판인 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  3. 제 2 항에 있어서,
    상기 기판의 상부에 실리콘 옥사이드막이 적층되는 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  4. 제 1 항에 있어서, 상기 메모리셀은,
    상기 탄소나노튜브의 상부에 상기 탄소나노튜브와 접촉하도록 형성되는 제1절연막;
    상기 제1절연막의 상부에 증착되며, 전하를 저장하는 전하 저장막; 및
    상기 전하 저장막의 상부에 형성되며, 상기 게이트 전극과 접촉하는 제2절연막;을 구비하는 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  5. 제 4 항에 있어서,
    상기 제1절연막은 상기 전하 저장막과 비슷한 두께를 가지는 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  6. 제 4 항에 있어서,
    상기 제2절연막은 상기 전하 저장막의 두 배의 두께를 가지는 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  7. 제 4 항에 있어서,
    상기 제1 및 제2절연막은 실리콘 옥사이드막인 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  8. 제 4 항에 있어서,
    상기 전하 저장막은 실리콘막 또는 실리콘 나이트라이드막인 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  9. 제 4 항에 있어서,
    상기 전하 저장막은 15nm 이하의 두께를 가지는 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  10. 제 4 항에 있어서,
    상기 전하 저장막은 전하저장물질로 채워지는 복수개의 나노 도트가 배치되는 다공막인 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  11. 제 1 항에 있어서, 상기 메모리셀은,
    상기 게이트 전극의 하부에 형성되고 상기 게이트 전극과 접촉하는 제3절연막; 및
    상기 제3절연막의 하부에 형성되고 상기 탄소나노튜브와 접촉하며, 전하저장물질로 채워지는 복수개의 나노도트가 배치되는 다공막;을 구비하는 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  12. 제 11 항에 있어서,
    상기 제3절연막은 상기 다공막의 두 배의 두께를 가지는 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  13. 제 11 항에 있어서,
    상기 제3절연막은 상기 다공막과 비슷한 두께를 가지는 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  14. 제 11 항에 있어서,
    상기 제3절연막은 실리콘옥사이드막인 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  15. 제 10 항 또는 제 11 항에 있어서,
    상기 전하저장물질은 실리콘 또는 실리콘 나이트라이드인 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  16. 제 10 항 또는 제 11 항에 있어서,
    상기 다공막은 알루미늄 옥사이드막인 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  17. 제 10 항 또는 제 11 항에 있어서,
    상기 나노 도트는 15nm 이하의 지름을 가지는 것을 특징으로 하는 탄소나노튜브 메모리 소자.
  18. 기판 상에 탄소나노튜브를 성장시킨 다음, 상기 탄소나노튜브를 전하이동채널로 하는 소스 전극과 드레인 전극을 탄소나노튜브와 접촉하도록 형성하는 제1단계;
    상기 탄소나노튜브와 상기 소스 전극 및 드레인 전극의 상부에 제1절연막, 전하 저장막 및, 제2절연막을 순서대로 증착한 다음 포토공정을 이용하여 패터닝하여 상기 탄소나노튜브와 접촉하는 메모리셀을 형성하는 제2단계; 및
    상기 제2절연막의 상부에 금속층을 증착한 다음 포토공정을 이용하여 패터닝하여 상기 탄소나노튜브로부터 상기 전하 저장막으로 유입되는 전하량을 조절하는게이트 전극을 형성하는 제3단계;를 포함하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  19. 제 18 항에 있어서,
    상기 제1단계에서, 상기 기판의 상면에 절연층을 형성하고 상기 절연층의 상면에 탄소나노튜브를 성장시키는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  20. 제 19 항에 있어서,
    상기 기판은 실리콘이고 상기 절연층은 실리콘 옥사이드인 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  21. 제 18 항 또는 제 19 항에 있어서,
    상기 제1단계에서, 상기 소스 전극과 드레인 전극을 전자빔 리소그라피로 형성하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  22. 제 18 항에 있어서,
    상기 제2단계에서, 상기 제1절연막과 상기 저장막을 비슷한 두께로 증착하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  23. 제 18 항에 있어서,
    상기 제2단계에서, 상기 제2절연막은 상기 저장막의 두 배의 두께가 되도록 증착하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  24. 제 18 항에 있어서,
    상기 제1 및 제2절연막은 실리콘 옥사이드로 형성하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  25. 제 18 항에 있어서,
    상기 전하 저장막은 실리콘 또는 실리콘 나이트라이드로 형성하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  26. 제 18 항에 있어서,
    상기 전하 저장막은 15nm 이하의 두께로 형성하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  27. 기판 상에 탄소나노튜브를 성장시킨 다음, 상기 탄소나노튜브를 전하이동채널로 하는 소스 전극과 드레인 전극을 탄소나노튜브와 접촉하도록 형성하는 제1단계;
    상기 탄소나노튜브와 상기 소스 및 드레인 전극의 상부에 제1절연막을 증착하고 양극산화한 다음 식각하여 제1절연막이 산화되어 형성되는 복수개의 나노 도트를 가지는 다공막을 형성하는 제2단계;
    상기 다공막의 상부에 전하저장물질을 증착한 다음 식각하여 상기 나노도트에 전하저장물질을 채우는 제3단계;
    상기 다공막의 상부에 제2절연막을 증착한 다음, 포토공정을 이용하여 상기 제1절연막, 다공막 및 제2절연막을 패터닝하여 메모리셀을 형성하는 제4단계; 및
    상기 제2절연막의 상부에 금속층을 증착한 다음 포토공정을 이용하여 패터닝하여 상기 탄소나노튜브로부터 상기 다공막으로 유입되는 전하량을 조절하는 게이트 전극을 형성하는 제5단계;를 포함하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  28. 제 27 항에 있어서,
    상기 제1단계에서, 상기 기판의 상면에 절연층을 형성하고 상기 절연층의 상면에 탄소나노튜브를 성장시키는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  29. 제 28 항에 있어서,
    상기 기판을 실리콘으로 형성하고 상기 절연층을 실리콘 옥사이드로 형성하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  30. 제 27 항 또는 제 28 항에 있어서,
    상기 제1단계에서, 상기 소스 전극과 드레인 전극을 전자빔 리소그라피로 형성하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  31. 제 27 항에 있어서,
    상기 제2단계에서, 상기 제1절연막과 상기 다공막의 두께를 비슷하게 증착하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  32. 제 27 항에 있어서,
    상기 제2단계에서, 상기 제2절연막은 상기 저장막의 두께의 두 배가 되도록 증착하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  33. 제 27 항에 있어서,
    상기 제1 및 제2절연막은 실리콘 옥사이드로 형성하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  34. 제 27 항에 있어서,
    상기 전하 저장 물질은 실리콘 또는 실리콘 나이트라이드로 형성하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  35. 제 27 항에 있어서,
    상기 전하 저장막은 100nm 이하의 두께로 형성하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
  36. 제 27 항에 있어서,
    상기 제1단계에서, 상기 제1절연막을 모두 산화시켜 복수개의 나노도트를 가지는 다공막으로 형성하는 것을 특징으로 하는 탄소나노튜브 메모리 소자 제조방법.
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