KR100744959B1

KR100744959B1 - 유기 반도체 소자 및 그 제작 방법

Info

Publication number: KR100744959B1
Application number: KR1020060035654A
Authority: KR
Inventors: 최성율; 유민기; 김안순; 아칠성; 유한영
Original assignee: 한국전자통신연구원
Priority date: 2005-12-05
Filing date: 2006-04-20
Publication date: 2007-08-02
Anticipated expiration: 2026-04-20
Also published as: KR20070058937A

Abstract

본 발명은 유기 반도체 소자 및 그 제조방법에 관한 것으로, 본 유기 반도체 소자는 제1 전극과, 상기 제1 전극 상에 형성되는 전자 채널층과, 상기 전자 채널층 상에 형성되는 제2 전극을 포함하며, 상기 전자 채널층은, 상기 제1 전극 상에 형성되는 하부 유기물층과, 상기 하부 유기물층 상에 형성되며, 상호 이격 거리를 두고 배치된 소정 크기의 나노 입자를 갖는 나노 입자층과, 상기 나노 입자층의 상부에 형성되는 상부 유기물층을 포함한다. 이에 따라, 간단한 제작 공정을 이용하여 고집적화가 가능한 유기 반도체 소자를 제작할 수 있으며, 임계 전압 특성과 소자 축소화에 따른 소자 간의 불균일성을 해결하여 우수한 성능의 반도체 소자를 구현할 수 있다.

메모리, 비휘발성 메모리, 유기물, 전기적 이 안정성, 전기전도도, 나노입자, 랑뮤어-블러짓 박막

Description

유기 반도체 소자 및 그 제작 방법{Organic Semiconductor Devices and Fabrication Methods of the same}

도 1a는 종래 기술에 따른 유기 반도체 소자의 측단면도이며, 도 1b는 도 1a의 유기 반도체 소자를 구성하는 유기물 구조이고, 도 1c는 유기 반도체 소자의 전압-전류 특성 그래프이다.

도 2는 본 발명의 일실시 예에 따른 유기 반도체 소자의 구조를 도시한다.

도 3a는 랑뮤어-블러짓(langmuir-blodgett) 법을 이용한 일반적인 막 제조단계를 도시한 도면이다.

도 3b는 도 3a를 이용하여 제작된 LB막이 적층된 유기 반도체 소자의 세부 구조이다.

도 4는 도 2의 유기 반도체 소자의 특성을 나타낸 그래프이다.

** 도면의 주요 부분에 대한 설명**

200: 유기 반도체 소자 210: 제1 전극

250: 제2 전극 230: 전자 채널층

231: 하부 유기물층 231a, 235a: 단분자 유기막

233: 나노 입자층 235: 상부 유기물층

본 발명은 유기 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로는, 나노 입자로 형성된 나노 입자층을 갖는 전자채널층을 포함하는 유기 반도체 소자 및 그 제조방법에 관한 것이다.

세계적으로 반도체 소자 기술은 기가 비트급 DRAM의 실현 단계에 이르렀으며, 향후 수년 이내에는 100G bit급 이상의 집적 회로가 실현될 것으로 예측하고 있다. 이러한 반도체 소자가 점점 더 고집적화를 이루게 됨에 따라, 소자 크기가 축소될 뿐 아니라, 초고속화, 고용량화, 고집적화, 소비 전력의 감소, 고기능화 등과 같은 특성을 갖게 된다. 더 나아가서는, 유비쿼터스 통신 환경에서의 핵심부품을 시스템 온 칩(SoC: system-on-chip) 형태로 제공할 수 있게 된다는 것을 예측할 수 있다.

특히, 현재 비휘발성 메모리 기술은 전자의 전하 제어에 기반을 둔 플래시 메모리가 주종을 이루고 있으며, 현재 플래시 메모리는 CMOS의 동작 전압을 사용하고 있다. 그러나 플래시 메모리는 프로그래밍 또는 정보 소거(erase)를 위해 내부 파워(1.5 ~ 5V)를 전하 펌핑(charge pumping)하여 17 ~ 20V를 만들어 쓰고 있기 때문에, 고전압 사용으로 인한 터널링 산화막의 브레이크다운(Breakdown) 현상이 발생하며, 이에 의해 메모리 자체의 신뢰성 문제가 자주 부각되고 있다.

이에 따라, 향후 플래시 메모리가 65㎚ 노드로 축소되는 경우, 플래시 메모 리 터널링 산화막 두께도 함께 줄어들어야 하는데, 이때, 터널링 산화막의 브레이크다운 현상이 발생하지 않도록, 설계 시에도 등가산화막 두께(EOT: equivalent oxide thickness)를 고려해야 하기 때문에 제작 공정이 매우 복잡하다. 또한, 65㎚ 이하로 스케일을 줄이는(scale down) 경우, 셀(cell) 간 잡음이 발생하기 때문에, 소자 스케일을 줄이는데 한계가 있어 소자 동작 실현 가능성에 많은 의문이 제기되고 있다.

더욱이, 현재 플래시 메모리가 저 소비전력에 필요한 저 전압 동작 시에는, 충분한 셀 전류 소자 특성 마진을 갖기 힘들기 때문에, 이러한 물리적, 전기적 문제점의 한계를 극복할 수 있는, 현재 플래시 메모리를 대체할 수 있는 새로운 개념의 신기능성 메모리 소자 개발이 절실히 요구되고 있다. 이에 최근에는 이러한 비휘발성 전자 소자의 요구조건을 모두 충족시킬 수 있을 것으로 예상되는 유기물 전자 소자에 대한 연구가 활발히 진행되고 있다.

인피니온 테크널로지사(Infineon Technologies AG)에서는 IEDM 2003에서 유기물 소재를 이용한 고집적 비휘발성 메모리의 구조와 소자특성을 보고하였으나, 구체적으로는 언급하고 있지 않으며, 구조적으로는 교차점(cross-point) 형태로 하부전극과 상부전극의 사이에 유기물 박막이 형성되고, 메모리 셀 사이의 크로스 토크(cross-talk)를 줄이기 위해 패터닝 또는 유전체 스페이서(dielectric spacer)를 사용한 간단한 1R형 메모리소자로, I_on/off는 10² 정도이고, 데이터 유지(retention) 시간은 8개월 정도로 보고하였다.

UCLA에서는 전기적 이 안정성 (electrical bistability)을 보이는 유기물/금속/유기물 다층박막을 이용한 비휘발성 유기물 반도체 소자에 대해 보고하였다. UCLA에서 발표한 소자는 도 1a 내지 도 1c를 참조하여 구체적으로 설명한다.

도 1a 및 도 1b를 참조하면, 유기 반도체 소자(100)는 금속전극(101)/제1 유기물(102)/중간금속층(103)/제2 유기물(104)/금속전극(105)의 다층 구조를 가지고, 도 1b를 참조하면, 유기 반도체 소자(100)를 구성하는 유기물(102, 104)은 AIDCN (2-amino-4, 5-imidazoledicarbonitrile)을 사용하며, 상부 및 하부의 금속 전극(101, 105)과 중간금속층(103)으로는 알루미늄(Al)을 사용한다. 전술과 같이 구성된 유기 반도체 소자(100)는, 도 1c에 도시된 바와 같이, Ion/off가 10⁴~10⁵정도로 상당히 크고, 데이터 유지 시간 역시 수개월인 것으로 나타난다.

또한, L.P. Ma 등은 응용 물리학 논문(Applied Physics Letters, 82(9), 1419 (2003))에서, 전기적 이 안정성은 유기물과 중간금속층의 나노구조에 저장된 전하에 의해 전기전도도의 차이가 유발된다고 설명하였다. 즉, 중간금속층을 박막으로 5 ~ 20nm 두께로 증착한 뒤, 유기물 증착과정에서 발생한 열에 의해 중간금속층이 나노입자 형태로 뭉치게 되면, 이 나노입자가 전하를 저장할 수 있는 물체가 되는 것으로 예측할 수 있다. 그러나 전술과 같이, 금속 박막을 증착한 후 열처리 에 의해 나노 입자화시키면, 전체적으로 균일한 나노입자를 얻을 수 없기 때문에 유기 반도체 소자의 크기가 작아지는 경우에는 소자 간의 불균일성을 야기할 수 있다.

이론적으로 유기물 소자는 기존의 소자보다 작은 셀 면적(cell area~4F²)을 차지하기 때문에 집적화에 유리하나, 현재까지의 연구결과에 따르면, 소자 동작 조건에서 고분자나 유기 소재의 열적, 화학적 안정성이 보장되지 않기 때문에 고집적 소자가 요구하는 특성을 충분히 만족시키지는 못하고 있다. 또한, 유기 소재의 가공 특성은 기존의 무기물 반도체 소자들과 상이하기 때문에 유기 소재의 특성에 적합한 패터닝 기술, 증착 기술, 식각 기술, 저온 전극 형성 기술 등 폴리머 소자의 집적화를 위한 공정 기술이 요구된다.

본 발명은 전술한 문제점들을 해결하기 위해 고안된 것으로서, 본 발명의 목적은 나노 입자를 이용하여 균일하게 형성된 나노 입자층을 갖는 전자 채널층을 포함하는 유기 반도체 소자 및 그 제조방법을 제공하는 것이다.

전술한 목적을 달성하기 위한, 본 발명의 일 측면에 따르면, 본원 발명의 유기 반도체 소자는 제1 전극과, 상기 제1 전극 상에 형성되는 전자 채널층과, 상기 전자 채널층 상에 형성되는 제2 전극을 포함하며, 상기 전자 채널층은, 상기 제1 전극 상에 형성되는 하부 유기물층과, 상기 하부 유기물층 상에 형성되며, 상호 이격 거리를 두고 배치된 소정 크기의 나노 입자를 갖는 나노 입자층과, 상기 나노 입자층의 상부에 형성되는 상부 유기물층을 포함한다.

바람직하게, 상기 전자 채널층은 외부에서 전압이 인가되지 않는 경우, 고전도 상태 또는 저전도 상태를 유지한다. 상기 전자 채널층은 외부에서 인가되는 전압에 따라, 고전도 상태에서 저전도 상태로 또는 저전도 상태에서 고전도 상태로 전환하는 스위칭 특성을 갖는다. 상기 나노 입자는 Al, Au, Ag, Co, Ni, Fe 또는 이들의 조합으로 이루어지는 금속 나노 입자이다. 상기 나노 입자의 크기는 1 ~ 20㎚ 범위에서 형성된다. 상기 나노 입자 간 이격 거리는 상기 나노 입자의 크기와 같거나 상기 나노 입자 크기의 50% 이내에서 크거나 작은 거리를 갖는다. 본 유기 반도체 소자는 상기 상부 유기물층과 상기 나노입자층 사이에 형성되는 단분자 유기막과, 상기 하부 유기물층과 상기 나노 입자층 사이에 형성되는 단분자 유기막을 더 포함한다.

본 발명의 다른 측면에 따르면, 제1 전극을 형성하는 단계; 상호 이격 거리를 두고 배치된 소정 크기의 나노 입자를 포함하는 나노 입자층과 상기 나노 입자층의 상부 및 하부에 형성된 상부 유기물층 및 하부 유기물층을 포함하는 전자 채널층을 상기 제1 전극 상에 형성하는 단계; 상기 전자 채널층 상에 제2 전극을 형성하는 단계를 포함한다.

바람직하게, 상기 전자 채널층을 형성하는 단계는, 상기 제1 전극 상에 상기 하부 유기물층을 형성하는 단계; 상호 이격 거리를 두고 배치된 소정 크기의 상기 나노 입자를 포함하는 상기 나노 입자층을 상기 하부 유기물층 상에 형성하는 단계; 및 상기 나노 입자층 상에 상기 상부 유기물층을 형성하는 단계를 포함한다. 상기 나노 입자층, 상기 상부 유기물층 및 상기 하부 유기물층은 랑뮤어 - 블러짓 방법으로 형성한다. 상기 나노 입자는 Al, Au, Ag, Co, Ni, Fe 또는 이들의 조합으로 이루어지는 금속 나노 입자이다. 상기 나노 입자의 크기는 1 ~ 20㎚ 범위에서 형성된다. 상기 나노 입자 간 이격 거리는 상기 나노 입자의 크기와 같거나 상기 나노 입자 크기의 50% 이내에서 크거나 작은 거리를 갖는다. 상기 상부 유기물층 및 상기 하부 유기물층은 반도체성 또는 절연성을 가지며 밴드 갭이 2eV 이상인 유기물로 이루어진다. 상기 제1 전극 및 제2 전극을 형성하는 단계에서, 상기 제1 전극 및 상기 제2 전극은 Al, Cu, Au, Pt 또는 도핑된 실리콘으로 이루어진다. 상기 나노 입자층을 형성하는 단계에서, 금속 나노 입자를 스핀 코팅 방법으로 형성한다.

이하에서는 본 발명의 실시 예를 도시한 도면들을 참조하여 본 발명의 실시 예에 따른 유기 반도체 소자 및 그 제조방법을 구체적으로 설명한다.

도 2는 본 발명의 일 실시 예에 따른 유기 반도체 소자의 구조를 도시한다. 도 2를 참조하면, 본 발명에 따른 유기 반도체 소자(200)는 하부에 형성된 제1 전극(210), 제1 전극 상에 형성된 전자 채널층(230), 전자 채널층(230) 상에 형성된 제2 전극(250)을 포함한다. 본 발명의 특징적인 요소인 전자 채널층(230)은 제1 전극(210) 상에 형성되는 하부 유기물층(231), 하부 유기물층(231) 상에 형성되는 나노 입자층(233), 나노 입자층(233) 상에 형성되는 상부 유기물층(235)을 포함한다.

구체적으로, 제1 전극(210) 및 제2 전극(250)은 일반적인 전극 물질 Al, Cu, Au, Pt, 및 도핑된 실리콘 등을 사용하여 형성할 수 있다. 또한, 도 2에는 개시되어 있지 않지만, 제1 전극(210)과 하부 유기물층(231), 상부 유기물층(235)과 제2 전극(250) 사이에는 유기물층과 전극 간의 접촉을 개선하기 위해 Ti나 Cr 등의 접촉 층(glue layer) 또는 단분자막을 더 형성할 수 있다.

하부 및 상부 유기물층(231, 235)은 유전체 특성을 갖는 단분자 또는 고분자가 사용될 수 있다. 이때, 단분자 또는 고분자를 이용하여 형성된 유기물층(231, 235)은 박막 두께가 두께대비 5% 이하의 균일도를 갖는 것이 바람직하다. 이처럼 균일한 유기물층(231, 235)을 얻기 위해, 수면 상에 단분자막을 형성하고, 이를 기판(미도시) 상에 누적하는 랑뮤어-블러짓(langmuir-blodgett) 방법을 이용한다. 본 실시 예에서는 유기물층(231, 235)의 두께를 1 ~ 50㎚ 정도로 사용하고, 균일도는 5% 미만인 박막을 사용한다.

도 3a는 랑뮤어-블러짓(langmuir-blodgett) 방법을 이용한 일반적인 막 제조단계를 도시한 도면이고, 도 3b는 도 3a를 이용하여 제작된 유기 반도체 소자의 세부적인 적층 구조이다.

도 3a를 참조하면, 우선, 소수성 용매에 녹인 단분자 또는 고분자 물질을 친수성 용액(물 등)에 떨어뜨려 (유기)단분자막(1)(다시 말해, 랑뮤어-블러짓막(Langmuir-Blodgett films: LB))을 형성하고ⓐ, 이를 기판 상에 적층하여 분자 단위의 단분자층을 형성한다ⓑ. ⓑ 공정에서는 고분자 용액 중에서 기판을 끌어올림으로써 기판 표면에 흡착된 분자쇄가 한 방향으로 배열하는 것이 구체적으로 나타낸다. ⓒ와 ⓓ에는 박막의 두께를 증가시키기 위해서 여러 층의 유기물 형성이 필요할 때, LB막을 여러 차례 적층하여 다층막(2)을 형성하는 것이 개시되어 있다.

도 3b를 참조하면, 도 3a의 LB법을 이용하여 형성된 LB막이 적층된 유기 반도체 소자가 도시되어 있다. 유기 반도체 소자(200)는 한 쌍의 전극(210, 250)과, 이들 전극(210, 250)사이에 형성된 전자 채널층(230)을 포함한다. 전자 채널층(230)은 전극(210) 상에 형성된 하부 유기물층(231)과, 하부 유기물층(231) 상에 LB법으로 제작된 단분자 유기막(231a)과, 단분자 유기막(231a) 상에 형성된 나노 입자층(233)과, 나노 입자층(233) 상에 LB법으로 제작된 단분자 유기막(235a)과, 단분자 유기막(235a) 상에 형성된 상부 유기물층(235)으로 이루어진다.

상기 나노 입자층(233)은 Al, Au, Ag, Co, Ni, Fe 등으로 이루어지는 것이 바람직하며, 나노 입자층(233)의 2차원 정렬(즉, 단분자 유기막(231a, 235a) 사이에서의 균일한 정렬)을 위해 나노 입자를 계면활성제 성분을 가진 물질로 기능화한다. 이때, 계면 활성제는 친수성의 나노 입자를 소수성으로 바꾸어 주는 역할을 수행하며, 본 실시 예에서는 계면활성제로 메르캅토기-올레산(mercapto-oleic acid) 등을 사용한다.

나노 입자층(233)을 구성하는 나노 입자의 크기는 1 ~ 20㎚가 적당하며, 유기물층(231, 235) 사이에 나노 입자층(233)을 형성하기 위해, 계면 활성제 성분에 의해 기능화된 나노 입자의 단분자막 역시 LB방법으로 적층하거나, 스핀 코팅 방법을 이용하여 적층한다. 한편, 나노 입자층(233)의 나노 입자 간 거리는 계면 활성제의 길이로 조절할 수 있으며, 바람직하게는, 나노 입자 간 거리가 나노 입자의 지름과 유사한 것이 이상적이지만, 나노 입자 간 거리가 나노 입자의 지름보다 약 50% 이내에서 더 크거나 작은 경우에도 소자의 동작에는 영향을 미치지 않는다. 이와 같이 구성된 상기 전자 채널층(230)은 약 1 ~ 100㎚ 두께로 형성된다.

전술한 방법으로 제작된 유기 반도체 소자(200)의 전자 채널층(230)은 외부에서 전압이 인가되지 않는 경우, 고전도 상태(high conductance state)와 저전도 상태(low conductance state)를 유지하며, 전자 채널층(230)은 외부에서 인가되는 전압에 따라, 고전도 상태에서 저전도 상태 또는 저전도 상태에서 고전도 상태로 전환하는 스위칭 특성을 갖는다. 이하에서는 도면을 참조하며, 본 발명에 따른 유기 반도체 소자의 스위칭 특성을 설명한다.

도 4는 도 3b의 유기 반도체 소자의 스위칭 특성을 나타내는 그래프이다. 도 3b 및 도 4를 참조하면, 본 발명의 유기 반도체 소자(200)는 상기 구조의 양단 전극(210, 250)에 전압이 가해졌을 때, 일정한 방향으로 전류가 흐를 수 있고, 고전도 상태(ⅰ)와 저전도 상태(ⅱ)를 가질 수 있기 때문에 메모리 효과를 제공할 수 있다.

유기 반도체 소자(200)의 동작은 전압의 인가방향이 0에서 양의 전압으로 인 가할 때, 임계전압(Vt, threshold voltage)까지는 저전도 상태에 존재하다가 임계전압(Vt) 이상의 전압이 인가되면 고전도 상태로 변하게 된다. 임계전압(Vt) 이상의 전압이 인가되면 유전체인 유기물 장벽을 관통하여 금속 나노 입자에 전자가 주입되기 시작하고, 금속 나노 입자에 주입된 전자에 의해 전자 채널층(230)이 고전도 상태로 바뀌게 된다. 한편, 고전도 상태를 저전도 상태로 바꾸어 주기 위해서는, 반대 방향의 전압을 인가해 주어야 하는데, -Vt 정도의 전압을 인가하면 고전도 상태에서 저전도 상태로 바뀌게 되며, 이 과정을 반복적으로 수행할 수 있고 각 전도 상태가 일정시간이상 유지되기 때문에 비휘발성 메모리로 사용할 수 있다.

고전도 상태와 저전도 상태 사이의 가역적인 급격한 상전이를 나타내기 위해서는 유기물이 반도체성 또는 절연성이 있어야 하며(밴드 갭이 2eV 이상), 삽입된 금속 나노 입자의 크기가 1~20nm 정도의 크기를 가질 때 상온에서 충분히 전하가 저장될 수 있다. 또한, 일정한 크기를 갖는 균일한 나노 입자를 사용하여 박막을 형성할 때, 소자를 축소하더라도 소자 간의 불균일성이 적어진다.

본 발명에서 개시된 유기 반도체 소자는 외부 전압에 따라 채널의 특성이 고전도 상태와 저전도 상태로 상호 변경되고 균일한 나노 입자를 사용하여 소자의 축소화에 따른 소자 간 불균일성을 제거하여 우수한 특성의 유기 반도체 소자로 활용이 가능하다.

이상, 본 발명의 바람직한 실시 예를 들어 상세하게 설명하였으나 본 발명은 상기 실시 예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

이상, 전술에 따르면, 균일한 나노 입자로 형성된 나노 입자층을 갖는 전자채널층을 포함하는 유기 반도체 소자를 제조함으로써, 외부 전압에 따라 채널의 특성이 고전도 상태와 저전도 상태로 상호 변경될 수 있을 뿐만 아니라, 균일한 나노 입자에 의해 소자의 축소화에 따른 소자 간 불균일성을 제거할 수 있어 특성이 우수한 유기 반도체 소자로 활용할 수 있다.

또한, 일정한 크기 분포를 가진 나노 입자를 전하 저장의 매개로 사용함으로써, 나노 입자 간의 거리를 변화시켜 전하 저장 시간을 연장할 수 있기 때문에 저장된 정보를 유지하는 시간을 획기적으로 늘릴 수 있다.

Claims

제1 전극과, 상기 제1 전극 상에 형성되는 전자 채널층과, 상기 전자 채널층 상에 형성되는 제2 전극을 포함하며,

상기 전자 채널층은,

상기 제1 전극 상에 형성되는 하부 유기물층과,

상기 하부 유기물층 상에 형성되며, 상호 이격 거리를 두고 배치된 소정 크기의 나노 입자를 갖는 나노 입자층과,

상기 나노 입자층의 상부에 형성되는 상부 유기물층

을 포함하는 유기 반도체 소자.
제1항에 있어서,

상기 전자 채널층은 외부에서 전압이 인가되지 않는 경우, 고전도 상태 또는 저전도 상태를 유지하는 유기 반도체 소자.
제1항에 있어서,

상기 전자 채널층은 외부에서 인가되는 전압에 따라, 고전도 상태에서 저전도 상태로 또는 저전도 상태에서 고전도 상태로 전환하는 스위칭 특성을 갖는 유기 반도체 소자.
제1항에 있어서,

상기 나노 입자는 Al, Au, Ag, Co, Ni, Fe 또는 이들의 조합으로 이루어지는 금속 나노 입자인 유기 반도체 소자.
제1항에 있어서,

상기 나노 입자의 크기는 1 ~ 20㎚ 범위에서 형성되는 유기 반도체 소자.
제5항에 있어서,

상기 나노 입자 간 이격 거리는 상기 나노 입자의 크기와 같거나 상기 나노 입자 크기의 50% 이내에서 크거나 작은 거리를 갖는 유기 반도체 소자.
제1항에 있어서,

상기 상부 유기물층과 상기 나노입자층 사이에 형성되는 단분자 유기막을 더 포함하는 유기 반도체 소자.
제1항에 있어서,

상기 나노 입자층과 상기 하부 유기물층 사이에 형성되는 단분자 유기막을 더 포함하는 유기 반도체 소자.
제1 전극을 형성하는 단계;

상호 이격 거리를 두고 배치된 소정 크기의 나노 입자를 포함하는 나노 입자층과 상기 나노 입자층의 상부 및 하부에 형성된 상부 유기물층 및 하부 유기물층을 포함하는 전자 채널층을 상기 제1 전극 상에 형성하는 단계;

상기 전자 채널층 상에 제2 전극을 형성하는 단계

를 포함하는 유기 반도체 소자의 제조방법.
제9항에 있어서,

상기 전자 채널층을 형성하는 단계는,

상기 제1 전극 상에 상기 하부 유기물층을 형성하는 단계;

상호 이격 거리를 두고 배치된 소정 크기의 상기 나노 입자를 포함하는 상기 나노 입자층을 상기 하부 유기물층 상에 형성하는 단계; 및

상기 나노 입자층 상에 상기 상부 유기물층을 형성하는 단계

를 포함하는 유기 반도체 소자의 제조방법.
제9항에 있어서,

상기 나노 입자층, 상기 상부 유기물층 및 상기 하부 유기물층은 랑뮤어 - 블러짓 방법으로 형성하는 유기 반도체 소자의 제조방법.
제9항에 있어서,

상기 나노 입자는 Al, Au, Ag, Co, Ni, Fe 또는 이들의 조합으로 이루어지는 금속 나노 입자인 유기 반도체 소자의 제조 방법.
제9항에 있어서,

상기 나노 입자의 크기는 1 ~ 20㎚ 범위에서 형성되는 유기 반도체 소자의 제조 방법.
제13항에 있어서,

상기 나노 입자 간 이격 거리는 상기 나노 입자의 크기와 같거나 상기 나노 입자 크기의 50% 이내에서 크거나 작은 거리를 갖는 유기 반도체 소자의 제조 방법.
제9항에 있어서,

상기 상부 유기물층 및 상기 하부 유기물층은 반도체성 또는 절연성을 가지는 유기물로 이루어지는 유기 반도체 소자의 제조방법.
제9항에 있어서,

상기 제1 전극 및 제2 전극을 형성하는 단계에서,

상기 제1 전극 및 상기 제2 전극은 Al, Cu, Au, Pt 또는 도핑된 실리콘으로 이루어지는 유기 반도체 소자의 제조방법.
제10항에 있어서,

상기 나노 입자층을 형성하는 단계에서, 금속 나노 입자를 스핀 코팅 방법으로 형성하는 유기 반도체 소자의 제조방법.