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KR100436289B1 - 플래시 메모리 셀의 게이트 구조와 그 형성방법 및유전체막 형성방법 - Google Patents

플래시 메모리 셀의 게이트 구조와 그 형성방법 및유전체막 형성방법 Download PDF

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KR100436289B1
KR100436289B1 KR10-2002-0042150A KR20020042150A KR100436289B1 KR 100436289 B1 KR100436289 B1 KR 100436289B1 KR 20020042150 A KR20020042150 A KR 20020042150A KR 100436289 B1 KR100436289 B1 KR 100436289B1
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South Korea
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film
forming
floating gate
oxide film
silicon
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이성훈
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주식회사 하이닉스반도체
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Abstract

본 발명은 플래시 메모리 셀의 게이트 구조와 그 형성방법 및 유전체막 형성방법에 관하여 개시한다. 본 발명은, 반도체 기판 상의 소정 영역에 형성된 터널 산화막, 터널 산화막 상에 형성된 폴리실리콘막, 상기 폴리실리콘막 상에 형성된 산화막 및 실리콘 질화막을 구비하는 웨이퍼를 준비하고, 작업전극으로 사용될 상기 웨이퍼 뒷면에 전압을 인가할 수 있도록 구비되고 상대전극과 기준전극이 일정한 간격을 유지하여 전해질 속에 잠길 수 있도록 구비되며 자외선 광원을 상부에 설치하여 상기 작업 전극에 자외선이 조사되도록 구비된 작업 셀을 준비한 후, 상기 웨이퍼를 작업 셀에 장착하여 실리콘 해리 반응을 이용하여 전기화학적 식각을 실시하여 상기 실리콘 질화막에 다공을 형성한다.

Description

플래시 메모리 셀의 게이트 구조와 그 형성방법 및 유전체막 형성방법{Gate structure of flash memory cell and method of forming the same and method of forming dielectric layer}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 플래시 메모리 셀의 게이트 구조와 그 형성방법 및 유전체막 형성방법에 관한 것이다.
플래시 메모리 소자의 ONO 유전체막, 즉 산화막, 실리콘 질화막 및 산화막이 순차적으로 적층된 구조의 유전체막은 플래시 메모리 소자 동작 시 데이타를 저장하는 플로팅 게이트와 콘트롤 게이트 사이의 절연막으로 사용되고 있다. 한편, 커플링 비(Coupling Ratio)를 증가시키기 위해서는 플로팅 게이트의 전극면적을 증가시키는 방법과 유전체막인 플로팅 게이트와 콘트롤 게이트 사이의 절연막 두께를 줄이는 방법, 고유전율의 유전체막을 사용하는 방법이 있다. 디램(DRAM; Dynamic Random Access Memory) 소자에서 커패시터의 경우 실린더형이나 핀형과 같은 삼차원적 구조를 커패시터에 적용함으로써 캐패시터의 전극면적을 증가시킬 수 있지만, 플래시 메모리 소자의 경우에는 구조적으로 플로팅 게이트에 이를 적용하기가 힘들다는 면이 있다. 유전체막의 두께를 줄이는 방법은 현재 그 두께를 줄일 수 있는 한계에 도달한 실정이며, 고유전율의 유전체막을 사용하는 방법은 새로운 유전 물질을 개발해야 한다는 어려움을 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는 커플링 비의 증가로 인한 프로그램 및 소거 속도를 증가시킬 수 있으며, 멀티 커패시터 구조를 갖는 플래시 메모리 셀의 게이트 구조를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 ONO 절연막의 단면적을 증가시켜 궁극적으로 커플링 비를 증가시킬 수 플래시 메모리 셀의 게이트 형성방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 유전체막을 전기화학적으로 처리하여 다공을 형성하는 플래시 메모리 셀의 유전체막 형성방법을 제공함에 있다.
도 1은 전기화학적 식각을 수행하기 위한 웨이퍼를 도시한 도면이다.
도 2는 본 발명의 바람직한 실시예에 따라 전기화학적 식각을 수행하기 위한 작업 셀을 도시한 도면이다.
도 3a 및 도 3b는 본 발명의 바람직한 실시예에 따라 전기화학적 식각을 통해 유전체막에 다공을 형성한 경우를 보여주는 도면들이다.
도 4는 전기화학적 식각을 통해 유전체막에 형성된 다공의 모습을 보여주는 SEM(Scanning Electron Microscope) 사진이다.
도 5a 및 도 5b는 본 발명에 바람직한 실시예에 따라 플로팅 게이트와 유전체막을 형성한 모습을 도시한 도면들이다.
<도면의 주요 부분에 부호의 설명>
106: 제1 플로팅 게이트 108: 산화막
110: 실리콘 질화막 112: 제2 플로팅 게이트
114: 제2 유전체막 120; 작업 셀
130: 상대전극 140: 기준전극
150: 자외선 광원 160: 전해질
W: 웨이퍼
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상의 소정 영역에 형성된 터널 산화막과, 상기 터널 산화막의 상부에 형성된 제1 플로팅 게이트와, 상기 제1 플로팅 게이트 상에 형성된 다공을 갖는 제1 유전체막과, 상기 다공을 갖는 제1 유전체막 상에 형성되어 울퉁불퉁한 표면을 갖는 제2 플로팅 게이트와, 상기 제2 플로팅 게이트 상에 울퉁불퉁한 표면을 따라 형성된 제2 유전체막 및 상기 제2 유전체막 상에 형성된 콘트롤 게이트를 포함하는 것을 특징으로 하는 플래시 메모리 셀의 게이트 구조를 제공한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판의 소정 영역에 터널 산화막을 형성하는 단계와, 상기 터널 산화막 상에 제1 플로팅 게이트를 형성하는 단계와, 상기 제1 플로팅 게이트 상에 산화막 및 실리콘 질화막을 순차적으로 형성하는 단계와, 전기화학적 식각을 수행하여 상기 제1 플로팅 게이트 상부의 상기 실리콘 질화막에 다공을 형성하는 단계와, 상기 결과물 상에 울퉁불퉁한 표면을 갖는 제2 플로팅 게이트를 형성하는 단계와, 상기 제2 플로팅 게이트 상에 울퉁불퉁한 표면을 따라 제2 유전체막을 형성하는 단계 및 상기 제2 유전체막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 셀의 게이트 형성방법을 제공한다.
상기 또 다른 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상의 소정 영역에 형성된 터널 산화막, 터널 산화막 상에 형성된 폴리실리콘막, 상기 폴리실리콘막 상에 형성된 산화막 및 실리콘 질화막을 구비하는 웨이퍼를 준비하는 단계와, 작업전극으로 사용될 상기 웨이퍼 뒷면에 전압을 인가할 수 있도록 구비되고, 상대전극과 기준전극이 일정한 간격을 유지하여 전해질 속에 잠길 수 있도록 구비되며, 자외선 광원을 상부에 설치하여 상기 작업 전극에 자외선이 조사되도록 구비된 작업 셀을 준비하는 단계 및 상기 웨이퍼를 작업 셀에 장착하여 실리콘 해리 반응을 이용하여 전기화학적 식각을 실시하여 상기 실리콘 질화막에 다공을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 셀의 유전체막 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
이하에서, 플래시 메모리 소자의 커플링 비를 증가시키기 위하여 전기화학적 식각을 통해 다공을 형성함으로써 전극 면적의 극대화를 구현할 수 있으며, 전기화학적 식각 과정동안 발생하는 절연막 표면의 산화막을 이용함으로서 플로팅 게이트와 콘트롤 게이트 사이의 산화막 두께를 줄일 수 있어 정전 용량을 높일 수 있는 플래시 메모리 셀의 게이트 구조, 게이트 형성방법, 유전체막 형성방법 및 전기화학적 식각 장치를 제시한다.
도 1은 전기화학적 식각을 수행하기 위한 웨이퍼를 도시한 도면이다. 도 2는 본 발명의 바람직한 실시예에 따라 전기화학적 식각을 수행하기 위한 작업 셀을 도시한 도면이다. 도 3a 및 도 3b는 본 발명의 바람직한 실시예에 따라 전기화학적 식각을 통해 유전체막에 다공을 형성한 경우를 보여주는 도면이다. 도 3b는 도 3a의 'A' 부분을 확대하여 도시한 도면들이다. 도 4는 전기화학적 식각을 통해 유전체막에 형성된 다공의 모습을 보여주는 SEM(Scanning Electron Microscope) 사진이다.
도 1 내지 도 4를 참조하면, 플래시 메모리 소자의 유전체막(108)에 다공을 형성하기 위하여 전기화학적인 습식 식각법을 사용한다. 이를 위해 반도체기판(100) 내에 트렌치형 소자분리막(102), 터널 산화막(104) 및 제1 폴리실리콘막으로 이루어진 제1 플로팅 게이트(106)를 형성하고, 반도체 기판(100) 상에 산화막(108) 및 실리콘 질화막(110)을 증착하여 형성된 웨이퍼(W)를 준비하고, 상기 웨이퍼(W)를 작업 셀(120)에 장착한다. 산화막(108)은 50Å 내지 150Å 정도의 두께로 증착하는 것이 바람직하다. 실리콘 질화막(110)은 100Å 내지 200Å 정도의 두께로 증착하는 것이 바람직하다. 작업 셀(120)은 작업전극으로 사용될 웨이퍼(W) 뒷면에 전압(V)을 인가할 수 있도록 설계되었으며, 상대전극(130)과 기준전극(140)이 일정한 간격을 유지하여 전해질(160) 속에 잠길 수 있도록 설계되었다. 실리콘 해리 반응에 사용되는 제1 플로팅 게이트 전극(106)인 폴리실리콘막이 N-Type인 경우, 자외선 광원(150)을 작업 셀(120) 상부에 위치하도록 하여 작업 전극 위에 자외선(152)이 조사되도록 하였다. 작업전극, 즉 웨이퍼(W)에 인가되는 전압(V)은 1.5V 내지 8V 정도이다.
본 발명에 의거한 ONO 유전체막 형성방법은 전기화학적 식각에 의한 다공 형성법을 이용한 것으로, 다공 형성 공정은 49% HF 용액과 에탄올을 혼합한 용액을 전해질(160)로 사용하며, 자외선 광원(150)을 사용하여 일정 파장의 자외선(152)을 조사하면서 수행한다. 전기화학적 식각에 사용되는 작업전극은 웨이퍼(W), 정확히는 플로팅 게이트 전극인 폴리실리콘막이고, 기준전극(140)으로는 수소 전극을 사용하며, 상대전극(130)으로는 백금 전극을 사용한다. 작업전극에 실리콘이 해리될 수 있는 전압(V)을 인가함으로서 실리콘의 해리 반응에 필요한 반응 활성화 에너지를 공급하여 준다. 실리콘 해리 반응이 일어나는 동안 수소 기체 발생에 의한 실리콘 해리 반응의 방해를 방지하기 위해 아르곤(Ar)과 같은 비활성 기체를 전해질(16) 속에 첨가하여 버블링(bobbling)하여 줌으로써 수소 기체를 반응 표면으로부터 제거해준다.
전기화학적 식각에 의한 실리콘의 해리 메커니즘은 다음과 같다.
HF와 에탄올이 혼합된 전해질(160)과 반응하는 실리콘 표면은 H원자로 포화된 상태이므로 홀(h+)이 존재하지 않기 때문에 F_이온의 공격에 대해 비활성이다. 왜냐하면 H의 전기음성도가 2.2이고, Si의 전기음성도가 1.9로 전기음성도의 차이가 별로 없기 때문에 F_이온이 반응할 수 있는 분위기가 조성되지 않는 것이다. 하지만 실리콘 표면에 조사된 자외선 광원에 의해서 홀(h+)이 공급되어 지면 Si의 전기음성도가 H원자에 비해 상대적으로 낮아지므로 F_이온의 친핵성 공격이 가능해진다.
n형 실리콘의 경우 실리콘 표면에서의 홀의 생성이 실리콘의 해리 과정을 이끄는 중요한 단계가 된다. 이처럼 H가 F로 치환되면 Si의 전기음성도가 더욱 낮아져서 그 이후 F_의 공격은 계속적으로 일어나게 된다.
이러한 일련의 반응에 의해서 수소가 발생하게 되고 계속적인 F_의 공격에 의해서 실리콘 표면에서 부분적인 해리가 일어나게 되며, 그로 인해 새로운 표면이 생성되게 된다. 이러한 변화는 실리콘 표면의 전기장의 분포를 변화시키고, 이렇게변화된 전기장에 의해서 홀이 실리콘의 벌크 영역, 즉 실리콘 질화막(110)의 벌크 영역으로부터 실리콘이 해리된 부분으로 공급되어지므로 트렌치의 형성은 홀의 공급 방향과 평행한 수직적인 배향으로 일어나게 되는 것이다. 이와 같은 전기화학적 식각을 통해 상기 다공은 작업전극의 역할을 하는 제1 폴리실리콘막, 즉 제1 플로팅 게이트(106) 상부의 실리콘 질화막(110) 및/또는 산화막(108)에 형성되게 된다.
묽은 HF 용액에서 실리콘이 양극 바이어스(V) 하에 존재할 때 다공이 형성될 수 있는 전류 대 전압 특성 영역은 낮은 전위이며, 높은 전위에서는 전기연마가 일어나고 중간영역(전이영역)에서는 실리콘과 HF가 반응하여 다공이 형성되는 반응과 전기연마 반응이 모두 일어난다. 따라서, 다공이 형성될 수 있는 전위가 실리콘에 인가되어질 때 실리콘의 해리 과정에서 가장 중요한 것은 수송체인 홀(h+)이며, 이러한 홀은 실리콘의 해리 속도를 결정하게 된다. n형 실리콘을 전기 화학적으로 식각할 때, 자외선을 쪼여주는 것은 실리콘이 해리되기 시작하는 단계에서 해리 반응이 시작될 수 있도록 홀을 실리콘 표면의 공간 전하층에 충분히 공급하기 위해서이다. 한편, 다공이 형성되는 실리콘 질화막(110) 상부에는 실리콘과 산소 또는 OH기가 반응하여 산화막(미도시)이 100Å 이하로 얇게 형성된다. 이와 같이 전기화학적 식각 과정동안 발생하는 유전체막(108) 표면의 상기 산화막을 이용함으로서 플로팅 게이트와 콘트롤 게이트 사이의 산화막 두께를 줄일 수 있어 정전 용량을 높일 수 있다.
본 발명에 의거한 전기화학적인 식각법으로 다공을 형성할 경우 다공 크기를조절하는 변수는 전해질 농도(HF와 에탄올의 부피비), 작업전극에 인가하는 전압의 세기, 반응 시간, 자외선 광원의 세기 등이 있다. 다공 깊이를 조절하는 변수로는 인가된 전압의 세기와 반응 시간이 있다. 이러한 변수들을 이용하여 다공의 크기와 깊이를 조절함으로서 전극면적을 조절할 수 있다. 즉, 후속 공정에서 제2 플로팅 게이트로 사용될 제2 폴리실리콘막(도 5a의 '112' 참조)을 증착할 경우, 상기 다공에 제2 폴리실리콘막이 침투하여 들어가서 제2 폴리실리콘막의 표면적이 증가하게 되는데, 이는 다공의 크기와 깊이를 조절함으로서 가능하다.
도 5a 및 도 5b는 본 발명에 바람직한 실시예에 따라 플로팅 게이트와 유전체막을 형성한 모습을 도시한 도면들이다. 도 5b는 도 3a의 'B' 부분을 확대하여 개략적으로 도시한 정면도이다.
도 5a 및 도 5b를 참조하면, 다공 형성 후 실리콘 질화막(110)의 상부에 제2 플로팅 게이트로 사용될 제2 폴리실리콘막(112)을 증착하고, ONO 유전체막(114), 즉 산화막, 실리콘 질화막 및 산화막이 순차적으로 적층된 구조의 유전체막을 형성한다. 이때, 다공에 제2 폴리실리콘막(112)이 침투하여 들어가서 제2 폴리실리콘막(112)의 표면적이 증가하게 되고, 제2 폴리실리콘막(112)의 울퉁불퉁한 표면을 따라 ONO 유전체막(114)이 형성되게 된다. 따라서, ONO 유전체막(112)의 단면적이 증가하여 커플링 비를 증가시킬 수 있다. 제2 폴리실리콘막(112)은 표면 전하를 극대화하기 위해 50Å 내지 200Å 정도의 두께로 형성하는 것이 바람직하다.
또한, 제1 플로팅 게이트(106) 상부에 다공을 갖는 산화막(108) 및 실리콘질화막(110)을 형성하고, 이어서 제2 플로팅 게이트 및 ONO 유전체막을 형성함으로써 멀티 커패시터(Multi Capacitor)가 형성되므로 데이타의 누설 문제를 개선할 수 있다.
상기와 같이 ONO 유전체막(114)이 형성된 반도체 기판(100) 상에 컨트롤 게이트로 사용될 제3 폴리실리콘막(미도시), 실리사이드막(미도시), 하드 마스크층(미도시) 및 반사방지 코팅막(미도시)을 증착한 후, 패터닝하여 게이트를 형성한다.
본 발명에 의하면, 제1 플로팅 게이트 상부에 다공을 형성함으로써 전극 면적을 극대화하여 디바이스에서 요구되는 커플링 비를 충족시킬 수 있다. 또한, ONO 유전체막의 표면적을 증가시켜 셀 소거 속도를 증가시킬 수 있어 반도체 소자의 동작 특성을 개선할 수 있으며, 향후 기술이 진보함에 따른 게이트 폭(Gate Width) 감소 시 요구되어지는 ONO 유전체막의 커플링 비를 만족시킬 수 있다. 또한, 반도체 기판 상부에 형성되는 멀티 커패시터는 플로팅 게이트의 데이타 누설을 막아주므로 데이타 저장 능력에서도 개선된 소자 동작 특성을 확보할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (20)

  1. 반도체 기판 상의 소정 영역에 형성된 터널 산화막;
    상기 터널 산화막의 상부에 형성된 제1 플로팅 게이트;
    상기 제1 플로팅 게이트 상에 형성된 다공을 갖는 제1 유전체막;
    상기 다공을 갖는 제1 유전체막 상에 형성되어 울퉁불퉁한 표면을 갖는 제2 플로팅 게이트;
    상기 제2 플로팅 게이트 상에 울퉁불퉁한 표면을 따라 형성된 제2 유전체막; 및
    상기 제2 유전체막 상에 형성된 콘트롤 게이트를 포함하는 것을 특징으로 하는 플래시 메모리 셀의 게이트 구조.
  2. 제1항에 있어서, 상기 제1 유전체막은 산화막, 실리콘 질화막 및 산화막이 순차적으로 적층된 구조의 ONO 절연막으로 이루어진 것을 특징으로 하는 플래시 메모리 셀의 게이트 구조.
  3. 제2항에 있어서, 상기 ONO 절연막에서 하부의 산화막은 50Å 내지 150Å 정도의 두께를 갖고, 상기 실리콘 질화막은 100Å 내지 200Å 정도의 두께를 갖는 것을 특징으로 하는 플래시 메모리 셀의 게이트 구조.
  4. 제1항에 있어서, 상기 제1 플로팅 게이트 및 상기 제2 플로팅 게이트는 폴리실리콘막으로 이루어진 것을 특징으로 하는 플래시 메모리 셀의 게이트 구조.
  5. 제1항에 있어서, 상기 제2 유전체막은 산화막, 실리콘 질화막 및 산화막이 순차적으로 적층된 구조의 ONO 절연막으로 이루어진 것을 특징으로 하는 플래시 메모리 셀의 게이트 구조.
  6. 반도체 기판의 소정 영역에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 제1 플로팅 게이트를 형성하는 단계;
    상기 제1 플로팅 게이트 상에 산화막 및 실리콘 질화막을 순차적으로 형성하는 단계;
    전기화학적 식각을 수행하여 상기 제1 플로팅 게이트 상부의 상기 실리콘 질화막에 다공을 형성하는 단계;
    상기 결과물 상에 울퉁불퉁한 표면을 갖는 제2 플로팅 게이트를 형성하는 단계;
    상기 제2 플로팅 게이트 상에 울퉁불퉁한 표면을 따라 제2 유전체막을 형성하는 단계; 및
    상기 제2 유전체막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 셀의 게이트 형성방법.
  7. 제6항에 있어서, 상기 전기화학적 식각은,
    상기 실리콘 질화막이 형성된 작업전극으로 사용될 반도체 기판 뒷면에 전압을 인가할 수 있도록 구비되고, 상대전극과 기준전극이 일정한 간격을 유지하여 전해질 속에 잠길 수 있도록 구비되며, 자외선 광원을 상부에 설치하여 상기 작업 전극에 자외선이 조사되도록 구비된 작업 셀에서 실리콘 해리 반응을 이용하여 수행하는 것을 특징으로 하는 플래시 메모리 셀의 게이트 형성방법.
  8. 제7항에 있어서, 상기 상대전극으로 백금 전극을 사용하는 것을 특징으로 하는 플래시 메모리 셀의 게이트 형성방법.
  9. 제7항에 있어서, 상기 기준전극으로 수소 표준전극을 사용하는 것을 특징으로 하는 플래시 메모리 셀의 게이트 형성방법.
  10. 제7항에 있어서, 상기 전해질로서 HF와 에탈올이 소정 비율로 혼합된 용액을 사용하는 것을 특징으로 하는 플래시 메모리 셀의 게이트 형성방법.
  11. 제7항에 있어서, 상기 실리콘의 해리 반응 중 발생하는 수소 기체가 실리콘 해리 반응을 방해하는 것을 억제하기 위해 상기 전해질 속에 비활성 기체를 첨가하는 것을 더 포함하는 특징으로 하는 플래시 메모리 셀의 게이트 형성방법.
  12. 제7항에 있어서, 상기 전압으로 1.5V 내지 8V의 전압을 인가하는 것을 특징으로 하는 플래시 메모리 셀의 게이트 형성방법.
  13. 제6항에 있어서, 상기 산화막은 50Å 내지 150Å 정도의 두께로 형성하고, 상기 실리콘 질화막은 100Å 내지 200Å 정도의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 게이트 형성방법.
  14. 제6항에 있어서, 상기 제1 플로팅 게이트 및 상기 제2 플로팅 게이트는 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 게이트 형성방법.
  15. 반도체 기판 상의 소정 영역에 형성된 터널 산화막, 터널 산화막 상에 형성된 폴리실리콘막, 상기 폴리실리콘막 상에 형성된 산화막 및 실리콘 질화막을 구비하는 웨이퍼를 준비하는 단계;
    작업전극으로 사용될 상기 웨이퍼 뒷면에 전압을 인가할 수 있도록 구비되고, 상대전극과 기준전극이 일정한 간격을 유지하여 전해질 속에 잠길 수 있도록 구비되며, 자외선 광원을 상부에 설치하여 상기 작업 전극에 자외선이 조사되도록 구비된 작업 셀을 준비하는 단계; 및
    상기 웨이퍼를 작업 셀에 장착하여 실리콘 해리 반응을 이용하여 전기화학적 식각을 실시하여 상기 실리콘 질화막에 다공을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 셀의 유전체막 형성방법.
  16. 제15항에 있어서, 상기 상대전극으로 백금 전극을 사용하는 것을 특징으로 하는 플래시 메모리 셀의 유전체막 형성방법.
  17. 제15항에 있어서, 상기 기준전극으로 수소 표준전극을 사용하는 것을 특징으로 하는 플래시 메모리 셀의 유전체막 형성방법.
  18. 제15항에 있어서, 상기 전해질로서 HF와 에탈올이 소정 비율로 혼합된 용액을 사용하는 것을 특징으로 하는 플래시 메모리 셀의 유전체막 형성방법.
  19. 제15항에 있어서, 상기 실리콘의 해리 반응 중 발생하는 수소 기체가 실리콘 해리 반응을 방해하는 것을 억제하기 위해 상기 전해질 속에 비활성 기체를 첨가하는 것을 더 포함하는 특징으로 하는 플래시 메모리 셀의 유전체막 형성방법.
  20. 제15항에 있어서, 상기 전압으로 1.5V 내지 8V의 전압을 인가하는 것을 특징으로 하는 플래시 메모리 셀의 유전체막 형성방법.
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