JP2004056067A - フラッシュメモリセルのゲート構造とその形成方法及び誘電体膜形成方法 - Google Patents
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Abstract
【課題】カップリング比の増加によるプログラム及び消去速度を増加させることができる、マルチキャパシタ構造を有するフラッシュメモリセルのゲート構造とその形成方法及び誘電体膜形成方法を提供すること。
【解決手段】半導体基板上の所定の領域に形成されたトンネル酸化膜、トンネル酸化膜上に形成されたポリシリコン膜、前記ポリシリコン膜上に形成された酸化膜及びシリコン窒化膜を備えるウェーハを準備する段階と、作業電極として用いられる前記ウェーハの裏面に電圧を印加しうるように備えられ、相手電極と基準電極が一定の間隔を維持して電解質中に浸漬できるように備えられ、紫外線光源を上部に設置して前記作業電極に紫外線が照射されるように備えられた作業セルを準備する段階と、前記ウェーハを作業セルに装着し、シリコン解離反応を用いて電気化学的エッチングを行って前記シリコン窒化膜に多孔を形成する段階とを含む。
【選択図】 図３
【解決手段】半導体基板上の所定の領域に形成されたトンネル酸化膜、トンネル酸化膜上に形成されたポリシリコン膜、前記ポリシリコン膜上に形成された酸化膜及びシリコン窒化膜を備えるウェーハを準備する段階と、作業電極として用いられる前記ウェーハの裏面に電圧を印加しうるように備えられ、相手電極と基準電極が一定の間隔を維持して電解質中に浸漬できるように備えられ、紫外線光源を上部に設置して前記作業電極に紫外線が照射されるように備えられた作業セルを準備する段階と、前記ウェーハを作業セルに装着し、シリコン解離反応を用いて電気化学的エッチングを行って前記シリコン窒化膜に多孔を形成する段階とを含む。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に係り、さらに詳しくは、フラッシュメモリセルのゲート構造とその形成方法及び誘電体膜形成方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ素子のＯＮＯ誘電体膜、すなわち酸化膜、シリコン窒化膜及び酸化膜が順次積層されてなる構造の誘電体膜は、フラッシュメモリ素子の動作時にデータを記憶するフローティングゲートとコントロールゲート間の絶縁膜として用いられている。一方、カップリング比を増加させる方法としては、フローティングゲートの電極面積を増加させる方法、誘電体膜としてのフローティングゲートとコントロールゲート間の絶縁膜の厚さを減らす方法、及び高誘電率の誘電体膜を使用する方法などがある。ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子において、キャパシタの場合にはシリンダ形やピン形のような三次元的構造をキャパシタに適用することにより、キャパシタの電極面積を増加させることができるが、フラッシュメモリ素子の場合にはこれをフローティングゲートに適用することが構造的に難しいという欠点がある。誘電体膜の厚さを減らす方法は現在限界に達している実情であり、高誘電率の誘電体膜を使用する方法は新しい誘電物質を開発しなければならないという困難さをもっている。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、カップリング比の増加によるプログラム及び消去速度を増加させることができる、マルチキャパシタ構造を有するフラッシュメモリセルのゲート構造を提供することにある。
【０００４】
本発明の他の目的は、ＯＮＯ絶縁膜の断面積を増加させて究極的にカップリング比を増加させることが可能なフラッシュメモリセルのゲート形成方法を提供することにある。
【０００５】
本発明のさらに他の目的は、誘電体膜を電気化学的に処理して多孔を形成するフラッシュメモリセルの誘電体膜形成方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板上の所定の領域に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成された第１フローティングゲートと、前記第１フローティングゲート上に形成され、多孔を有する第１誘電体膜と、前記多孔を有する第１誘電体膜上に形成され、凸凹な表面を有する第２フローティングゲートと、前記第２フローティングゲート上に凸凹な表面に沿って形成された第２誘電体膜と、前記第２誘電体膜上に形成されたコントロールゲートとを含むことを特徴とするフラッシュメモリセルのゲート構造を提供する。
【０００７】
上記他の目的を達成するために、本発明は、半導体基板の所定の領域にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上に第１フローティングゲートを形成する段階と、前記第１フローティングゲート上に酸化膜及びシリコン窒化膜を順次形成する段階と、電気化学的エッチングを行って前記第１フローティング上の前記シリコン窒化膜に多孔を形成する段階と、前記結果物上に凸凹な表面を有する第２フローティングゲートを形成する段階と、前記第２フローティングゲート上に凸凹な表面に沿って第２誘電体膜を形成する段階と、前記第２誘電体膜上にコントロールゲートを形成する段階とを含むことを特徴とするフラッシュメモリセルのゲート形成方法を提供する。
【０００８】
上記さらに他の目的を達成するために、本発明は、半導体基板上の所定の領域に形成されたトンネル酸化膜、トンネル酸化膜上に形成されたポリシリコン膜、前記ポリシリコン膜上に形成された酸化膜及びシリコン窒化膜を備えるウェーハを準備する段階と、作業電極として用いられる前記ウェーハの裏面に電圧を印加しうるように備えられ、相手電極と基準電極が一定の間隔を維持して電解質中に浸漬できるように備えられ、紫外線光源を上部に設置して前記作業電極に紫外線が照射されるように備えられた作業セルを準備する段階と、前記ウェーハを作業セルに装着し、シリコン解離反応を用いて電気化学的エッチングを行って前記シリコン窒化膜に多孔を形成する段階とを含むことを特徴とするフラッシュメモリセルの誘電体膜形成方法を提供する。
【０００９】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は当技術分野で通常の知識を有する者が本発明を十分理解し得るように提供されるもので、いろいろの形で変形実施することができ、本発明の範囲を限定するものではない。下記説明において、ある層が他の層の上に存在すると記述されるとき、これはある層が他の層の真上に存在することを意味し、或いは両層の間に第３の層が介在されることを意味する。また、図面において、各層の厚さまたは大きさは説明の便宜及び明確性のために誇張された。図面上において、同一の符号は同一の要素を指す。
【００１０】
本発明は、フラッシュメモリ素子のカップリング比を増加させるために電気化学的エッチングによって多孔を形成することにより、電極面積の極大化を実現することができ、電気化学的エッチング過程中に発生する絶縁膜表面の酸化膜を用いることにより、フローティングゲートとコントロールゲート間の酸化膜の膜厚を減らすことができるため、静電容量を高めることが可能なフラッシュメモリセルのゲート構造、ゲート形成方法、誘電体膜形成方法及び電気化学的エッチング装置を提示する。
【００１１】
図１は電気化学的エッチングを行うためのウェーハを示す図である。図２は本発明の好適な実施例によって電気化学的エッチングを行うための作業セルを示す図である。図３（ａ）及び図３（ｂ）は本発明の好適な実施例に係る電気化学的エッチングによって誘電体膜に多孔を形成した場合を示す図、図３（ｂ）は図３（ａ）の「Ａ」部分を拡大して示す図である。図４は電気化学的エッチングによって誘電体膜に形成された多孔の形状を示すＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。
【００１２】
図１乃至図４を参照すると、フラッシュメモリ素子の誘電体膜１１１に多孔を形成するために電気化学的なウェットエッチング法を使用する。このために、半導体基板１００内にトレンチ型素子分離膜１０２、トンネル酸化膜１０４、及び第１ポリシリコン膜からなる第１フローティングゲート１０６を形成し、半導体基板１００上に酸化膜１０８及びシリコン窒化膜１１０を蒸着してなるウェーハＷを準備し、前記ウェーハＷを作業セル１２０に装着する。酸化膜１０８は５０Å以上、且つ１５０Å以下程度の厚さに蒸着することが好ましい。シリコン窒化膜１１０は１００Å以上、且つ２００Å以下程度の厚さに蒸着することが好ましい。作業セル１２０は作業電極として用いられるウェーハＷの裏面に電圧Ｖを印加し得るように設計され、相手電極１３０と基準電極１４０が一定の間隔を維持して電解質１６０中に浸漬できるように設計された。シリコン解離反応に用いられる第１フローティングゲート電極１０６としてのポリシリコン膜がＮ型の場合、紫外線光源１５０を作業セル１２０の上部に位置させて、作業電極上に紫外線１５２が照射されるようにした。作業電極、すなわちウェーハＷに印加される電圧Ｖは１．５Ｖ以上、且つ８Ｖ以下程度である。
【００１３】
本発明に係るＯＮＯ誘電体膜形成方法は、電気化学的エッチングによる多孔形成法を用いたもので、多孔形成工程は４９％ＨＦ溶液とエタノールを混合した溶液を電解質１６０とし、紫外線光源１５０を用いて一定の波長の紫外線１５２を照射しながら行う。電気化学的エッチングに用いられる作業電極は、ウェーハＷ、正確にはフローティングゲート電極としてのポリシリコン膜であり、基準電極１４０としては水素（標準）電極を使用し、相手電極１３０としては白金電極を使用する。作業電極にシリコンが解離できる電圧Ｖを印加することにより、シリコン解離反応に必要な反応活性化エネルギーを供給する。シリコン解離反応が起こる間、水素気体発生によるシリコン解離反応の妨害を防止するために、アルゴンＡｒのような不活性気体を電解質１６０中に添加してバブリング（ｂｕｂｂｌｉｎｇ）することにより、水素気体を反応表面から除去する。
【００１４】
電気化学的エッチングによるシリコンの解離メカニズムは次の通りである。ＨＦとエタノールが混合された電解質１６０と反応するシリコン表面は、Ｈ原子で飽和された状態なのでホール（ｈ＋）が存在しないため、Ｆーイオンの攻撃に対して非活性である。なぜなら、Ｈの電気陰性度が２．２、Ｓｉの電気陰性度が１．９であって電気陰性度の差異があまりないから、Ｆ―イオンが反応しうる雰囲気が造成されないためである。しかし、シリコンの表面に照射された紫外線光源によってホール（ｈ＋）が供給されると、Ｓｉの電気陰性度がＨ原子に比べて相対的に低くなるので、Ｆ―イオンの親核性攻撃が可能になる。
【００１５】
ｎ型シリコンの場合、シリコン表面におけるホールの生成がシリコンの解離過程をリードする重要な段階になる。このようにＨがＦに置換されると、Ｓｉの電気陰性度がさらに低くなり、その以後Ｆ―の攻撃は継続的に発生することになる。
【００１６】
このような一連の反応によって水素が発生し、継続的なＦ―の攻撃によってシリコンの表面に部分的な解離が生ずることになり、これにより新しい表面が生成される。このような変化はシリコン表面の電気場の分布を変化させ、このように変化した電気場によってホールがシリコンのバルク領域、すなわちシリコン窒化膜１１０のバルク領域からシリコン解離部分へ供給されるので、トレンチはホールの供給方向とは平行で垂直的な配向に形成される。このような電気化学的エッチングによって、前記多孔は作業電極の役割をする第１ポリシリコン膜、即ち第１フローティングゲート１０６上のシリコン窒化膜１１０及び／または酸化膜１０８に形成される。
【００１７】
薄いＨＦ溶液でシリコンが陽極バイアス（Ｖ）下に存在する際に多孔の形成が可能な電流対電圧特性領域は低い電位であり、高い電位では電気研磨が生じ、中間領域（転移領域）ではシリコンとＨＦが反応して多孔が形成される反応と電気研磨反応が全て起こる。従って、多孔の形成を可能とする電位がシリコンに印加される際、シリコンの解離過程で最も重要なのは輸送体としてのホール（ｈ＋）であり、このようなホールはシリコンの解離速度を決定する。ｎ型シリコンを電気化学的にエッチングする際に紫外線を照射することは、シリコンが解離し始める段階で解離反応が開始できるようにホールをシリコン表面の空間電荷層に十分供給するためである。一方、多孔が形成されるシリコン窒化膜１１０の上部にはシリコンと酸素またはＯＨ基が反応して酸化膜（図示せず）が１００Å以下に薄く形成される。このように電気化学的エッチング過程中に発生するシリコン窒化膜１１０表面の前記酸化膜を用いることにより、フローティングゲートとコントロールゲート間の酸化膜の膜厚を減らすことができ、静電容量を高めることができる。
【００１８】
本発明に係る電気化学的なエッチング法で多孔を形成する場合、多孔の大きさを調節する変数は電解質の濃度（ＨＦとエタノールの体積比）、作業電極に印加する電圧の強度、反応時間、紫外線光源の強度などである。このような変数を用いて多孔の大きさと深さを調節することにより、電極面積を調節することができる。すなわち、後続の工程で第２フローティングゲートとして用いられる第２ポリシリコン膜（図５（ａ）の「１１２」参照）を蒸着する場合、前記多孔に第２ポリシリコン膜が侵入して第２ポリシリコン膜の表面積が増加するが、これは多孔の大きさと深さを調節することにより可能である。
【００１９】
図５（ａ）は、本発明に好適な実施例によってフローティングゲートと誘電体膜を形成した形態を示す図である。図５（ｂ）は図５（ａ）の「Ｂ」部分を拡大して概略的に示す正面図である。
【００２０】
図５（ａ）及び図５（ｂ）を参照すると、多孔形成後、シリコン窒化膜１１０上に第２フローティングゲートとして用いられる第２ポリシリコン膜１１２を蒸着し、ＯＮＯ誘電体膜１１４、すなわち酸化膜、シリコン窒化膜及び酸化膜が順次積層された構造のＯＮＯ絶縁膜からなる誘電体膜を形成する。この際、多孔に第２ポリシリコン膜１１２が侵入して第２ポリシリコン膜１１２の表面積が増加し、第２ポリシリコン膜１１２の凸凹な表面に沿ってＯＮＯ誘電体膜１１４が形成される。したがって、ＯＮＯ誘電体膜１１４の断面積が増加し、これによりカップリング比を増加させることができる。第２ポリシリコン膜１１２は表面電荷を極大化するために５０Å〜２００Å程度の厚さに形成することが好ましい。
【００２１】
また、第１フローティングゲート１０６上に多孔を有する酸化膜１０８及びシリコン窒化膜１１０を形成し、次に第２フローティングゲート及びＯＮＯ誘電体膜を形成することにより、マルチキャパシタ（Ｍｕｌｔｉ Ｃａｐａｃｉｔｏｒ）が形成されるので、データの漏洩問題を改善することができる。
【００２２】
前記のようにＯＮＯ誘電体膜１１４が形成された半導体基板１００上に、コントロールゲートとして用いられる第３ポリシリコン膜（図示せず）、シリサイド膜（図示せず）、ハードマスク層（図示せず）及び反射防止コーティング膜（図示せず）を蒸着した後、パターニングしてゲートを形成する。
【００２３】
【発明の効果】
本発明によれば、第１フローティングゲート上に多孔を形成することにより、電極面積を極大化して、デバイスから要求されるカップリング比を満足させることができる。また、ＯＮＯ誘電体膜の表面積を増加させてセル消去速度を増加させることができるため、半導体素子の動作特性を改善することができ、向後技術の進歩に伴うゲート幅（Ｇａｔｅ Ｗｉｄｔｈ）の減少時に要求されるＯＮＯ誘電体膜のカップリング比を満足させることができる。また、半導体基板の上部に形成されるマルチキャパシタがフローティングゲートのデータ漏洩を防ぐので、データ記憶能力においても改善された素子動作特性を確保することができる。
【００２４】
以上、本発明の好適な実施例によって詳細に説明したが、本発明は、前記実施例に限定されるものではなく、本発明の技術的思想から外れない範囲内で、当分野で通常の知識を有する者によって様々な変形が可能である。
【図面の簡単な説明】
【図１】電気化学的エッチングを行うためのウェーハを示す図である。
【図２】本発明の好適な実施例によって電気化学的エッチングを行うための作業セルを示す図である。
【図３】本発明の好適な実施例によって電気化学的エッチングによって誘電体膜に多孔を形成した場合を示す図である。
【図４】電気化学的エッチングによって誘電体膜に形成された多孔の形状を示すＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。
【図５】（ａ）は本発明の好適な実施例によってフローティングゲートと誘電体膜を形成した形態を示す図であり、（ｂ）は図３（ａ）の「Ｂ」部分を拡大して概略的に示す正面図である。
【符号の説明】
１０６ 第１フローティングゲート
１０８ 酸化膜
１１０ シリコン窒化膜
１１２ 第２フローティングゲート
１１４ 第２誘電体膜
１２０ 作業セル
１３０ 相手電極
１４０ 基準電極
１５０ 紫外線光源
１６０ 電解質
Ｗ ウェーハ
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に係り、さらに詳しくは、フラッシュメモリセルのゲート構造とその形成方法及び誘電体膜形成方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ素子のＯＮＯ誘電体膜、すなわち酸化膜、シリコン窒化膜及び酸化膜が順次積層されてなる構造の誘電体膜は、フラッシュメモリ素子の動作時にデータを記憶するフローティングゲートとコントロールゲート間の絶縁膜として用いられている。一方、カップリング比を増加させる方法としては、フローティングゲートの電極面積を増加させる方法、誘電体膜としてのフローティングゲートとコントロールゲート間の絶縁膜の厚さを減らす方法、及び高誘電率の誘電体膜を使用する方法などがある。ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子において、キャパシタの場合にはシリンダ形やピン形のような三次元的構造をキャパシタに適用することにより、キャパシタの電極面積を増加させることができるが、フラッシュメモリ素子の場合にはこれをフローティングゲートに適用することが構造的に難しいという欠点がある。誘電体膜の厚さを減らす方法は現在限界に達している実情であり、高誘電率の誘電体膜を使用する方法は新しい誘電物質を開発しなければならないという困難さをもっている。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、カップリング比の増加によるプログラム及び消去速度を増加させることができる、マルチキャパシタ構造を有するフラッシュメモリセルのゲート構造を提供することにある。
【０００４】
本発明の他の目的は、ＯＮＯ絶縁膜の断面積を増加させて究極的にカップリング比を増加させることが可能なフラッシュメモリセルのゲート形成方法を提供することにある。
【０００５】
本発明のさらに他の目的は、誘電体膜を電気化学的に処理して多孔を形成するフラッシュメモリセルの誘電体膜形成方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板上の所定の領域に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成された第１フローティングゲートと、前記第１フローティングゲート上に形成され、多孔を有する第１誘電体膜と、前記多孔を有する第１誘電体膜上に形成され、凸凹な表面を有する第２フローティングゲートと、前記第２フローティングゲート上に凸凹な表面に沿って形成された第２誘電体膜と、前記第２誘電体膜上に形成されたコントロールゲートとを含むことを特徴とするフラッシュメモリセルのゲート構造を提供する。
【０００７】
上記他の目的を達成するために、本発明は、半導体基板の所定の領域にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上に第１フローティングゲートを形成する段階と、前記第１フローティングゲート上に酸化膜及びシリコン窒化膜を順次形成する段階と、電気化学的エッチングを行って前記第１フローティング上の前記シリコン窒化膜に多孔を形成する段階と、前記結果物上に凸凹な表面を有する第２フローティングゲートを形成する段階と、前記第２フローティングゲート上に凸凹な表面に沿って第２誘電体膜を形成する段階と、前記第２誘電体膜上にコントロールゲートを形成する段階とを含むことを特徴とするフラッシュメモリセルのゲート形成方法を提供する。
【０００８】
上記さらに他の目的を達成するために、本発明は、半導体基板上の所定の領域に形成されたトンネル酸化膜、トンネル酸化膜上に形成されたポリシリコン膜、前記ポリシリコン膜上に形成された酸化膜及びシリコン窒化膜を備えるウェーハを準備する段階と、作業電極として用いられる前記ウェーハの裏面に電圧を印加しうるように備えられ、相手電極と基準電極が一定の間隔を維持して電解質中に浸漬できるように備えられ、紫外線光源を上部に設置して前記作業電極に紫外線が照射されるように備えられた作業セルを準備する段階と、前記ウェーハを作業セルに装着し、シリコン解離反応を用いて電気化学的エッチングを行って前記シリコン窒化膜に多孔を形成する段階とを含むことを特徴とするフラッシュメモリセルの誘電体膜形成方法を提供する。
【０００９】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は当技術分野で通常の知識を有する者が本発明を十分理解し得るように提供されるもので、いろいろの形で変形実施することができ、本発明の範囲を限定するものではない。下記説明において、ある層が他の層の上に存在すると記述されるとき、これはある層が他の層の真上に存在することを意味し、或いは両層の間に第３の層が介在されることを意味する。また、図面において、各層の厚さまたは大きさは説明の便宜及び明確性のために誇張された。図面上において、同一の符号は同一の要素を指す。
【００１０】
本発明は、フラッシュメモリ素子のカップリング比を増加させるために電気化学的エッチングによって多孔を形成することにより、電極面積の極大化を実現することができ、電気化学的エッチング過程中に発生する絶縁膜表面の酸化膜を用いることにより、フローティングゲートとコントロールゲート間の酸化膜の膜厚を減らすことができるため、静電容量を高めることが可能なフラッシュメモリセルのゲート構造、ゲート形成方法、誘電体膜形成方法及び電気化学的エッチング装置を提示する。
【００１１】
図１は電気化学的エッチングを行うためのウェーハを示す図である。図２は本発明の好適な実施例によって電気化学的エッチングを行うための作業セルを示す図である。図３（ａ）及び図３（ｂ）は本発明の好適な実施例に係る電気化学的エッチングによって誘電体膜に多孔を形成した場合を示す図、図３（ｂ）は図３（ａ）の「Ａ」部分を拡大して示す図である。図４は電気化学的エッチングによって誘電体膜に形成された多孔の形状を示すＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。
【００１２】
図１乃至図４を参照すると、フラッシュメモリ素子の誘電体膜１１１に多孔を形成するために電気化学的なウェットエッチング法を使用する。このために、半導体基板１００内にトレンチ型素子分離膜１０２、トンネル酸化膜１０４、及び第１ポリシリコン膜からなる第１フローティングゲート１０６を形成し、半導体基板１００上に酸化膜１０８及びシリコン窒化膜１１０を蒸着してなるウェーハＷを準備し、前記ウェーハＷを作業セル１２０に装着する。酸化膜１０８は５０Å以上、且つ１５０Å以下程度の厚さに蒸着することが好ましい。シリコン窒化膜１１０は１００Å以上、且つ２００Å以下程度の厚さに蒸着することが好ましい。作業セル１２０は作業電極として用いられるウェーハＷの裏面に電圧Ｖを印加し得るように設計され、相手電極１３０と基準電極１４０が一定の間隔を維持して電解質１６０中に浸漬できるように設計された。シリコン解離反応に用いられる第１フローティングゲート電極１０６としてのポリシリコン膜がＮ型の場合、紫外線光源１５０を作業セル１２０の上部に位置させて、作業電極上に紫外線１５２が照射されるようにした。作業電極、すなわちウェーハＷに印加される電圧Ｖは１．５Ｖ以上、且つ８Ｖ以下程度である。
【００１３】
本発明に係るＯＮＯ誘電体膜形成方法は、電気化学的エッチングによる多孔形成法を用いたもので、多孔形成工程は４９％ＨＦ溶液とエタノールを混合した溶液を電解質１６０とし、紫外線光源１５０を用いて一定の波長の紫外線１５２を照射しながら行う。電気化学的エッチングに用いられる作業電極は、ウェーハＷ、正確にはフローティングゲート電極としてのポリシリコン膜であり、基準電極１４０としては水素（標準）電極を使用し、相手電極１３０としては白金電極を使用する。作業電極にシリコンが解離できる電圧Ｖを印加することにより、シリコン解離反応に必要な反応活性化エネルギーを供給する。シリコン解離反応が起こる間、水素気体発生によるシリコン解離反応の妨害を防止するために、アルゴンＡｒのような不活性気体を電解質１６０中に添加してバブリング（ｂｕｂｂｌｉｎｇ）することにより、水素気体を反応表面から除去する。
【００１４】
電気化学的エッチングによるシリコンの解離メカニズムは次の通りである。ＨＦとエタノールが混合された電解質１６０と反応するシリコン表面は、Ｈ原子で飽和された状態なのでホール（ｈ＋）が存在しないため、Ｆーイオンの攻撃に対して非活性である。なぜなら、Ｈの電気陰性度が２．２、Ｓｉの電気陰性度が１．９であって電気陰性度の差異があまりないから、Ｆ―イオンが反応しうる雰囲気が造成されないためである。しかし、シリコンの表面に照射された紫外線光源によってホール（ｈ＋）が供給されると、Ｓｉの電気陰性度がＨ原子に比べて相対的に低くなるので、Ｆ―イオンの親核性攻撃が可能になる。
【００１５】
ｎ型シリコンの場合、シリコン表面におけるホールの生成がシリコンの解離過程をリードする重要な段階になる。このようにＨがＦに置換されると、Ｓｉの電気陰性度がさらに低くなり、その以後Ｆ―の攻撃は継続的に発生することになる。
【００１６】
このような一連の反応によって水素が発生し、継続的なＦ―の攻撃によってシリコンの表面に部分的な解離が生ずることになり、これにより新しい表面が生成される。このような変化はシリコン表面の電気場の分布を変化させ、このように変化した電気場によってホールがシリコンのバルク領域、すなわちシリコン窒化膜１１０のバルク領域からシリコン解離部分へ供給されるので、トレンチはホールの供給方向とは平行で垂直的な配向に形成される。このような電気化学的エッチングによって、前記多孔は作業電極の役割をする第１ポリシリコン膜、即ち第１フローティングゲート１０６上のシリコン窒化膜１１０及び／または酸化膜１０８に形成される。
【００１７】
薄いＨＦ溶液でシリコンが陽極バイアス（Ｖ）下に存在する際に多孔の形成が可能な電流対電圧特性領域は低い電位であり、高い電位では電気研磨が生じ、中間領域（転移領域）ではシリコンとＨＦが反応して多孔が形成される反応と電気研磨反応が全て起こる。従って、多孔の形成を可能とする電位がシリコンに印加される際、シリコンの解離過程で最も重要なのは輸送体としてのホール（ｈ＋）であり、このようなホールはシリコンの解離速度を決定する。ｎ型シリコンを電気化学的にエッチングする際に紫外線を照射することは、シリコンが解離し始める段階で解離反応が開始できるようにホールをシリコン表面の空間電荷層に十分供給するためである。一方、多孔が形成されるシリコン窒化膜１１０の上部にはシリコンと酸素またはＯＨ基が反応して酸化膜（図示せず）が１００Å以下に薄く形成される。このように電気化学的エッチング過程中に発生するシリコン窒化膜１１０表面の前記酸化膜を用いることにより、フローティングゲートとコントロールゲート間の酸化膜の膜厚を減らすことができ、静電容量を高めることができる。
【００１８】
本発明に係る電気化学的なエッチング法で多孔を形成する場合、多孔の大きさを調節する変数は電解質の濃度（ＨＦとエタノールの体積比）、作業電極に印加する電圧の強度、反応時間、紫外線光源の強度などである。このような変数を用いて多孔の大きさと深さを調節することにより、電極面積を調節することができる。すなわち、後続の工程で第２フローティングゲートとして用いられる第２ポリシリコン膜（図５（ａ）の「１１２」参照）を蒸着する場合、前記多孔に第２ポリシリコン膜が侵入して第２ポリシリコン膜の表面積が増加するが、これは多孔の大きさと深さを調節することにより可能である。
【００１９】
図５（ａ）は、本発明に好適な実施例によってフローティングゲートと誘電体膜を形成した形態を示す図である。図５（ｂ）は図５（ａ）の「Ｂ」部分を拡大して概略的に示す正面図である。
【００２０】
図５（ａ）及び図５（ｂ）を参照すると、多孔形成後、シリコン窒化膜１１０上に第２フローティングゲートとして用いられる第２ポリシリコン膜１１２を蒸着し、ＯＮＯ誘電体膜１１４、すなわち酸化膜、シリコン窒化膜及び酸化膜が順次積層された構造のＯＮＯ絶縁膜からなる誘電体膜を形成する。この際、多孔に第２ポリシリコン膜１１２が侵入して第２ポリシリコン膜１１２の表面積が増加し、第２ポリシリコン膜１１２の凸凹な表面に沿ってＯＮＯ誘電体膜１１４が形成される。したがって、ＯＮＯ誘電体膜１１４の断面積が増加し、これによりカップリング比を増加させることができる。第２ポリシリコン膜１１２は表面電荷を極大化するために５０Å〜２００Å程度の厚さに形成することが好ましい。
【００２１】
また、第１フローティングゲート１０６上に多孔を有する酸化膜１０８及びシリコン窒化膜１１０を形成し、次に第２フローティングゲート及びＯＮＯ誘電体膜を形成することにより、マルチキャパシタ（Ｍｕｌｔｉ Ｃａｐａｃｉｔｏｒ）が形成されるので、データの漏洩問題を改善することができる。
【００２２】
前記のようにＯＮＯ誘電体膜１１４が形成された半導体基板１００上に、コントロールゲートとして用いられる第３ポリシリコン膜（図示せず）、シリサイド膜（図示せず）、ハードマスク層（図示せず）及び反射防止コーティング膜（図示せず）を蒸着した後、パターニングしてゲートを形成する。
【００２３】
【発明の効果】
本発明によれば、第１フローティングゲート上に多孔を形成することにより、電極面積を極大化して、デバイスから要求されるカップリング比を満足させることができる。また、ＯＮＯ誘電体膜の表面積を増加させてセル消去速度を増加させることができるため、半導体素子の動作特性を改善することができ、向後技術の進歩に伴うゲート幅（Ｇａｔｅ Ｗｉｄｔｈ）の減少時に要求されるＯＮＯ誘電体膜のカップリング比を満足させることができる。また、半導体基板の上部に形成されるマルチキャパシタがフローティングゲートのデータ漏洩を防ぐので、データ記憶能力においても改善された素子動作特性を確保することができる。
【００２４】
以上、本発明の好適な実施例によって詳細に説明したが、本発明は、前記実施例に限定されるものではなく、本発明の技術的思想から外れない範囲内で、当分野で通常の知識を有する者によって様々な変形が可能である。
【図面の簡単な説明】
【図１】電気化学的エッチングを行うためのウェーハを示す図である。
【図２】本発明の好適な実施例によって電気化学的エッチングを行うための作業セルを示す図である。
【図３】本発明の好適な実施例によって電気化学的エッチングによって誘電体膜に多孔を形成した場合を示す図である。
【図４】電気化学的エッチングによって誘電体膜に形成された多孔の形状を示すＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。
【図５】（ａ）は本発明の好適な実施例によってフローティングゲートと誘電体膜を形成した形態を示す図であり、（ｂ）は図３（ａ）の「Ｂ」部分を拡大して概略的に示す正面図である。
【符号の説明】
１０６ 第１フローティングゲート
１０８ 酸化膜
１１０ シリコン窒化膜
１１２ 第２フローティングゲート
１１４ 第２誘電体膜
１２０ 作業セル
１３０ 相手電極
１４０ 基準電極
１５０ 紫外線光源
１６０ 電解質
Ｗ ウェーハ
Claims (20)
- 半導体基板上の所定の領域に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成された第１フローティングゲートと、
前記第１フローティングゲート上に形成され、多孔を有する第１誘電体膜と、前記多孔を有する第１誘電体膜上に形成され、凸凹な表面を有する第２フローティングゲートと、
前記第２フローティングゲート上に凸凹な表面に沿って形成された第２誘電体膜と、
前記第２誘電体膜上に形成されたコントロールゲートとを含むことを特徴とするフラッシュメモリセルのゲート構造。 - 前記第１誘電体膜は酸化膜、シリコン窒化膜及び酸化膜が順次積層された構造のＯＮＯ絶縁膜からなることを特徴とする請求項１記載のフラッシュメモリセルのゲート構造。
- 前記ＯＮＯ絶縁膜において、下部の酸化膜は５０Å以上、且つ１５０Å以下程度の厚さを有し、前記シリコン窒化膜は１００Å以上、且つ２００Å以下程度の厚さを有することを特徴とする請求項２記載のフラッシュメモリセルのゲート構造。
- 前記第１フローティングゲート及び前記第２フローティングゲートはポリシリコンからなることを特徴とする請求項１記載のフラッシュメモリセルのゲート構造。
- 前記第２誘電体膜は酸化膜、シリコン窒化膜及び酸化膜が順次積層された構造のＯＮＯ絶縁膜からなることを特徴とする請求項１記載のフラッシュメモリセルのゲート構造。
- 半導体基板の所定の領域にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上に第１フローティングゲートを形成する段階と、
前記第１フローティングゲート上に酸化膜及びシリコン窒化膜を順次形成する段階と、
電気化学的エッチングを行って前記第１フローティングゲート上の前記シリコン窒化膜に多孔を形成する段階と、
前記結果物上に凸凹な表面を有する第２フローティングゲートを形成する段階と、
前記第２フローティングゲート上に凸凹な表面に沿って第２誘電体膜を形成する段階と、
前記第２誘電体膜上にコントロールゲートを形成する段階とを含むことを特徴とするフラッシュメモリセルのゲート形成方法。 - 前記電気化学的エッチングは、
前記シリコン窒化膜が形成された作業電極として用いられる半導体基板の裏面に電圧を印加し得るように備えられ、相手電極と基準電極が一定の間隔を維持して電解質中に浸漬できるように備えられ、紫外線光源を上部に設置して前記作業電極に紫外線が照射されるように備えられた作業セルにおいてシリコン解離反応を用いて行うことを特徴とする請求項６記載のフラッシュメモリセルのゲート形成方法。 - 前記相手電極として白金電極を使用することを特徴とする請求項７記載のフラッシュメモリセルのゲート形成方法。
- 前記基準電極として水素標準電極を使用することを特徴とする請求項７記載のフラッシュメモリセルのゲート形成方法。
- 前記電解質として、ＨＦとエタノールが所定の比率で混合された溶液を使用することを特徴とする請求項７記載のフラッシュメモリセルのゲート形成方法。
- 前記シリコン解離反応中に発生する水素気体がシリコン解離反応を妨害することを抑制するために、前記電解質中に不活性気体を添加することをさらに含むことを特徴とする請求項７記載のフラッシュメモリセルのゲート形成方法。
- 前記電圧として１．５Ｖ以上、且つ８Ｖ以下の電圧を印加することを特徴とする請求項７記載のフラッシュメモリセルのゲート形成方法。
- 前記酸化膜は、５０Å以上、且つ１５０Å以下程度の厚さに形成し、前記シリコン窒化膜は１００Å以上、且つ２００Å以下程度の厚さに形成することを特徴とする請求項６記載のフラッシュメモリセルのゲート形成方法。
- 前記第１フローティングゲート及び前記第２フローティングゲートは、ポリシリコン膜で形成することを特徴とする請求項６記載のフラッシュメモリセルのゲート形成方法。
- 半導体基板上の所定の領域に形成されたトンネル酸化膜、トンネル酸化膜上に形成されたポリシリコン膜、前記ポリシリコン膜上に形成された酸化膜及びシリコン窒化膜を備えるウェーハを準備する段階と、
作業電極として用いられる前記ウェーハの裏面に電圧を印加し得るように備えられ、相手電極と基準電極が一定の間隔を維持して電解質内に浸漬できるように備えられ、紫外線光源を上部に設置して前記作業電極に紫外線が照射されるように備えられた作業セルを準備する段階と、
前記ウェーハを作業セルに装着し、シリコン解離反応を用いて電気化学的エッチングを行って前記シリコン窒化膜に多孔を形成する段階とを含むことを特徴とするフラッシュメモリセルの誘電体膜形成方法。 - 前記相手電極として白金電極を使用することを特徴とする請求項１５記載のフラッシュメモリセルの誘電体幕形成方法。
- 前記基準電極として水素標準電極を使用することを特徴とする請求項１５記載のフラッシュメモリセルの誘電体膜形成方法。
- 前記電解質として、ＨＦとエタノールが所定の比率で混合された溶液を使用することを特徴とする請求項１５記載のフラッシュメモリセルの誘電体膜形成方法。
- 前記シリコン解離反応中に発生する水素気体がシリコン解離反応を妨害することを抑制するために、前記電解質中に不活性気体を添加することをさらに含むことを特徴とする請求項１５記載のフラッシュメモリセルの誘電体膜形成方法。
- 前記電圧として１．５Ｖ以上、且つ８Ｖ以下の電圧を印加することを特徴とする請求項１５記載のフラッシュメモリセルの誘電体膜形成方法。
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