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KR100427715B1 - Magnetoresistive RAM and manufacturing method therefor - Google Patents

Magnetoresistive RAM and manufacturing method therefor Download PDF

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Abstract

본 발명은 자기저항 램 및 그 제조방법에 관한 것으로서, 트랜지스터의 게이트 공정에서 읽기용 워드라인과 쓰기용 워드라인을 동일 단위 공정으로 형성하며, 이를 위하여 읽기용 워드라인과 쓰기용 워드라인은 동일/유사 층에 형성된다. 따라서, 자기저항 램의 구조가 간단해지면서 공정이 개선될 수 있다.The present invention relates to a magnetoresistive RAM and a method of manufacturing the same, wherein a read word line and a write word line are formed in the same unit process in a gate process of a transistor, and the read word line and the write word line are the same. It is formed in a similar layer. Therefore, the process can be improved while simplifying the structure of the magnetoresistive ram.

Description

자기저항 램 및 그 제조방법{Magnetoresistive RAM and manufacturing method therefor}Magnetoresistive ram and manufacturing method therefor {Magnetoresistive RAM and manufacturing method therefor}

본 발명은 자기저항 램 및 그 제조방법에 관한 것으로서, 특히 워드라인들의 배치를 개선하여 읽기/쓰기 워드라인을 동일 단위 공정에서 형성하는 자기저항 램 및 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a magnetoresistive ram and a method of manufacturing the same, and more particularly, to a magnetoresistive ram and a method of manufacturing a read / write wordline in the same unit process by improving the arrangement of wordlines.

대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체 물질을 이용한 자기저항 램을 개발하고 있다. 자기저항 램은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장시키는 메모리 형태로서, 비트라인 전류와 워드라인 전류의 조합에 의해 생성된 자기장에 의해 자기 분극 상태를 바꾸거나 감지해 냄으로써 쓰기와 읽기 동작이 수행된다.Most semiconductor memory manufacturers are developing magnetoresistive RAMs using ferromagnetic materials as one of the next generation memory devices. Magnetoresistive RAM is a type of memory that stores a magnetic polarization state in a thin film of magnetic material. It can be used by changing or sensing the magnetic polarization state by a magnetic field generated by a combination of bit line current and word line current. A read operation is performed.

이러한 자기저항 램은 일반적으로 GMR(Giant Magneto Resistance), MTJ(Magnetic Tunnel Junction)등 여러 가지 셀 종류로 구성된다. 즉, 자기저항램은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현한다. 먼저, 거대자기 저항(GMR) 현상을 이용한 자기저항 램은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 달라지는 현상을 이용해 구현된다. 그리고, 스핀 편극 자기 투과 현상을 이용한 자기저항 램은 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용해 구현된다.Such magnetoresistive RAM is generally composed of various cell types such as Giant Magneto Resistance (GMR) and Magnetic Tunnel Junction (MTJ). That is, the magnetoresistive RAM implements a memory device by using a giant magnetoresistance (GMR) phenomenon or spin polarization magnetic permeation phenomenon, which occurs because spin has a great influence on the electron transfer phenomenon. First, a magnetoresistive RAM using a giant magnetoresistance (GMR) phenomenon is implemented by using a phenomenon in which the resistance in the case where the spin directions are different in the two magnetic layers having a nonmagnetic layer between them is significantly different. In addition, the magnetoresistive RAM using the spin polarization magnetic permeation phenomenon is implemented by using the phenomenon that current transmission occurs much better than the case where the spin direction is the same in the two magnetic layers having the insulating layer interposed therebetween.

도 1은 이러한 종래의 자기저항 램의 단면도를 나타낸다.1 shows a cross-sectional view of such a conventional magnetoresistive ram.

그 구조를 살펴보면, 종래의 자기저항 램은 P형기판(11)에 소자분리를 위한 절연층(13)이 형성되고, 이들 절연층(13)들 사이에 드레인 컨택 영역(15a) 및 소스 컨택 영역(15b)을 형성하기 위한 N+ 영역과 게이트 컨택 영역(16)을 형성하기 위한 P+ 영역을 갖는 컨택영역이 형성된다. 그리고, 게이트 컨택 영역(16) 상부에는 워드라인(19)이 형성된다. 또한, 드레인 컨택 영역(15a)의 상부에는 각각 도전층(17a)이 형성되고, 소스 컨택 영역(15b)의 상부에는 접지용 도전층(17b)이 형성된다. 도전층(17a)의 상부에는 각각 콘택 플러그(21a), 도전층(23a), 콘택 플러그(27) 및 씨드층(29)이 형성된다.In the structure of the conventional magnetoresistive RAM, an insulating layer 13 for device isolation is formed on a P-type substrate 11, and a drain contact region 15a and a source contact region are formed between the insulating layers 13. A contact region having an N + region for forming 15b and a P + region for forming gate contact region 16 is formed. The word line 19 is formed on the gate contact region 16. In addition, a conductive layer 17a is formed on the drain contact region 15a, respectively, and a ground conductive layer 17b is formed on the source contact region 15b. The contact plug 21a, the conductive layer 23a, the contact plug 27, and the seed layer 29 are formed on the conductive layer 17a, respectively.

그리고, 접지용 도전층(17b)의 상부에는 접지용 콘택 플러그(21b) 및 접지용 도전층(23b)이 형성된다. 씨드층(29)의 상부에는 고정 강자성층, 터널 접합층 및 가변 강자성층으로 이루어진 MTJ(31)가 형성되며, MTJ(31) 상부에는 비트라인(33)이 형성된다.The ground contact plug 21b and the ground conductive layer 23b are formed on the ground conductive layer 17b. An MTJ 31 including a fixed ferromagnetic layer, a tunnel junction layer, and a variable ferromagnetic layer is formed on the seed layer 29, and a bit line 33 is formed on the MTJ 31.

상기한 구조에 의하여 모스 트랜지스터의 게이트 상부에 형성되는 읽기용 워드라인(19) 형성 공정 이후에 별도로 쓰기용 워드라인(25)을 형성하는 공정을 수행한다.After the process of forming the read word line 19 formed on the gate of the MOS transistor, the write word line 25 is separately formed.

이러한 구조를 갖는 종래의 자기저항 램은 하나의 모스 트랜지스터 T와 하나의 MTJ를 갖는 1 T + 1 MTJ 구조를 갖는다. 여기서, 종래의 모스 트랜지스터 T와 MTJ를 이용한 자기저항 램의 구조는 비트라인의 데이터를 리드하기 위하여 게이트와 연결된 읽기용 워드라인과, MTJ에 데이터를 쓰기 위한 쓰기용 워드라인을 별도로 구비한다.The conventional magnetoresistive RAM having such a structure has a 1 T + 1 MTJ structure having one MOS transistor T and one MTJ. The structure of the magnetoresistive RAM using the MOS transistors T and MTJ includes a read word line connected to a gate and a write word line for writing data to the MTJ to read the bit line data.

그러나, 상술한 바와 같은 종래의 자기저항 램은 읽기용 워드라인을 형성하는 금속 배선 공정과 쓰기용 워드라인을 형성하는 금속 배선 공정이 별도의 단위 공정으로 진행되므로 그에 따라 복잡한 다단계의 공정이 필요하며, 셀 사이즈 면에서도 불리한 문제점이 있다.However, in the conventional magnetoresistive RAM as described above, since the metal wiring process for forming the read word line and the metal wiring process for forming the write word line are performed in separate unit processes, a complicated multi-step process is required accordingly. There is also a disadvantage in terms of cell size.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 읽기용 워드라인과 쓰기용 워드라인을 동일한 단위 공정으로 형성하여 자기저항 램 제조 공정을 단순화 하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention was created to solve the above problems, and has an object of simplifying a magnetoresistive RAM manufacturing process by forming a read word line and a write word line in the same unit process.

본 발명의 다른 목적은 읽기용 워드라인과 쓰기용 워드라인을 동일 또는 유사 위치에 형성하여 자기저항 램이 셀 사이즈 면에서 유리한 구조를 갖도록 함에 있다.Another object of the present invention is to form a read word line and a write word line in the same or similar position so that the magnetoresistive RAM has an advantageous structure in terms of cell size.

도 1은 종래의 자기저항 램의 구조에 관한 단면도.1 is a cross-sectional view of a structure of a conventional magnetoresistive ram.

도 2는 본 발명에 따른 자기저항 램의 구조에 관한 단면도.2 is a cross-sectional view of the structure of the magnetoresistive ram according to the present invention;

상기한 목적을 달성하기 위한 본 발명에 따른 자기저항 램은, 반도체 기판에 형성된 게이트 컨택 영역, 소스 및 드레인 영역을 갖는 모스 트랜지스터와, 모스트랜지스터의 상부에 형성된 제 1워드라인 및 제 2워드라인이 같은 공정 라인에 형성됨을 특징으로 한다.The magnetoresistive RAM according to the present invention for achieving the above object is a MOS transistor having a gate contact region, a source and a drain region formed on a semiconductor substrate, and a first word line and a second word line formed on the MOS transistor It is characterized in that formed on the same process line.

본 발명의 자기저항 램은, 반도체 기판에 형성된 게이트 컨택 영역, 소스 및 드레인 영역을 갖는 모스 트랜지스터와, 반도체 기판에 형성되어 모스 트랜지스터와 같은 라인을 형성하는 절연층과, 모스 트랜지스터의 상부에 형성된 제 1워드라인 및 절연층의 상부에 적층되어 제 1워드라인과 같은 공정 라인으로 형성하는 제 2워드라인으로 구성됨을 특징으로 한다.The magnetoresistive RAM of the present invention includes a MOS transistor having a gate contact region, a source and a drain region formed on a semiconductor substrate, an insulating layer formed on the semiconductor substrate to form a line such as a MOS transistor, and a first formed on the MOS transistor. And a second word line stacked on the first word line and the insulating layer to form the same process line as the first word line.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2는 본 발명에 따른 자기저항 램의 단면도를 나타낸다.2 shows a cross-sectional view of a magnetoresistive ram according to the present invention.

그 구조를 살펴보면, 본 발명에 따른 자기저항 램은 P형기판(100)에 소자분리를 위한 절연층(102)이 형성되고, 이들 절연층(102) 사이에 드레인 컨택 영역(104a) 및 소스 컨택 영역(104b)을 형성하기 위한 N+ 영역과 게이트 컨택 영역(105)을 형성하기 위한 P+ 영역을 갖는 모스 트랜지스터가 형성된다. 그리고, 게이트 컨택 영역(105) 상부에는 읽기용 워드라인(108)이 형성된다. 또한, 드레인 컨택 영역(104a)의 상부에는 각각 제 1도전층(106a)이 형성되고, 소스 컨택 영역(106b)의 상부에는 접지용 제 2도전층(106b)이 형성된다.Looking at the structure, in the magnetoresistive RAM according to the present invention, an insulating layer 102 for device isolation is formed on the P-type substrate 100, and the drain contact region 104a and the source contact are formed between the insulating layers 102. A MOS transistor having an N + region for forming the region 104b and a P + region for forming the gate contact region 105 is formed. A read word line 108 is formed on the gate contact region 105. In addition, a first conductive layer 106a is formed on the drain contact region 104a, and a grounding second conductive layer 106b is formed on the source contact region 106b.

여기서, 절연층(102)의 상부에는 쓰기용 워드라인(110)이 형성되고, 쓰기용워드라인(110)은 모스 트랜지스터의 게이트(105)에 형성된 읽기용 워드라인(108)과 같은 높이를 갖는다. 또한, 제 1도전층(106a)의 상부에는 각각 제 1콘택 플러그(112), 및 씨드층(114)이 형성된다. 그리고, 씨드층(114)의 상부에는 고정 강자성층, 터널 접합층 및 가변 강자성층으로 이루어진 MTJ(116)가 적층되며, MTJ(116) 상부에는 비트라인(118)이 형성된다.Here, a write word line 110 is formed on the insulating layer 102, and the write word line 110 has the same height as the read word line 108 formed in the gate 105 of the MOS transistor. . In addition, a first contact plug 112 and a seed layer 114 are formed on the first conductive layer 106a, respectively. The MTJ 116 including the fixed ferromagnetic layer, the tunnel junction layer, and the variable ferromagnetic layer is stacked on the seed layer 114, and a bit line 118 is formed on the MTJ 116.

따라서, 리드시에는 읽기용 워드라인(108)으로 비트라인의 전류를 센싱하고, 라이트시에는, 쓰기용 워드라인(110)에 전류가 인가되어 MTJ(116)의 자성층 스핀 방향이 결정되어 데이타가 저장된다.Therefore, during read, the current of the bit line is sensed by the read word line 108, and when written, current is applied to the write word line 110 so that the magnetic layer spin direction of the MTJ 116 is determined so that data is stored. Stored.

실시예에 의하면 읽기용 워드라인(108)과 쓰기용 워드라인(110)이 평면적으로 서로 다른 위치에 배치되면서 서로 동일 또는 유사 높이를 갖도록 형성된다. 읽기용 워드라인(108)과 쓰기용 워드라인(110)은 주로 폴리 실리콘과 같은 재질을 가지며 이들의 재질은 동일한다. 그러므로, 게이트 컨택영역((105) 상의 읽기용 워드라인(108)이 형성될 때 쓰기용 워드라인(110)이 같이 형성될 수 있다. 따라서, 이들 읽기용 워드라인(108)과 쓰기용 워드라인(110)은 동일 단위 공정 즉 게이트 전극 형성 공정에 의하여 형성될 수 있다.According to the embodiment, the word lines for reading 108 and the word lines for writing 110 are formed to have the same or similar heights while being disposed at different positions in a plane. The word line 108 for reading and the word line 110 for writing are mainly made of a material such as polysilicon, and their materials are the same. Therefore, the write word line 110 can be formed together when the read word line 108 is formed on the gate contact region 105. Therefore, these read word lines 108 and write word lines can be formed together. The 110 may be formed by the same unit process, that is, the gate electrode forming process.

그리고, 읽기용 워드라인(108)과 쓰기용 워드라인(110)이 평면적으로 서로 다른 위치에 배치되나 쓰기용 워드라인(110)은 MTJ(116)의 형성 위치 하부에 종속적으로 형성되야 한다. 이는 쓰기용 워드라인(110)에 전류가 흐를때 발생되는 자기장으로 MTJ(116)의 자성층 스핀 방향을 효과적으로 변화시키기 위한 것이다. 그러므로, 쓰기용 워드라인(110)은 MTJ(116)의 위치에 따라서 소자분리를 위한 절연층 상에 형성될 수 있다.In addition, although the read word line 108 and the write word line 110 are disposed at different positions in plan view, the write word line 110 should be formed dependently under the formation position of the MTJ 116. This is to effectively change the magnetic layer spin direction of the MTJ 116 as a magnetic field generated when current flows in the write word line 110. Therefore, the write word line 110 may be formed on the insulating layer for device isolation depending on the position of the MTJ 116.

이상에서 설명한 바와 같이, 본 발명은 트랜지스터의 게이트 공정에서 읽기용 워드라인 공정과 쓰기용 워드라인을 동일 단위 공정으로 형성하여 자기저항 램의 제조 공정을 간단화하고, 자기저항 램의 구조를 셀 사이즈 면에서 유리하게 개선될 수 있도록 하는 효과를 제공한다.As described above, the present invention simplifies the manufacturing process of the magnetoresistive ram by forming the read word line process and the write word line in the same unit process in the gate process of the transistor, and the structure of the magnetoresistive ram is reduced in cell size. It provides an effect that can be advantageously improved in terms of.

Claims (5)

읽기용 워드라인이 구비된 모스 트랜지스터;A MOS transistor having a read word line; 상기 읽기용 워드라인과 동일 층에 구비되는 쓰기용 워드라인;A write word line provided on the same layer as the read word line; 상기 쓰기용 워드라인 상부에 이격되어 구비되고, 상기 모스 트랜지스터의 소스 컨택 영역에 연결되어 구비되는 MTJ; 및An MTJ spaced apart from the write word line and connected to a source contact region of the MOS transistor; And 상기 MTJ와 전기적으로 연결되는 비트라인을 구비함을 특징으로 하는 자기저항 램.And a bit line electrically connected to the MTJ. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 쓰기용 워드라인은 소자분리를 위한 절연층 상에 형성됨을 특징으로 하는 자기 저항 램.And the word line for writing is formed on an insulating layer for device isolation. 트랜지스터와 MJT를 구비하는 자기저항 램의 제조 방법에 있어서,In the method of manufacturing a magnetoresistive RAM comprising a transistor and MJT, 상기 트랜지스터의 게이트 영역에 형성되는 읽기용 워드라인과 상기 MTJ 하부에 형성되는 쓰기용 워드라인이 동일 단위 공정으로 형성됨을 특징으로 하는 자기저항 램의 제조 방법.The read word line formed in the gate region of the transistor and the write word line formed under the MTJ are formed in the same unit process. 제 4 항에 있어서,The method of claim 4, wherein 상기 단위 공정은 상기 트랜지스터의 게이트 전극 형성 공정임을 특징으로 하는 자기저항 램의 제조 방법.Wherein said unit process is a process of forming a gate electrode of said transistor.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101550080B1 (en) * 2008-02-08 2015-09-03 아이아이아이 홀딩스 3, 엘엘씨 Magnetic memory element, method for driving same, and nonvolatile storage

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505104B1 (en) * 2002-04-30 2005-07-29 삼성전자주식회사 Magnetic random access memory cells, structures thereof and operation methods thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864498A (en) * 1997-10-01 1999-01-26 High Density Circuits Ferromagnetic memory using soft magnetic material and hard magnetic material
JP2001357666A (en) * 2000-06-16 2001-12-26 Mitsubishi Electric Corp Magnetic random access memory, access method to the same and manufacturing method of magnetic random access memory
KR20020060834A (en) * 2001-01-12 2002-07-19 삼성전자 주식회사 Magnetic Memory device and method for operating the same
JP2003077268A (en) * 2001-09-04 2003-03-14 Canon Inc Ferromagnetic memory and its flashing drive method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864498A (en) * 1997-10-01 1999-01-26 High Density Circuits Ferromagnetic memory using soft magnetic material and hard magnetic material
JP2001357666A (en) * 2000-06-16 2001-12-26 Mitsubishi Electric Corp Magnetic random access memory, access method to the same and manufacturing method of magnetic random access memory
KR20020060834A (en) * 2001-01-12 2002-07-19 삼성전자 주식회사 Magnetic Memory device and method for operating the same
JP2003077268A (en) * 2001-09-04 2003-03-14 Canon Inc Ferromagnetic memory and its flashing drive method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101550080B1 (en) * 2008-02-08 2015-09-03 아이아이아이 홀딩스 3, 엘엘씨 Magnetic memory element, method for driving same, and nonvolatile storage

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