KR100379534B1 - Method for Fabrication Semiconductor Device - Google Patents
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Abstract
본 발명은 기판 내 정크션이 형성되는 영역에 O2와 H2를 함께 이온 주입하여 산화막을 형성함으로써, 정크션에 발생하는 누설 전류 현상 및 정크션 캐패시터 효과를 줄인 반도체 소자의 제조 방법에 관한 것으로, 기판에 소자 격리 영역을 형성하여 격리 영역과 활성 영역을 구분하여 정의하는 단계와, 기판 전면에 O2와 H2를 동시에 이온 주입하고 열처리하여 상기 활성 영역 내 소정 깊이에 산화막을 형성하는 단계와, 상기 활성 영역이 형성된 기판 상에 게이트 산화막, 게이트 전극을 형성하는 단계와, 상기 게이트 산화막 및 게이트 전극을 마스크로 이용하여 이온 주입 공정을 통해 상기 게이트 영역의 주변 기판 표면 내에 소오스/드레인 영역을 형성함을 특징으로 한다.The present invention relates to a method for manufacturing a semiconductor device which reduces the leakage current phenomenon and the junction capacitor effect generated in the junction by ion implantation of O 2 and H 2 together in the region where the junction is formed in the substrate. Forming an isolation region on the substrate to define the isolation region and the active region, and simultaneously ion implanting and heat-treating O 2 and H 2 on the entire surface of the substrate to form an oxide film at a predetermined depth in the active region; Forming a gate oxide layer and a gate electrode on the substrate on which the active region is formed, and forming a source / drain region in the peripheral substrate surface of the gate region through an ion implantation process using the gate oxide layer and the gate electrode as a mask; It is characterized by.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 기판 내 정크션이 형성되는 영역에 O2와 H2를 함께 이온 주입하여 산화막을 형성함으로써, 정크션에 발생하는 누설 전류 현상 및 정크션 캐패시터 효과를 줄인 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and in particular, to form an oxide film by ion-implanting O 2 and H 2 in a region where a junction is formed in a substrate, thereby reducing a leakage current phenomenon and a junction capacitor effect generated in the junction. A method for manufacturing a device.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조 방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1은 종래의 제조 방법으로 형성된 반도체 소자의 단면도이다.1 is a cross-sectional view of a semiconductor device formed by a conventional manufacturing method.
기판(11) 상에 소자가 생길 영역과 그렇지 않은 영역과의 구분을 위해 STI(Shallow Trench Isolation) 공정으로 소자 격리 영역(12)을 형성한다.A device isolation region 12 is formed by a shallow trench isolation (STI) process in order to distinguish between a region in which an element is to be formed and a region in which the element is not formed on the substrate 11.
상기 활성 영역이 형성된 기판(11) 상에 게이트 산화막(13), 게이트 전극(14)을 형성한다.A gate oxide layer 13 and a gate electrode 14 are formed on the substrate 11 on which the active region is formed.
이어, 상기 게이트 산화막(13) 및 게이트 전극(14)을 마스크로 하여 기판(11) 내에 이온 주입을 하여 상기 기판(11)의 형(p형/n형)과 다른 형의 소오스/드레인(15) 웰 영역(n형/p형)을 형성한다.Subsequently, ion / implantation is performed in the substrate 11 using the gate oxide film 13 and the gate electrode 14 as a mask, so that a source / drain 15 having a type different from that of the substrate 11 (p type / n type) is obtained. ) Well region (n type / p type) is formed.
도 1과 같이, 종래의 제조 방법으로 형성된 반도체 소자는 다음과 같은 현상이 발생한다.As shown in FIG. 1, the following phenomenon occurs in a semiconductor device formed by a conventional manufacturing method.
상기 기판의 딥 웰(deep well)과 이형의 소오스/드레인 웰 영역간의 접합되는 영역, 즉, 정크션에는 정크션 캐피시터(Junction Capacitor)가 발생한다.Junction capacitors are generated in the junction between the deep well of the substrate and the heterogeneous source / drain well region, that is, the junction.
또한, 상기 정크션을 통해 소오스/드레인의 전자가 상기 기판의 딥 웰로 흘러들어가는 정크션 누설 전류(Junction Leakage Current) 현상이 발생하기도 한다.In addition, a junction leakage current occurs in which electrons of a source / drain flow into the deep well of the substrate through the junction.
상기와 같은 종래의 반도체 소자의 제조 방법은 다음과 같은 문제점이 있다.The conventional method for manufacturing a semiconductor device as described above has the following problems.
반도체 소자의 집적도가 점점 높아짐에 따라 소자와 소자간의 정크션, 즉, 접합 영역에서의 누설 전류(leakage current)와 의도하지 않은 정크션 캐패시턴스(Junction capacitance)가 발생된다.As the degree of integration of a semiconductor device increases, a junction between the device and the device, that is, leakage current at the junction region and unintentional junction capacitance are generated.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 기판 내 정크션이 형성되는 영역에 O2와 H2를 함께 이온 주입하여 산화막을 형성함으로써, 정크션에 발생하는 누설 전류 현상 및 정크션 캐패시터 효과를 줄인 반도체 소자의 제조 방법을 제공하는 데, 그 목적이 있다.The present invention has been made to solve the above problems, by forming an oxide film by ion-implanted O 2 and H 2 in the region where the junction is formed in the substrate, the leakage current phenomenon and the junction capacitor generated in the junction SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device having reduced effects.
도 1은 종래의 제조 방법으로 형성된 반도체 소자1 is a semiconductor device formed by a conventional manufacturing method
도 2a 내지 도 2d는 본 발명의 모스 트랜지스터의 제조 방법을 나타낸 공정 단면도2A to 2D are cross-sectional views illustrating a method of manufacturing the MOS transistor of the present invention.
도 3a 내지 도 3b는 본 발명의 제 2 실시례의 산화막 형성 방법을 나타낸 공정 단면도3A to 3B are cross-sectional views illustrating a method of forming an oxide film according to a second embodiment of the present invention.
도 4a 내지 도 4d는 본 발명의 셀 트랜지스터 제조 방법을 나타낸 공정 단면도4A to 4D are cross-sectional views illustrating a method of manufacturing a cell transistor of the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
21 : 기판 22 : 소자 격리막21 substrate 22 device isolation film
23 : 산화막 24 : 게이트 산화막23: oxide film 24: gate oxide film
25 : 게이트 전극 26 : 소오스/드레인 영역25 gate electrode 26 source / drain region
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 기판에 소자 격리 영역을 형성하여 격리 영역과 활성 영역을 구분하여 정의하는 단계와, 기판 전면에 O2와 H2를 동시에 이온 주입하고 열처리하여 상기 활성 영역 내 소정 깊이에 산화막을 형성하는 단계와, 상기 활성 영역이 형성된 기판 상에 게이트 산화막, 게이트 전극을 형성하는 단계와, 상기 게이트 산화막 및 게이트 전극을 마스크로 이용하여 이온 주입 공정을 통해 상기 게이트 영역의 주변 기판 표면 내에 소오스/드레인 영역을 형성함을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object is formed by forming a device isolation region on the substrate to define the isolation region and the active region, and ion implantation at the same time O 2 and H 2 on the front surface of the substrate And annealing to form an oxide film at a predetermined depth in the active region, forming a gate oxide film and a gate electrode on the substrate on which the active region is formed, and ion implantation using the gate oxide film and the gate electrode as a mask. The source / drain regions are formed in the peripheral substrate surface of the gate region.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 모스 트랜지스터(MOS Transistor) 제조 방법을 나타낸 공정 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a MOS transistor according to the present invention.
도 2a와 같이, STI 공정을 통해 소자 격리막(22)을 형성하여 기판(21)의 활성 영역과 격리 영역을 구분하여 정의한다.As shown in FIG. 2A, the device isolation layer 22 is formed through an STI process to define and define an active region and an isolation region of the substrate 21.
이 때, 앤모스 트랜지스터를 형성하기 위해서는 p형 기판을 사용하고, 피모스 트랜지스터를 형성하기 위해서는 n형 기판을 사용한다.At this time, a p-type substrate is used to form an NMOS transistor, and an n-type substrate is used to form a PMOS transistor.
도 2b와 같이, 소자 격리막(22)을 포함한 기판(21) 상에 O2와 H2를 동시에 이온 주입한다.As shown in FIG. 2B, O 2 and H 2 are simultaneously ion implanted onto the substrate 21 including the device isolation film 22.
도 2c와 같이, 상기 기판(21)에 열처리를 하게 되면, 기판(21) 내 소정 깊이에 산화막(SiO2)(23)이 형성되며, H2어닐(annealing) 공정이 이루어진다. 따라서, 이온 주입 공정 후 H2어닐 공정이 생략되게 된다.As illustrated in FIG. 2C, when the substrate 21 is heat-treated, an oxide film SiO 2 23 is formed at a predetermined depth in the substrate 21, and an H 2 annealing process is performed. Therefore, the H 2 annealing step after the ion implantation step is omitted.
이 때, 산화막(23)은 기판(21)의 원래의 타입과 이형의 웰(소오스/드레인 영역)이 접합하는 영역, 즉, 정크션(junction)에 형성한다. 그 이유는 상기 산화막(23)으로 인하여 상기 정크션 영역에 생성되는 정크션 캐패시터나, 누설 전류를 감소시키기 위해서이다.At this time, the oxide film 23 is formed in the region where the original type of the substrate 21 and the heterogeneous wells (source / drain regions) are bonded, that is, the junction. The reason for this is to reduce a junction capacitor or leakage current generated in the junction region due to the oxide film 23.
이어, 상기 기판 전면에 게이트 산화막 물질, 게이트 전극용 물질, 감광막을 증착하고, 게이트 전극 형성용 마스크를 이용하여 패터닝하여 게이트 전극(25) 및 게이트 산화막(24)을 형성한다.Subsequently, a gate oxide material, a gate electrode material, and a photoresist film are deposited on the entire surface of the substrate, and patterned using a mask for forming a gate electrode to form a gate electrode 25 and a gate oxide film 24.
도 2d와 같이, 상기 게이트 전극(25) 및 게이트 산화막(24)을 마스크로 이용하여 상기 기판(21) 상에 이온 주입 공정을 진행하여 소오스/드레인(26) 영역을 형성한다.As shown in FIG. 2D, an ion implantation process is performed on the substrate 21 using the gate electrode 25 and the gate oxide layer 24 as a mask to form a source / drain 26 region.
이 때, 형성되는 상기 소오스/드레인(26) 영역은 상기 기판과 이형의 웰(well)로 형성된다. 즉, p형 기판에는 n형의 소오스/드레인(26) 영역이, n형의 기판에는 p형의 소오스/드레인 영역이 형성되는 것이다. 그리고, 앞서 기술한 바와 같이, 전자의 경우는 nMOS 트랜지스터로, 후자의 경우는 pMOS 트랜지스터로 형성된다.At this time, the source / drain 26 region to be formed is formed of the substrate and the release well. In other words, the n-type source / drain 26 region is formed in the p-type substrate, and the p-type source / drain region is formed in the n-type substrate. As described above, the former is formed of an nMOS transistor and the latter is formed of a pMOS transistor.
도 3a 내지 도 3b는 본 발명의 제 2 실시례의 산화막 형성 방법을 나타낸 공정 단면도이다.3A to 3B are cross-sectional views showing the oxide film forming method of the second embodiment of the present invention.
위에서 기술한 본 발명의 모스 트랜지스터 제조 방법에서 형성하는 산화막은 O2와 H2이온 주입 공정을 특별한 마스크 없이 기판 전면에서 실시하기 때문에 소정 깊이에서 전면에 생성된다.The oxide film formed in the MOS transistor manufacturing method of the present invention described above is formed on the entire surface at a predetermined depth because the O 2 and H 2 ion implantation processes are performed on the entire surface of the substrate without a special mask.
도 3a와 같이, 기판(31) 내에 상기 산화막을 소정 영역에만 생성시킬 필요가 있을 때, 소정 영역을 노출시키는 감광막(32)을 이용하여 통해 상기 산화막을 형성할 수 있다.As shown in FIG. 3A, when the oxide film needs to be generated only in a predetermined region in the substrate 31, the oxide film may be formed through the photosensitive film 32 exposing the predetermined region.
여기서, 이용하는 기판은 초기 벌크 상태의 기판으로서, 처음부터 산화막이 소정 깊이에 형성된 기판을 이용하여 상기 모스 트랜지스터 제조 공정을 진행한다.The substrate to be used is an initial bulk substrate, and the MOS transistor manufacturing process is performed using a substrate having an oxide film formed at a predetermined depth from the beginning.
이 때 형성되는 상기 산화막(33)은 도 3b와 같다. 즉, 상기 감광막이 노출된 영역 하의 정크션이 형성되는 깊이에서 상기 산화막(33)은 형성된다.The oxide film 33 formed at this time is shown in FIG. 3B. That is, the oxide film 33 is formed at a depth at which the junction is formed under the region where the photosensitive film is exposed.
도 4a 내지 도 4d는 본 발명의 셀 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.4A to 4D are cross-sectional views illustrating a method of manufacturing the cell transistor of the present invention.
본 발명의 반도체 소자의 제조 방법을 적용한 DRAM의 셀 트랜지스터 제조 방법은 다음과 같이 진행한다.The DRAM cell transistor manufacturing method to which the semiconductor device manufacturing method of the present invention is applied proceeds as follows.
도 4a와 같이, 기판에 STI 공정을 통해 소자 격리 영역(41)을 형성한다. 상기 소자 격리 영역이 형성된 기판을 셀 영역(42)과 주변 영역(43)으로 구분하여 정의한다.As shown in FIG. 4A, the device isolation region 41 is formed on the substrate through an STI process. The substrate on which the device isolation region is formed is defined by being divided into a cell region 42 and a peripheral region 43.
도 4b와 같이, 상기 셀 영역(42)만을 노출시키는 감광막(44)를 이용하여 상기 셀 영역(42)에 O2와 H2이온 주입 공정을 진행한다.As shown in FIG. 4B, an O 2 and H 2 ion implantation process is performed on the cell region 42 by using the photosensitive film 44 exposing only the cell region 42.
도 4c와 같이, 열처리를 진행하여, 셀 영역(42)의 소정 깊이에 산화막(45)의 형성과 H2어닐 효과를 동시에 얻도록 한다.As shown in FIG. 4C, heat treatment is performed to simultaneously obtain the formation of the oxide film 45 and the H 2 annealing effect at a predetermined depth of the cell region 42.
도 4d와 같이, 기판 전면에 절연막 및 전극용 물질을 증착하고 사진 식각 공정을 통해 패터닝하여 게이트 전극(46)을 형성한다.As shown in FIG. 4D, the insulating film and the material for the electrode are deposited on the entire surface of the substrate and patterned through a photolithography process to form the gate electrode 46.
이 때, 상기 셀 영역(42)에 형성되는 게이트 전극(46) 및 소오스/드레인을 셀 트랜지스터라 한다.In this case, the gate electrode 46 and the source / drain formed in the cell region 42 are called cell transistors.
상기 공정을 통해 형성된 셀 트랜지스터를 확대해 보면 도 2d와 같은 모양으로 형성된다.A magnified view of the cell transistor formed through the process is shown in FIG. 2D.
상기와 같은 본 발명의 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device of the present invention as described above has the following effects.
첫째, O2와 H2이온 주입 공정을 동시에 진행하고, 이어 열처리를 하여 산화막을 형성함으로써, 단독 O2이온 주입 공정에 비해 손상을 줄일 수 있다.First, by simultaneously performing the O 2 and H 2 ion implantation process, followed by heat treatment to form an oxide film, damage can be reduced compared to the single O 2 ion implantation process.
둘째, 별도의 추가 H2어닐 공정을 요하지 않게 되어 비용 절감의 효과가 있다.Second, there is no need for a separate additional H 2 annealing process, thereby reducing costs.
셋째, 산화막은 기판 내 소오스/드레인 영역의 웰과 원래의 기판의 타입이 웰이 만나는 정크션에 형성되어 이형의 웰 접합시 발생하는 누설 전류 현상을 방지할 수 있다.Third, the oxide film is formed in the junction where the well of the source / drain region in the substrate and the original substrate meet with each other to prevent the leakage current phenomenon that occurs during heterojunction of the well.
또한, 이러한 누설 전류를 줄이게 되면, 디램 셀 측면에서는 리프레쉬 타임(Refresh Time)의 향상을 기대할 수 있는 것이다.In addition, if the leakage current is reduced, it is expected to improve the refresh time in terms of the DRAM cell.
넷째, 산화막은 정크션에 형성되어 절연체의 역할을 하여 정크션 캐패시터가 형성됨을 방지할 수 있다.Fourth, the oxide film may be formed in the junction to serve as an insulator to prevent the formation of the junction capacitor.
또한, 이러한 정크션 캐패시터가 감소하게 되면 모스 트랜지스터는 상당한 속도 향상을 기대할 수 있다.In addition, when such junction capacitors are reduced, MOS transistors can expect significant speed improvements.
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