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KR100371282B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR100371282B1
KR100371282B1 KR10-2001-0004451A KR20010004451A KR100371282B1 KR 100371282 B1 KR100371282 B1 KR 100371282B1 KR 20010004451 A KR20010004451 A KR 20010004451A KR 100371282 B1 KR100371282 B1 KR 100371282B1
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semiconductor device
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semiconductor chip
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미야자끼다까시
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닛본 덴기 가부시끼가이샤
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Abstract

본 발명의 반도체 장치는 반도체 칩(21) 상에 형성된 전극 패드(18)가 노출된 개구부를 가진 패시배이션막(19), 일단면이 개구부를 통하여 전극 패드(18)에 접속된 돌기형 전극부(20), 상기 돌기형 전극부(20)의 다른 단면 및 금속 범프(26)가 서로 접속된 포스트(post) 전극부(16A), 및 상기 포스트 전극부(16A)의 단면들을 제외하고 상기 포스트 전극부(16A), 돌기형 전극부(20) 및 패시배이션막(19)을 피복하는 탄성력을 가진 절연성 수지층(13)을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 열팽창 계수의 차이로 인하여 금속 범프가 손상되는 것을 방지하는 구조를 가진 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치에서는 탑재되는 반도체 칩의 고집적화에 의해서 반도체 장치의 소형화 및 박형화가 실현되고, 전자 기기의 고성능화 및 고속화가 도모되고 있다. 또한, 반도체 장치에 탑재되는 전자 기기의 성능을 향상시키고 크기 및 중량을 감소시키며 동작 속도를 증가시키는 요건을 충족시키기 위해서 새로운 형태의 패키지가 개발되고 있다. 예를 들면, 고밀도 실장이 가능한 FCBGA(flip chip ball grid array)방식에 의한 패키지가 출현하고 있다.
도 10a 내지 10d는 FCBGA 방식에 기초한 반도체 장치를 나타내는 측면도이다. 도 10a는 반도체 칩을 나타내고, 도 10b는 반도체 칩의 실장 상태를 나타낸다. 반도체 칩(40)은 그의 주변부 상에 또는 활성 영역 상에 소정의 배열로 배치된 다수의 전극 패드를 가지며, 금속 범프(41)는 각 전극 패드 상에 실장된다(도 10a). 최종 사용자측에서, 반도체 칩(40)은 범프 배열 패턴과 동일한 패턴으로 배열된 전극들을 가진 다층 배선 기판(실장 기판)(42) 상에 실장된다(도 10b).
일반적으로, 금속 범프(41)가 땜납볼로 형성될 때에, 땜납볼은 소정의 온도하에서 리플로우되어 다층 기판(42)에 고착된다. 이 때에, 반도체 칩(40)과 다층 배선 기판(42)간의 열팽창율의 차이(열팽창 계수의 차이)로 인하여 응력 왜곡이 발생하며, 이로 인하여 실장의 신뢰성이 저하한다. 이러한 문제를 해결하기 위하여 다음과 같은 대책이 취해진다.
예를 들면, 재료로서는 고가인 질화 알루미늄(AlN), 멀라이트(mullite), 글래스 세라믹 등의 세라믹계 재료를 다층 배선 기판(42)으로 사용하여 반도체 칩(40)을 주로 구성하는 실리콘의 선형 팽창율에 다층 배선 기판(42)의 선형 팽창율을 근접시켜 선형 팽창율의 불일치를 최소화하여 실장의 신뢰성을 향상시킨다. 이러한 대책은 실장의 신뢰성의 향상의 관점에서 보면 효과적이다. 그러나, 다층 배선 기판(42)의 재료가 고가이므로, 수퍼 컴퓨터, 대규모 컴퓨터 등의 고가의 장치에의 적용 용도에 한정된다.
상술한 상황을 고려하여, 비교적 염가이고 선형 팽창율이 큰 유기 재료를 이용한 다층 배선을 실장에 사용하고, 다층 배선 기판과 반도체 칩 사이에 언더필 수지(under fill resin)를 삽입하여, 범프 접속부에 작용하는 전단 응력을 분산시킴으로써 응력 왜곡을 경감하고 실장의 신뢰성을 향상시키는 기술이 개발되고 있다.
그러나, 상술한 유기 재료를 사용하는 기술에서는 염가의 다층 배선판을 사용할 수 있으나, 언더필 수지 내에 보이드(void)가 존재하는 경우, 혹은 언더필 수지와 반도체 칩 간의 계면 혹은 언더필 수지와 다층 배선 기판 간의 계면에서의 접착성이 나쁜 경우에 리플로우 공정에서 계면 박리 현상을 유발하여 제품이 불량화하는 문제가 발생하기 쉽다.
FCBGA 방식의 패키지는 고성능의 대규모 반도체 집적 회로(LSI)에 사용되는 것이 일반적이며, 제품 자체가 고가이다. 따라서, 반도체 칩의 실장후의 전기 선별 공정에서 반도체 칩 이외의 부분에서 불량이 검출된 경우에는 반도체 칩을 다층 배선 기판에서 떼어내어 재사용한다. 반도체 칩 제거 처리에서는 도 10c에 도시된바와 같이 이면을 흡착 가열 툴(43)로 흡착한 양품의 반도체 칩(40)을 가열하여 범프 접착부를 용융시키면서 반도체 칩을 들어 올려 다층 배선 기판(42)으로부터 반도체 칩(40)을 떼어내는 작업이 필요하다.
반도체 칩(40)을 떼어낸 때에는 도 10d에 도시된 바와 같이, 금속 범프가 손상된다. 그러나, 칩 본체 부분은 손상되지 않는다. 반도체 칩(40)과 다층 배선 기판(42)간에 언더필 수지가 삽입되어 있는 반도체 장치의 경우에는 금속 범프(41)가 손상될 뿐만 아니라 다층 배선 기판(42)을 포함하는 주변 디바이스나 반도체 칩의 활성 영역을 보호하는 패시배이션막이 손상된다. 이 경우, 반도체 칩의 재생 처리는 거의 불가능하다. 따라서, 유기 재료로 이루어진 염가의 다층 배선 기판이 사용된다고 해도 반드시 비용이 저감된다고는 할 수 없다.
본 발명은 상술한 상황을 감안하여 이루어진 것이며, 반도체 칩과 다층 배선 기판(실장 기판) 간의 언더필 수지를 불요로 하면서도 금속 범프에 작용하는 변형 응력을 완화하여 반도체 칩의 실장의 신뢰성을 향상시킴과 함께 실장 기판을 포함하는 주변 디바이스 등에 대한 재생 처리시의 손상을 방지하여 제조 비용을 저감할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위하여, 본 발명의 제1 양태에 따르면, 반도체 칩에 형성된 전극 패드가 실장 기판의 대응 전극에 금속 범프를 통해서 접속된 반도체 장치에 있어서,
반도체 칩에 형성되고 상기 전극 패드를 노출시키는 개구부를 가진 패시배이션막,
상기 개구부를 통하여 일단면이 상기 전극 패드에 접속된 제1 도전 부재,
상기 제1 도전 부재의 다른 단면과 상기 금속 범프가 서로 접속된 제2 도전 부재, 및
상기 제2 도전 부재의 단면들을 제외하고 제1 도전 부재, 제2 도전 부재 및 패시배이션막을 피복하는 탄성을 가진 절연성 수지층
을 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치에서는, 반도체 칩과 실장 기판 간의 언더필 수지를 불요로 하면서도 탄성을 가진 절연성 수지층에 매립된 제1 도전 부재와 제1 도전 부재에 접속된 제2 도전 부재에 의해서 금속 범프에 작용하는 변형 응력을 효과적으로 흡수/완화하여 실장의 신뢰성을 향상시킬 수 있다. 또한, 실장 기판을 포함하는 주변 디바이스에 대한 재생 처리시의 손상을 방지하고, 유기 재료로 이루어진 염가의 실장 기판을 사용할 때의 반도체 칩의 재생 처리를 가능하게 하여 제조 비용을 저감할 수 있다.
여기서, 금속 범프는 Ag를 포함하는 금속 재료가 첨가된 땜납으로 형성될 수 있다. 이러한 재료에 의해서, 금속 범프의 팽창율을 조정하여 응력 완화성을 더욱 개선하고 반도체 장치의 실장의 신뢰성을 보다 향상시킬 수 있다.
또한, 제2 도전 부재 각각을 복수의 단을 가진 다단 구조로 구성하고, 각단의 열팽창 계수를 서로 다르게 하는 것도 바람직한 양태이다. 이 경우, 반도체 칩과 실장 기판 간에서 발생하는 응력을 단계적으로 완화할 수 있으므로 실장의 신뢰성이 더욱 향상된다.
또한, 제2 도전 부재의 각각이 복수의 단을 가진 다단 구조로 구성되고, 절연성 수지층이 다단 구조로 구성되고, 제2 도전 부재 각각의 각 단들이 절연성 수지층의 각층에 의해서 각각 피복되는 것이 바람직하다. 이 경우, 다수의 절연성 수지층에 의해서 보호막의 다층 구조가 얻어지므로 재생 처리시에 발생하는 열 및 기계적 응력으로부터 반도체 칩 상의 패시배이션막 및 패시배이션막 아래의 활성 영역면을 보호할 수 있으며, 재생 처리가 용이한 반도체 장치를 얻을 수 있다. 또한, 제2 도전 부재 각각을 다단 배치함으로써 외부 단자로서 높이가 높은 구조를 얻을 수 있으므로 최종의 사용자측에서 본 발명의 반도체 장치를 실장 기판에 실장할 때에 실장 기판과 반도체 칩간의 스탠드오프(standoff) 높이를 높은 값으로 할 수 있고 양호한 응력 완충 효과를 달성할 수 있다.
구체적으로는 제1 도전 부재의 다른 단면에 접하는 제1 단의 제2 도전 부재를 피복하는 절연성 수지층을 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네트 에스테르 수지, 페놀 수지, 나프탈렌 수지, 또는 플루오렌 수지를 주성분으로 하는 재료로 제조할 수 있다. 또한, 제1 단에 이은 제2 단 이후의 제2 도전 부재를 피복하는 절연성 수지층을 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네트 에스테르 수지, 페놀 수지, 나프탈렌 수지, 또는 플루오렌 수지를 주성분으로 하는 절연성 응력 완충 수지로 재조할 수 있다. 이러한 재료에 의해서, 금속 범프에 작용하는 변형 응력을 양호하게 흡수할 수 있는 절연성 수지층을 얻을 수 있다.
또, 반도체 칩에서의 전극 패드 형성면과 반대측의 면에 히트 스프레더를 방열성 접착제로 고착할 수 있다. 이 경우에, 반도체 장치의 열특성을 향상시킬 수 있다.
구체적으로, 히트 스프레더를 Cu, Al, W, Mo, Fe, Ni, 또는 Cr을 포함하는 금속성 재료를 주성분 재료로, 또는 알루미나, AlN, SiC, BN, 또는 멀라이트를 포함하는 세라믹 재료로 구성할 수 있다.
또한, 방열성 접착제를 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네트 에스테르 수지, 페놀 수지, 나프타렌 수지 또는 플루오렌 수지를 주성분으로 한 재료, 혹은 Ag, Pd, Cu, Al, Au, Mo, W, 다이아몬드, 알루미나, AlN, 멀라이트, BN, 또는 SiC를 포함하는 재료로 구성할 수 있다.
본 발명의 제2 양태에 따르면, 반도체 칩에 형성된 패시배이션막으로부터 노출된 전극 패드가 실장 기판의 대응하는 전극에 금속 범프를 통해서 접속된 반도체 장치를 제조하는 방법에 있어서,
금속판의 표면에 상기 반도체 칩의 전극 패드의 패턴에 대응하는 패턴을 준비하는 패터닝 처리를 실시한 레지스트막을 형성하는 단계,
상기 레지스트막을 마스크로하여 상기 금속판을 선택적으로 에칭하여 상기 금속판을 그의 저면으로부터 돌출하는 다수의 금속 포스트를 가진 가기판(temporary board)으로 형성하는 단계,
상기 전극 패드 상에 형성된 제1 도전 부재를 상기 가기판의 금속 포스트에 접속하는 단계,
상기 반도체 칩과 가기판 사이에 탄성을 가진 절연성 수지층을 설치하는 단계,
상기 가기판의 저면을 제거하여 상기 금속 포스트를 상기 절연성 수지층으로부터 단면이 노출된 제2 도전 부재로 형성하는 단계, 및
상기 제2 도전 부재의 노출된 단면 상에 금속 범프를 탑재하는 단계
를 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법에 따르면, 반도체 칩과 실장 기판 간의 언더필 수지를 불요로 하면서도 탄성을 가진 절연성 수지층에 매립된 제1 도전 부재와 제1 도전 부재에 접속된 제2 도전 부재에 의해서 금속 범프에 작용하는 변형 응력을 효과적으로 흡수/완화하여 실장의 신뢰성을 향상시킬 수 있다.
여기서, 상기 금속판을 제1 금속층 및 제2 금속층을 서로 접합한 클래드 금속판으로 구성하고, 선택적으로 에칭하는 것에 의해서 상기 제1 금속층을 상기 금속 포스트로 형성하고, 상기 제2 금속층을 상기 가기판의 저면으로 형성할 수 있다. 이 경우, 한 개의 클래드 금속판을 준비함으로써 다수의 금속 포스트를 용이하게 얻을 수 있다.
또한, 상기 금속판을 열팽창 계수가 서로 다른 제1 금속층 및 제2 금속층과, 베이스 금속층을 서로 접합한 클래드 금속판으로 구성하고, 선택적으로 에칭함으로써 제1 금속층 및 제2 금속층을 금속 포스트로 형성하고, 베이스 금속층을 저면으로 형성하는 것도 바람직한 양태이다. 이 경우에, 금속 포스트를 이루는 제1 및 제2 금속층의 열팽창 계수가 서로 다르므로 반도체 칩과 실장 기판 사이에서 발생하는 응력을 단계적으로 완화하여 실장의 신뢰성을 더욱 향상시킬 수 있다.
구체적으로는 제1 금속층을 Cu, Ni, 또는 Cu 및 Ni의 합금 재료로 구성할 수 있다. 이 경우, 완성된 금속 포스트의 땜납 습윤성을 양호하게 할 수 있으므로 금속 포스트와 제1 도전 부재의 접속 처리가 용이하게 된다.
또한, 제2 도전 부재가 복수의 단을 가진 다단 구조로 구성되고, 절연성 수지층이 다단 구조로 구성되고, 제2 도전 부재 각각의 각 단들이 절연성 수지층의 각층에 의해서 각각 피복되는 것이 바람직하다. 이 경우, 다수의 절연성 수지층에 의해서 보호막의 다층 구조가 얻어지므로 재생 처리시에 발생하는 열 및 기계적 응력으로부터 반도체 칩 상의 패시배이션막 및 패시배이션막 아래의 활성 영역면을 보호할 수 있으며, 재생 처리가 용이한 반도체 장치를 얻을 수 있다. 또한, 제2 도전 부재를 다단 배치함으로써 외부 단자로서 높이가 높은 구조를 얻을 수 있으므로 최종의 사용자측에서 본 발명의 반도체 장치를 실장 기판에 실장할 때에 실장 기판과 반도체 칩간의 스탠드오프(standoff) 높이를 높은 값으로 할 수 있고 양호한 응력 완충 효과를 달성할 수 있다.
또한, 상기 제1 도전 부재의 상기 금속 포스트에의 접속 공정에 있어서, 상기 금속 포스트에 다수의 반도체 칩의 제1 도전 부재를 접속한 후에, 상기 노출 단면에의 금속 범프의 탑재 공정에 앞서서, 상기 절연성 수지로 피복된 각 반도체 칩을 서로 분할하는 것도 바람직한 양태이다.
이 경우, 웨이퍼 형상의 반도체 기판에 다수 형성된 반도체 칩을 대응하는 금속 포스트에 한번에 접속한 후에, 전면에 절연성 수지층을 배설하고, 웨이퍼 레벨로 각 반도체 칩의 제조 공정을 진행하는 것이 가능하게 되어, 금속 범프가 미탑재 상태의 개개의 반도체 칩으로서 출하되는 것도 가능하게 된다. 이것에 의해서 개개로 분할된 상태에서 각 반도체 칩을 제조하는 패키징 방법과 비교하여 공정수를 대폭으로 감소시켜 제조 비용을 저감할 수 있음과 동시에, 반도체 장치를 다층 배선 기판에 실장할 때에 외부 단자 전극이 되는 금속 범프를 사용자측에서 적절히 탑재할 수 있으므로 사용자에 있어서 한층 자유도가 높은 반도체 장치를 얻는 것이 가능하게 된다.
또한, 제2 도전 부재의 노출 단면에의 금속 범프 탑재 공정에 앞서 상기 노출 단면에 무전해 Ni/Au 도금 처리, 또는 무전해 Au 도금 처리에 금속 박막 전극을 형성하는 것이 바람직하다. 이 경우, 반도체 장치를 실장 기판에 실장할 때에 외부 단자 전극을 사용자측에서 형성하는 때의 처리가 용이하게 된다.
또한, 금속판이 하나의 판 부재를 포함하고 하나의 판 부재에 하프 에칭 가공 또는 프레스 가공에 의해서 상기 금속 포스트 및 저면을 형성하는 것이 바람직하다. 이 경우, 하나의 금속판을 이용하여 가기판을 용이하게 형성할 수 있으므로 금속 포스트를 비교적 염가로 얻을 수 있다.
본 발명의 제3 양태에 따르면, 반도체 칩에 형성된 패시배이션막으로부터 노출된 전극 패드가 실장 기판의 대응하는 전극에 금속 범프를 통해서 접속된 반도체 장치를 제조하는 방법에 있어서,
금속판의 표면에 상기 반도체 칩의 전극 패드의 패턴에 대응하는 패턴을 준비하는 패터닝 처리를 실시한 레지스트막을 형성하는 단계,
상기 레지스트막 형성후의 금속판에 다수의 금속 포스트를 도금 처리하여 형성하여 가기판으로 형성하는 단계,
상기 반도체 칩의 전극 패드 상에 형성된 제1 도전 부재를 상기 가기판의 금속 포스트에 접속하는 단계,
상기 반도체 칩과 가기판 사이에 탄성을 가진 절연성 수지층을 설치하는 단계,
상기 가기판의 금속판을 제거하여 상기 금속 포스트를 상기 절연성 수지층으로부터 단면이 노출된 제2 도전 부재로 형성하는 단계, 및
상기 제2 도전 부재의 노출된 단면에 금속 범프를 탑재하는 단계
를 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치 제조 방법에서는 본 발명의 제2 양태의 방법과 동일한 효과가 달성될 수 있다. 또한, 금속 포스트가 미리 준비한 금속판의 표면 상에 도금에 의해서 형성됨으로 금속판에 비교적 박막인 시트 형상의 금속재를 사용하는 것이 가능하게 되어 금속판의 제거 공정이 극히 간단하게 되는 효과가 얻어진다. 또한, 금속 포스트의 형성 공정에 주지의 도금 처리 기술을 활용할 수 있으므로 한층 저코스트가 실현될 수 있다.
여기서, 상기 제2 도전 부재가 다단 구조로 형성되고, 각 단의 열팽창 계수가 다른 것이 바람직하다. 이 경우, 반도체 칩과 실장 기판 간에서 발생하는 응력을 단계적으로 완화할 수 있어 실장의 신뢰성이 한층 향상된다.
또한, 금속판을 다수의 금속판으로 구성하는 것도 바람직하다. 이 경우, 예를 들면, 에칭에 의해서 제거될 수 있는 재료로 하층의 금속층을 구성하고, 이 하층의 금속층에 대한 에칭에 의해서는 제거되지 않는 재료로 상층의 금속층을 구성함으로써 하층 금속층을 에칭에 의해서 제거한 후에 나머지 상층 금속층을 연마 가공에 의해서 제거하여 금속 포스트를 얻을 수 있으므로 금속판 상에 해당 금속판과 동일한 재질의 금속 포스트를 도금 형성했을 때에 유효하다.
도 1a 내지 1f는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 단계적으로 도시하는 단면도.
도 2a 내지 2c는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 단계적으로 도시하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 칩의 뒷면에 열 확산기가 고정된 경우를 나타내는 단면도.
도 4는 본 발명의 제1 실시에 따른 반도체 장치에 팽창 계수가 조정된 금속 범프가 배치된 변형예를 도시하는 단면도.
도 5a 내지 5c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 6a 내지 6e는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 7a 및 7b는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 공정을 나나내는 단면도.
도 8a 및 8b는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 10a 내지 10d는 종래의 FCBGA형 패키지 구조를 가진 반도체 장치를 나타내는 측면도로서, 도 10a는 반도체 칩을 나타내고, 도 10b는 반도체 칩의 실장 상태를 나타내고, 도 10c는 반도체 칩을 떼어낸 상태를 나타내고, 도 10d는 반도체 칩을 실장 기판으로부터 떼어낸 후의 반도체 칩의 상태를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 클래드 금속판
11 : 제1 금속판
12 : 제2 금속판
13 : 절연성 수지층
14 : 레지스트막
15 : 레지스트 개구부
16 : 금속 포스트
16A : 포스트 전극부(제2 도전 부재)
16B : 포스트 전극부(제2 도전 부재)
17, 45, 47 : 가기판
18 : 패드 전극부
19 : 패시배이션막
20 : 돌기형 전극부(제1 도전 부재)
21 : 반도체 칩
22 : 도전성 페이스트 접착제
24 : 단층 금속판
26 : 금속 범프
27 : 방열성 접착제
28 : 히트 스프레더
31 : 제1 금속층
32 : 제2 금속층
33 : 제3 금속층
34 : 클래드 금속판
35 : 포스트 전극부
36 : 금속 범프
38 : 절연성 응력 완충 수지층
45a : 포스트 전극
46 : 금속 포스트
48 : 금속판
이하, 첨부하는 도면을 참조하여 본 발명의 바람직한 실시예들에 기초하여 본 발명을 상세히 설명한다.
도 1a 내지 1f 및 도 2a 내지 2c는 본 발명의 제1 실시예에 따른 플립칩형 반도체 장치(FCBGA형 패키지)의 제조 공정을 나타내는 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 동(Cu), 니켈(Ni) 등, 혹은 Cu, 및 Ni를 주성분으로 하는 금속 합금 재료 등의 땜납 습윤성이 우수한 재료로 형성되며 판형상으로 가공된 제1 금속층(11)과, 베이스 금속층으로서 작용하는 제2 금속층(12)을 서로 접합시켜 소정의 형상의 클래드 금속판(10)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 제1 금속층(11)의 표면에 절연 레지스트막(14)을 피복한 후에 소정의 패터닝 처리를 실시하여 레지스트 개구부(15)를 형성한다.
여기서, 레지스트막(14)으로서는 감광성 솔더 레지스트막 또는 포토레지스트막이 사용될 수 있다. 이 경우에, 레지스트막(14)의 코팅후에 노광/현상 처리를 실시함으로써 레지스트 개구부(15)를 용이하게 형성할 수 있다.
이어서, 도 1c에 도시된 바와 같이, 패터닝 처리를 실시한 레지스트막(14)을 마스크로하여 제1 금속층(11)을 선택적으로 에칭하여 제거하고 제2 금속층(12) 상에 다수의 금속 포스트(16)를 형성한다. 이때의 에칭 처리에서는 제1 금속층(11)만을 제거하고 베이스 금속층으로 작용하는 제2 금속층(12)은 제거하지 않는다.
이어서, 도 1d에 도시된 바와 같이, 각 금속 포스트(16) 상에 남아있는 레지스트막(14)을 제거함으로써 가기판(17)을 얻는다.
또한, 도 1e에 도시된 바와 같이, 다수의 금속 포스트(16) 상에 대응하는 반도체 칩(21)을 한 개씩 탑재하여 전기적 또는 기계적으로 결합한다. 각 반도체 칩(21)은 결합 공정에 앞서 다음과 같은 구조를 갖도록 준비된다. 즉, 반도체 기판 상에 금속 포스트(16)와 동일한 패턴으로 배치된 다수의 전극 패드(18)가 형성되고, 전극 패드(18)의 주위 및 칩 활성 영역의 표면에 패시배이션막(19)이 형성되고, 다시 패시배이션막(19)의 개구부로부터 노출된 전극 패드(18) 상에 돌기형 전극부(제1 도전 부재)(20)가 형성된다.
패시배이션막(19)은 전극 패드(18)의 주위 및 칩 활성 영역의 표면을 보호하는 역할을 하며 폴리이미드(PI) 등의 유기막, 또는 실리콘 산화물(SiO2) 계 무기막 등의 재료로 구성된다. 돌기형 전극부(20)는 주석(Sn), 납(Pb) 등을 주성분으로 하는 땜납 또는 Au 등의 도전성 재료로 이루어 진다.
상기 결합 또는 접속 공정에 있어서, 돌기형 전극부(20)가 Au, Cu 등의 재료로 이루어 지는 경우에, 돌기형 전극부(20)에 절연성 또는 도전성 페이스트 접착재(22)를 부착한 후에, 돌기형 전극부(20)를 금속 포스트(16)에 가열 압착 처리를 실시하여 전기적으로 접합할 수 있다. 한편, 돌기형 전극부(20)가 땜납으로형성되는 경우에, 페이스트 접착 재료(22)를 사용하지 않고 땜납 리플로우 가열 처리 공정을 실시함으로써 돌기형 전극부(20)를 금속 포스트에 전기적으로 결합할 수 있다.
이어서, 도 1f에 도시된 바와 같이, 반도체 칩(21)과 가기판(17) 간의 사이, 및 반도체 칩(21)의 주위에 탄성을 가진 절연성 수지(13)를 충전하여 경화시킨다. 이 경우에, 패시배이션막(19)을 피복하고 개구부로부터 전극 패드(18)를 노출시킨 절연성 수지층(13)에 의해서 반도체 칩(21)를 기계적 응력 및 화학적 응력으로부터 보호할 수 있다. 절연성 수지층(13)의 충전시에는 언더필 수지를 모세관 현상을 이용하여 칩입시키는 방법, 혹은 인젝션 밀봉 기술이나 트랜스퍼 밀봉 기술 등의 수지 압입 기술을 사용하여 절연성 수지층(13)을 칩입시키는 방법을 이용한다. 절연성 수지(13) 대신에 절연성 응력 완충 수지를 상기와 동일한 방법으로 충전하여 경화시켜도 동일한 작용 효과를 얻을 수 있다.
절연성 수지(13) 및 절연성 응력 완충 수지로서, 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네트 에스테르 수지, 페놀 수지, 나프탈렌 수지 또는 플루오렌 수지를 주성분으로 하는 재료를 사용할 수 있다.
이어서, 도 2a에 도시된 바와 같이, 베이스 금속층으로서 작용하는 제2 금속층만을 에칭 또는 연마 기술에 의해서 제거하여 절연성 수지층(13)(또는 절연성 응력 완충 수지)의 표면에 금속 포스트(16)의 하부면을 노출시켜 금속 포스트(16)를 포스트 전극부(제2 도전 부재, 16A)로서 형성한다.
이어서, 도 2b에 도시된 바와 같이, 절연성 수지(13)로부터 노출된 다수의포스트 전극부(16A)의 각단면에 외부 단자로서의 금속 범프(26)를 탑재한다. 금속 범프(26)가 땜납볼로 형성되는 경우, 땜납볼의 부착성을 고려하여 포스트 전극부(16A)의 노출 단면에 무전해 도금 처리 기술을 이용하여 Au, Ni/Au 등의 금속 박막을 형성하는 것이 바람직하다. 이 경우에는 포스트 전극부(16A)의 노출 단면에의 금속 범프(26)의 부착에 있어서, 플럭스를 사용한 가열/리플로우 공정을 통과시킨다.
이어서, 도 2c에 도시된 바와 같이, 다이싱 블레이드(도시 생략)를 사용하여 서로 연결되어 있던 반도체 칩(21)을 개개로 분리하여 플립칩형 반도체 장치를 얻는다.
이 실시예에서는 반도체 칩(21)과 다층 배선 기판 간의 언더필 수지를 불요로 하면서 패시배이션막(19) 상에 절연성 수지층(13)이 형성되고, 절연성 수지층에 매설되는 돌기형 전극부(20)와 포스트 전극부(16A)에 의해서 금속 범프(26)에 작용하는 변형 응력을 효과적으로 흡수 및 완화할 수 있다.
상술한 바와 같이, 이 실시예의 반도체 장치는 패시배이션막(19) 상에 절연성 수지층(13)이 형성되는 보호막 구조를 구비함으로, 다층 배선 기판을 포함하는 주변 디바이스 등에 대한 재생 처리시에 발생하는 열이나 기계적 응력의 손상으로부터 패시배이션막(19) 및 패시배이션막(19) 아래의 활성 영역면을 확실하게 보호할 수 있고, 유기 재료로 이루어지는 염가의 다층 배선 기판을 사용할 때의 반도체 칩(21)의 재생 처리를 실현하여 반도체 장치의 재조 비용을 삭감할 수 있다.
또한, 이 실시예의 반도체 장치에서는 반도체 칩(21)에 접속된 외부 단자가돌기형 전극부(20), 포스트 전극부(16A) 및 금속 범프(26)를 결합시킴으로써 형성됨으로 외부 단자의 높이가 높은 구성이 얻어진다. 따라서, 최종의 사용자측에서 본 발명의 반도체 장치를 다층 배선 기판에 실장할 때에 다층 배선 기판과 반도체 칩(21) 간의 스탠드오프 높이가 높게 됨으로 양호한 응력 완충 효과가 달성되며 패키지의 실장의 신뢰성이 더욱 향상된다. 또한, 가기판(17)의 전면에 절연성 수지(13)를 형성하고, 각 반도체 칩(21)을 결합한 상태에서 제조 공정을 진행하여 최종 단계에서 상호 분리된 다수의 패키지를 얻을 수 있으므로 개개로 분할된 상태에서 각 패키지를 제조하는 방법과 비교하여 공정수가 대폭으로 감소하고 제조 비용이 저감한다.
플립칩 반도체 장치는 일반적으로는 다핀/고속계의 디바이스에 적용되는 경우가 많으며, 이 경우에, 반도체 칩(21)에서 발생하는 열을 여하히 분산시키는 것이 과제로 된다. 이러한 문제를 해결하기 위해서, 도 2c의 반도체 칩(21)의 절연성 수지층(13)로부터의 노출면(배면)에 반도체 장치의 완성 상태를 나타내는 도 3에 도시된 바와 같이 방열성 접착제(27)로 히트 스프레더(28)를 고정할 수 있다. 히트 스프레더(28)에 의해서 반도체 칩(21)의 배면으로부터 열을 발산시킬 수 있으므로 플립칩형 반도체 장치의 방열 특성이 향상된다.
히트 스프레더(28)는 열 전도율의 향상을 위하여 Cu, 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 철(Fe), Ni, 또는 크롬(Cr) 등의 금속성 재료를 주성분으로 한 재료, 또는 알루미나, 질화 알루미늄(AlN), 탄화 실리콘(SiC), 질화 붕소(BN), 또는 멀라이트 등의 세라믹 재료로 구성할 수 있다.
방열성 접착제(27)는 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네트 에스테르 수지, 페놀 수지, 나프탈렌 수지, 또는 플루오렌 수지 등을 주성분으로 한 재료로 구성할 수 있고, 혹은 Ag, Pd, Cu, Al, Au, Mo, W, 다이아몬드, 알루미나, AlN, 멀라이트, BN, 또는 SiC 등의 재료로 구성할 수 있다.
또한, 도 4에 도시한 바와 같이, 제1 실시예에서의 도 2c에서 얻어진 반도체 장치의 금속 범프(26)를 팽창율을 조정한 금속 범프(36)로 대체할 수 있다. 도 4의 변형예에서는 금속 범프(36)를 외부 단자로서 Ag 등을 혼합한 땜납으로 구성하고, 땜납 중의 Ag 농도를 적절히 설정함으로써 금속 범프(36)의 팽창율을 다층 배선 기판에 접근시킬 수가 있다. 이것에 의해서, 금속 범프(36)와 다층 배선 기판 간의 사이에서 생기는 응력을 완화하고, 플립칩형 반도체 장치의 실장의 신뢰성을 보다 향상시킬 수 있다. 또한 본 변형예에서는 금속 범프(36)의 부착성을 고려하여 포스트 전극부(16A)의 노출 단부에 무전해 도금 처리 기술을 이용하여 Au, Ni/Au 등의 금속 박막을 형성할 수 있다.
이하, 본 발명의 제2 실시예에 대하여 설명한다.
도 5a 내지 5c는 제2 실시예에 따른 플립칩형 반도체 장치의 제조 공정을 나타내는 단면도이다.
먼저, 도 5a에 도시된 바와 같이, 판형상의 제1 금속층(31), 제2 금속층(32) 및 베이스 금속층으로서 작용하는 제3 금속층(33)을 서로 접합하여 소정의 형상의 클래드 금속판(34)을 형성한다. 제1 금속층(31) 및 제2 금속층(32)의 각각은 Cu, Ni 등, 혹은 Cu와 Ni를 주성분으로 하는 금속 합금 재료 등과 같이 땜납 습윤성이 우수한 재료로 구성되고 서로 다른 열팽창 계수를 갖는다.
이어서, 제1 실시예의 도 1b 및 1c에 도시된 방법과 동일하게, 도 5b에 도시된 바와 같이, 베이스 금속층인 제3 금속층(33) 상에 열팽창 계수가 서로 다른 제1 금속층(31) 및 제2 금속층(32)으로 구성된 2단 구조의 금속 포스트(35)를 얻는다.
또한, 도 1e 내지 2c에 도시된 바와 동일한 방식으로 도 5c에 도시된 플립칩형 반도체 장치가 얻어진다. 반도체 장치에서는 열팽창 계수가 서로 다른 재질을 사용한 2층 구조의 포스트 전극부(35)를 가짐으로 반도체 칩(21)과 다층 배선 간에 생기는 응력을 단계적으로 완화할 수 있고, 실장의 신뢰성을 향상시킨 플립칩형 반도체 장치를 얻을 수 있다. 또한, 포스트 전극부(35)를 구성하는 금속층의 수는 2개의 층으로 제한되지 않으며, 3층 이상으로 할 수 있다.
이어서, 본 발명의 제3 실시예에 대하여 설명한다. 도 6a 내지 6e는 이 실시예에 따른 플립칩형 반도체 장치의 제조 공정을 나타내는 단면도이다. 이 실시예의 제조 방법에 있어서는 제1 실시예의 도 1a 내지 2a의 단계와 동일한 단계가 실행된다.
도 2a의 단계에 이어서, 제1 실시예의 도 1d에 도시된 바와 동일한 단계에서 얻은 가기판(17)이 별도로 준비된다. 이어서, 도 6a에 도시된 바와 같이, 가기판(17)의 다수의 금속 포스트(16)를 동일한 패턴으로 배치되는 포스트 전극부(16A)에 각각 페이스트 접착제 등을 사용하여 전기적 또는 기계적으로 결합한다.
이어서, 도 6b에 도시된 바와 같이, 다수의 반도체 칩(21)이 절연성수지층(13)으로 일체화된 부분과, 가기판(17)과의 사이, 및 금속 포스트(16)의 주위에 탄성을 가진 절연성 응력 완충 수지층(38)을 충전하여 경화시켜 금속 포스트(16)를 기계적 응력 및 화학적 응력으로부터 보호한다. 절연성 응력 완충 수지층(38)이 액상인 경우에는 모세관 현상을 이용하는 방법, 스핀코팅 방법, 또는 카텐 코팅 방법(curtain coating method)을 이용하여 충전할 수 있다. 또한, 절연성 응력 완충 수지가 고체 형상인 경우에는 트랜스퍼 밀봉 방법(transfer sealing method)을 이용하여 금속 포스트(16)의 주위에 배치할 수 있다.
이어서, 도 6c에 도시된 바와 같이, 제1 실시예의 도 2a와 동일한 공정으로 가기판(17)의 하부 부분으로서 작용하는 제2 금속층(12)만을 에칭이나 연마 기술을 이용하여 제거하여 절연성 응력 완충 수지층(38)의 표면에 금속 포스트(16)의 하부면을 노출시켜 포스트 전극부(16B)를 형성한다.
또한, 도 6d에 도시된 바와 같이, 절연성 응력 완충 수지층(38)으로부터 노출하는 다수의 포스트 전극부(16B)의 각 단부에 외부 소자로서의 금속 범프(26)를 탑재한다.
이어서, 도 6e에 도시된 바와 같이, 다이싱 블레이드(도시 생략)를 사용하여, 서로 연결되어 있던 반도체 칩(21)을 개개로 분리하여 플립칩형 반도체 장치를 얻는다.
이 실시예에서는 반도체 칩(21)의 패시배이션막(19) 상에 절연성 수지층(13)을 형성한 후, 절연성 수지층(13) 상에 절연성 응력 완충 수지층(38)을 형성한 보호막 2중 구조가 얻어지므로, 재생 처리시에 발생하는 열 및 기계적 응력으로부터 패시배이션막(19) 및 패시배이션막(19) 아래의 활성 영역면을 보다 확실하게 보호한 재생 처리가 용이한 플립칩형 반도체 장치를 얻을 수 있다.
이 실시예에서는 금속 포스트(16A, 16B)를 다단 배치함으로, 외부 단자로서 높이가 높은 구조가 얻어진다. 이것에 의해서, 최종 사용자측에서 본 플립칩형 반도체 장치를 다층 배선 기판에 실장한 경우에, 다층 배선 기판과 반도체 칩(21) 간의 사이의 스탠드오프 높이를 높게하고 양호한 응력 완충 효과를 달성하여 패키지의 실장의 신뢰성을 보다 향상시킬 수 있다.
이어서, 본 발명의 제4 실시예에 대하여 설명한다.
도 7a 및 7b는 이 실시예에 따른 플립칩형 반도체 장치의 제조 공정을 나타내는 단면도이다. 이 실시예의 제조 방법에서는 제3 실시예에서의 도 6a 내지 6c까지는 동일한 처리를 실시한다.
도 6c의 단계에 이어서, 도 7a에 도시된 바와 같이, 외부 단자의 탑재 전에 다이싱 블레이드(도시 생략)를 사용하여 서로 연결되어 있던 반도체 칩(21)을 개개로 분리한다.
그 후, 사용자측에서 행해지는 외부 단자 전극과의 접속 처리를 고려하여 절연성 응력 완충 수지층(38)으로부터 노출하는 포스트 전극부(16B)의 각 단면에 무전해 Mi/Au 도금이나 무전해 Au 도금 등의 도금 처리 기술을 이용하여 Ni와 Au의 합금이나, Au 등으로 이루어지는 금속 박막 전극(39)을 형성할 수 있다.
이 실시예에 따르면, 반도체 장치를 다층 배선 기판에 실장할 때에 외부 단자 전극을 사용자측에서 적절히 형성할 수 있으므로 사용자에 있어서 보다 자유도가 높은 플립칩형 반도체 장치를 얻을 수 있다.
이어서, 본 발명의 제5 실시예에 대하여 설명한다.
도 8a 및 8b는 이 실시예에 따른 플립칩형 반도체 장치의 제조 공정을 나타내는 단면도이다. 이 실시예의 제조 방법에서는 도 8a에 도시한 바와 같이, 소정 형상의 단층 금속판(44)을 준비한다. 또한, 도 8b에 도시된 바와 같이, 단층 금속판(44)의 표면에 하프 에칭이나 프레스 가공에 의해서 다수의 금속 포스트(45a)를 형성하여 단층의 가기판(45)을 얻는다. 그 후는 제1 실시예의 도 1e 내지 2c의 단계와 동일한 반도체 칩 탑재 단계가 수행된다.
상기한 실시예에서는 단층 금속판(44)을 이용하여 가기판(45)을 비교적 용이하게 형성할 수 있으므로 제1 금속층 및 제2 금속층을 별도로 준비하여 클래드 부재(10)(가기판 17)를 형성한 제1 실시예와 비교하여 포스트 전극부를 보다 염가로 얻을 수 있으므로 보다 염가인 플립칩 반도체 장치를 공급할 수 있다.
이어서, 본 발명의 제6 실시예에 대하여 설명한다.
도 9는 이 실시예에 따른 플립칩형 반도체 장치의 제조 공정을 나타내는 단면도이다. 이 실시예에서는 도 9에 도시한 바와 같이 소정 형상의 금속판(48)의 표면에 레지스트막(도시 생략)을 도포하고, 이 레지스트막을 반도체 칩의 패드 전극부에 대응하도록 패터닝 처리한다. 이어서, 소정의 도금 처리 기술에 의해서 금속판(48) 상에 Ni 등으로 이루어진 다수의 금속 포스트(46)를 퇴적하여 가기판(47)을 얻는다. 금속 포스트(46)의 높이는 도금 처리 시간 등의 조절에 의해서 적절히 변경할 수 있다. 그 이후는 제1 실시예에서의 반도체 칩 탑재 공정과 동일한 처리를 행한다.
이 실시예에서는 미리 준비한 금속판(48)의 표면에 금속 포스트(46)를 도금하여 형성하므로, 최종적으로 에칭 공정이나 연마 가공으로 제거해야 할 금속판(48)으로서 비교적 얇은 시트 형상의 금속재를 이용할 수 있다. 이것에 의해서, 금속판(48)을 제거하여 금속 포스트(46)를 포스트 전극부로 형성하는 공정이 극히 간단하게 된다. 또한, 금속 포스트(46)의 형성 공정에 종래에 알려져 있는 도금 처리 기술을 활용할 수 있으므로 한층 저 코스트가 실현된다.
또한, 도 9에 파선으로 도시된 바와 같이, 금속 포스트(46)를 다른 금속 도금층으로 이루어진 2단 구조로 할 수 있다. 이 경우, 각 단에 열팽창 계수가 서로 다른 재료를 사용함으로써 반도체 칩과 다층 배선 기판 사이에 발생하는 응력을 단계적으로 완화하여 실장의 신뢰성을 보다 향상시킬 수 있다.
또한, 금속판(48)이 단층으로 이루어진 경우에는 이 금속판(48)을 에칭 공정이나 연마 가공만으로 완전히 제거되지만 다수의 금속층으로 이루어진 클래드 부재를 금속판(48)으로서 사용함으로 인하여 제거 공정을 단계적으로 행할 수 있다. 이것은 금속판(48) 상에 금속판(48)과 동일한 재질의 금속 포스트(46)를 도금하여 형성할 때에 유효한 방법이며, 예를 들면, 하층의 금속층을 에칭 제거할 수 있는 Cu 재료로 구성하고, 상층의 금속층을 Cu에 대한 에칭으로는 제거할 수 없는 얇은 Ni 재료로 구성한다. 이 경우, 하층 금속층을 에칭하여 제거한 후에 나머지 상층 금속층을 연마 가공으로 제거함으로써 포스트 전극부를 얻을 수 있다.
이상, 본 발명을 바람직한 실시예를 기초하여 설명하였으나, 본 발명의 반도체 장치 및 그 제조 방법은 상기 실시예의 구성에만 한정되는 것이 아니며 상기 실시예의 구성으로부터 각종의 수정 및 변경을 실시한 반도체 장치 및 그 제조 방법도 본 발명의 범위에 포함된다.
이상 설명한 바와 같이, 본 발명의 반도체 장치 및 그 제조 방법에 따르면, 반도체 칩과 실장 기판 간의 언더필 수지를 필요로 하지 않고서도 금속 범프에 작용하는 변형 응력을 완화하여 실장의 신뢰성을 향상시킴과 함께 실장 기판을 포함하는 주변 디바이스 등에 대한 재생 처리시의 손상을 방지할 수 있고, 비용을 삭감할 수 있다.

Claims (23)

  1. 반도체 장치에 있어서,
    반도체 칩,
    상기 반도체 칩 상에 형성된 전극 패드,
    상기 전극 패드에 접속되는 금속 범프,
    상기 반도체 칩에 형성되고 상기 전극 패드를 노출시키는 개구부를 가진 패시배이션막,
    상기 개구부를 통하여 일단면이 상기 전극 패드에 접속된 제1 도전 부재,
    상기 제1 도전 부재의 다른 단면과 상기 금속 범프가 서로 접속된 제2 도전 부재, 및
    상기 제2 도전 부재의 단면들을 제외하고 상기 제1 도전 부재, 상기 제2 도전 부재 및 상기 패시배이션막을 피복하는 탄성을 가진 절연성 수지층
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 금속 범프는 Ag를 포함하는 금속 재료가 첨가된 땜납으로 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제2 도전 부재 각각은 열팽창 계수가 서로 다른 다수의 단을 가진 다단 구조로 구성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제2 도전 부재 각각은 다수의 단을 가진 다단 구조로 구성되며, 상기 절연성 수지층은 다층 구조로 구성되고, 상기 제2 도전 부재 각각의 각 단들은 상기 절연성 수지층의 각 층들에 의해서 피복되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1 도전 부재의 다른 단면에 접하는 제1단의 상기 제2 도전 부재를 피복하는 상기 절연성 수지층은 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네트 에스테르 수지, 페놀 수지, 나프탈렌 수지 또는 플루오렌(fluorene) 수지를 주성분으로 하는 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제1단에 이은 제2단 이후의 상기 제2 도전 부재를 피복하는 상기 절연성 수지층은 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네트 에스테르 수지, 페놀 수지, 나프탈렌 수지 또는 플루오렌 수지를 주성분으로 하는 절연성 응력 완충 수지로 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 반도체 칩의 전극 패드 형성면과 반대의 면에 히트 스프레더(heat spreader)가 방열성 접착제로 고착되어 있는 반도체 장치.
  8. 제7항에 있어서, 상기 히트 스프레더는 Cu, Al, W, Mo, Fe, Ni 또는 Cr을 주성분으로서 포함하는 금속 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 히트 스프레더는 알루미나, AlN, SiC, BN 또는 멀라이트(mullite)를 포함하는 세라믹 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 방열성 접착제는 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네트 에스테르 수지, 페놀 수지, 나프탈렌 수지 또는 플루오렌 수지를 주성분으로 하는 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서, 상기 방열성 접착제는 Ag, Pd, Cu, Al, Au, Mo, W, 다이아몬드, 알루미나, AlN, 멀라이트, BN, 또는 SiC를 포함하는 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  12. 반도체 칩, 상기 반도체 칩에 형성된 전극 패드, 및 상기 전극 패드에 접속된 금속 범프를 포함하는 반도체 장치를 제조하는 방법에 있어서,
    상기 반도체 칩의 전극 패드의 패턴에 대응하는 패턴을 준비하는 패터닝 처리를 실시한 레지스트막을 금속판의 표면에 형성하는 단계,
    상기 레지스트막을 마스크로 하여 상기 금속판을 선택적으로 에칭하여 상기 금속판의 저면으로부터 돌출하는 다수의 금속 포스트를 가진 가기판(temporary board)으로 형성하는 단계,
    상기 전극 패드 상에 형성된 제1 도전 부재를 상기 가기판의 금속 포스트에 접속하는 단계,
    상기 반도체 칩과 상기 가기판 사이에 탄성을 가진 절연성 수지층을 설치하는 단계,
    상기 가기판의 저면을 제거하여 상기 금속 포스트를 상기 절연성 수지층으로부터 단면이 노출된 제2 도전 부재로 형성하는 단계, 및
    상기 제2 도전 부재의 노출된 단면 상에 금속 범프를 탑재하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제12항에 있어서, 상기 금속판은 제1 금속층 및 제2 금속층을 서로 접합한 클래드 금속판으로 형성되며, 상기 선택적 에칭에 의해서 상기 제1 금속층이 상기 금속 포스트로 형성되고, 상기 제2 금속층이 상기 저면으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제12항에 있어서, 상기 금속판은 열팽창 계수가 서로 다른 제1 및 제2 금속층과 베이스 금속층을 서로 접합한 클래드 금속판으로 형성되며, 상기 선택적 에칭에 의해서 상기 제1 및 제2 금속층은 금속 포스트로 형성되고, 상기 베이스 금속층은 저면으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제13항에 있어서, 상기 제1 금속층은 Cu, Ni, 또는 Cu 및 Ni의 합금 재료로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제12항에 있어서, 상기 제2 도전 부재는 다수의 단을 가진 다단 구조로 구성되며, 상기 절연성 수지층은 다층 구조로 구성되고, 상기 제2 도전 부재의 각 단들은 상기 절연성 수지층의 각 층들에 의해서 피복되는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제12항에 있어서, 상기 제1 도전 부재를 상기 금속 포스트에 접속하는 단계에서 상기 금속 포스트에 다수의 반도체 칩의 상기 제1 도전 부재를 접속한 후에, 상기 제2 도전 부재의 상기 노출 단면에 금속 범프를 탑재하는 단계에 앞서 상기 절연성 수지로 피복된 각 반도체 칩을 상호 분리하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제12항에 있어서, 상기 제2 도전 부재의 노출 단면에 금속 범프를 탑재하는 단계에 앞서, 무전해 Ni/Au 도금 처리, 또는 무전해 Au 도금 처리에 의해서 상기 노출 단면에 금속 박막 전극을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제12항에 있어서, 상기 금속판은 하나의 판 부재를 포함하며, 상기 금속 포스트 및 저면은 하프 에칭 처리 또는 프레스 가공에 의해서 상기 하나의 판 부재 상에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 반도체 칩, 상기 반도체 칩에 형성된 전극 패드, 및 상기 전극 패드에 접속된 금속 범프를 포함하는 반도체 장치를 제조하는 방법에 있어서,
    상기 반도체 칩의 전극 패드의 패턴에 대응하는 패턴을 준비하는 패터닝 처리를 실시한 레지스트막을 금속판의 표면에 형성하는 단계,
    상기 레지스트막 형성후 금속판 상에 도금 처리를 하여 다수의 금속 포스트를 형성함으로써 가기판으로 형성하는 단계,
    상기 반도체 칩의 전극 패드 상에 형성된 제1 도전 부재를 상기 금속 포스트에 접속하는 단계,
    상기 반도체 칩과 가기판 사이에 탄성을 가진 절연성 수지층을 설치하는 단계,
    상기 가기판의 금속판을 제거하여 상기 금속 포스트를 상기 절연성 수지층으로부터 단면이 노출된 제2 도전 부재로 형성하는 단계, 및
    상기 제2 도전 부재의 노출된 단면에 금속 범프를 탑재하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 제20항에 있어서, 상기 제2 도전 부재는 다단 구조로 구성되며, 각 단은 열팽창 계수가 서로 다른 것을 특징으로 하는 반도체 장치 제조 방법.
  22. 제20항에 있어서, 상기 금속판은 다수의 금속층을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  23. 제14항에 있어서, 상기 제1 금속층은 Cu, Ni 또는 Cu 및 Ni의 합금 재료로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
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