KR100338482B1

KR100338482B1 - 제어가능지연회로

Info

Publication number: KR100338482B1
Application number: KR1019930027069A
Authority: KR
Inventors: 피에르카르보; 파스칼기뇽; 필립페르네
Original assignee: 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1992-12-09
Filing date: 1993-12-09
Publication date: 2002-08-21
Anticipated expiration: 2013-12-09
Also published as: EP0601935A1; TW246756B; DE69328409T2; US5610546A; FR2699023B1; DE69328409D1; EP0601935B1; CA2110247A1; FR2699023A1; JPH06232708A; KR940017156A

Abstract

지연 셀의 입력부를 구성하기 위하여 게이트들이 서로 접속되어 있는 두개의 전계 효과 트랜지스터(P0,N0)의 드레인들 사이에 접속된 전류원(I), 지연될 신호의 상승 구간 또는 하강 구간에 영향을 미치는지 어떤지에 따라서 전류원(I)의 단자들 중 한쪽 또는 다른 쪽에 연결되는 인버터(INV), 및 상기 인버터(INV)의 입력과 접지 사이에 접속되어, 전원 전압에 비례하고 상기 전류원에 의해 공급되는 전류(I)에 반비례하는 지연 시간(Te)을 정의하기 위한 캐패시터(C)로 구성되는 하나 이상의 지연 셀을 포함하는 지연 회로에 있어서, 상기 회로의 전원 전압에 비례하도록 전류원에 의해 인가된 전류를 조정하는 회로(Ci, Cu, Sl, S3, AMPL0, P1)를 포함하는 것을 특징으로 하는 지연 회로.

Description

제어 가능 지연 회로

본 발명은 지연 회로에 관한 것으로 특히 제어 가능한 지연 회로에 관한 것이다.

운반 가능한 장치 특히 원격 통신 분야의 개발에 의해 종래의 장치(5 V ± 10 %)에서 보다 넓은 범위의 전원 전압(2.7 V 내지 5.5 V)에서 동작 가능한 집적회로에 대한 필요성이 대두되었다.

디지털 CMOS 회로 구성은 2개의 중첩 방지 시스템에 의한 클럭에 좌우되어 비중첩 값의 변화가 이러한 회로의 성능에 영향을 미친다.

본 발명의 목적은 중첩 방지 값(anti-overlap value)의 변화를 최소 값으로 감소시키고 전원 전압의 상당한 변화에도 불구하고 회로에 의한 양호한 성능을 보장하도록 전원 전압의 값에 무관한 지연 회로를 제공하는 것이다.

그러므로, 본 발명의 목적은 지연 셀의 입력을 구성하도록 게이트들이 서로 접속되어 있는 두개의 전계 효과 트랜지스터의 드레인들 사이에 접속된 전류원, 지연될 신호의 상승 구간 또는 하강 구간에 지연이 영향을 미치는지 어떤지에 따라서전류원의 단자들 중 한 쪽 또는 다른 쪽에 연결되는 인버터, 및 상기 인버터의 입력과 접지 사이에 접속되어,전원 전압에 비례하고 상기 전류원에 의해 공급되는 전류에 반비례하는 지연 시간을 정의하기 위한 캐패시터로 구성되는 하나 이상의 지연셀을 포함하는 지연 회로에 있어서, 전류원에 의해 공급된 전류를 그 전원 전압에 비례하도록 조정하기 위한 회로를 더 포함하는 것을 특징으로 한다.

다음의 설명에서 알 수 있는 바와 같이, 이 지연 장치는 CMOS 기술로 잘 제어되는 캐패시턴스 및 전류 미러의 비에만 좌우된다.

본 발명은 단지 예로서 제시된 첨부된 도면을 참조하여 기술된 설명으로부터 잘 알 수 있다.

제1도는 CMOS 회로의 도움으로 지연을 발생시키기 위한 수단을 도시하고 있다. 게이트가 회로의 입력에 접속되고 드레인이 N 채널 트랜지스터(NO)의 드레인에 접속된 전류원(I)에 연결되는 P 채널 트랜지스터(P0), 및 게이트가 회로의 입력에 접속되고 소스가 접지에 접속되는 N 채널 트랜지스터(N0)를 포함하는 형태를 갖는다.

트랜지스터(P0)의 드레인은 인버터(INV)에 접속되고 인버터의 출력은 회로의 출력을 이루며, 인버터의 입력은 접지에 연결된 캐패시터(C)에 접속된다.

신호(IN)는 트랜지스터(P0), 트랜지스터(N0), 트랜지스터(P0)의 드레인과 트랜지스터(N0)의 드레인 사이에 접속된 전류원(I), 트랜지스터(P0)의 드레인과 접지 사이에 접속된 캐패시터(C) 및 인버터(INV)에 의해 적절히 구성된 CMOS 인버터의 입력에 인가되고 인버터의 입력(Vc)은 트랜지스터(P0)의 드레인에 접속된다.

제1C도에 도시된 바와 같이, 상술한 구성은 신호(IN)의 상승 구간을 지연시킬 수 있다 실제로, 인버터(INV)의 신호(OUT)의 상승 구간은 캐패시터(C)의 충전시간 때문에 입력 신호(IN)의 상승 구간에 대하여 시간(Te) 만큼 지연된다.

제1B도에 도시된 바와 같이, 트랜지스터(NO)의 트레인에 캐패시터(C) 및 인버터(INV)의 입력을 접속하는 것 외에는 상기 회로는 제1A도의 것과 동일하고 지연된 신호(IN)의 하강 구간이 있다. 제1B도의 회로의 신호는 제1D도에 도시되어 있다.

모든 경우에, 인버터(INV)의 출력(OUT)에서의 신호 구간은 간(Te)만큼 지연된다.

여기에서, I는 전류원으로부터의 전류이고, k Vdd는 인버터(INV)의 임계 전압이며 C는 캐패시터의 캐패시턴스 값이다.

k의 값은 주로 인버터의 2개의 트랜지스터의 크기 비에 좌우된다.

이 해결책의 한 단점은 발생된 지연이 전원 전압 및 캐패시턴스(C)에 비례하여 변화한다는 것이다.

제안된 해결책은 전류(I)가 전원 전압(Vdd) 및 캐패시턴스(C)에 비례하도록 하는 것이다.

제2도에 도시된 도면은 전원 전압에 무관하게 지연을 이루기 위해 사용되는 수단을 도시하고 있다. 그것은 주로 증폭기의 입력이 전원 전압(Vdd)과 접지 사이에 배선된 전압 분배기인 2개의 저항(R1, R2) 사이에 접속된 차동 증폭기(AMPLO)를 포함한다.

차등 증폭기(AHPLO)의 다른 입력은 병렬인 3개의 캐패시터(Cl, Cu, Ci)를 통해 접지에 접속되고 스위치(S1)는 캐패시터(Cl 및 Cu) 사이에 배치되고 스위치(S2)는 캐패시터(C1)의 단자에 접속되며 스위치(S3)는 캐패시터(Cu 및 Ci) 사이에 배치된다.

캐패시터(C1)는 캐패시터(Cu)의 캐패시턴스보다 현격하게 큰 캐패시턴스를 갖고 이 두 캐패시턴스 사이의 비는 10의 차수(order)이다. 캐패시터(Ci)는 또한 캐패시터(Cu)의 캐패시턴스보다 큰 캐패시턴스를 갖는다.

스위치(S1)는 클럭 신호(CK)에 의해 제어되고 스위치(S2 및 S3)는 신호(CKB)에 의해 모두 제어되며, 이 신호는 클럭 신호와 상보적이다.

증폭기(AHPLO)의 출력은 전원 전압(Vdd)과 스위치(S1 및 S2)에 연결된 캐패시터(C1)의 단자 사이에 배선된 전류원(I0)에 접속된다.

본 발명의 원리는 전원 전압(Vdd) 및 캐패시턴스(C)에 비례하는 전류원(I0)을 발생시키는 것에 있다. 클럭 신호(CK) 동안, 캐패시터(Cl 및 Cu)는 병렬로 접속되어 전류원(I0)에 접속된다. 캐패시터(C1)는 전류원에 의해 인가된 전류를 일정하게 한다. 캐패시터(Cu)는 조정될 전압을 설정한다. 클럭 신호(CK)의 단부에서 상기 캐패시터 단자에서의 전압값은

여기에서, T는 출력 신호(CK)의 주기이다. 클럭 신호(CKB) 동안, 캐패시터(Cl)는 단락 회로가 되고 캐패시터(Cu)는 캐패시터(Ci)와 병렬로 접속된다. 캐패시터(Ci 및 Cu) 단자에서의 최종 전압은 값 Vdd/2 또는 Vdd의 임의의 다른 일부분과 비교되고, 에러 전압을 발생시키는 차동 증폭기(AHPLO)에 의해 저항(R1, R2)인 전압 분배기에 의해 발생된다.

이 에러 전압은 캐패시터(Ci)의 단자에서의 전압이 너무 작은 경우에 성장하고 캐패시터(Ci)의 단자에서의 전압이 너무 큰 경우 증가하는 전류원(I0)의 값을 제어한다. 평형 상태에서 캐패시터(Ci)의 단자에서의 전압은 Vdd/2로 안정화되는데, 이것은 캐패시터(Ci 및 Cu) 사이에 더 이상의 전하 재분배가 없다는 것을 의미한다.

결론적으로, 캐패시터(Cu)는 클럭 신호(CK)의 단부에서 전압(Vdd/2)으로 충전되어야 한다. 상술한 바와 같이, 클럭 신호(CK)의 단부에서 캐패시터(Cu) 단자에서의 전하는

일 때,

이고,

이것은

로 표현된다.

지연 신호를 발생시키는 회로 내의 전류(I0)의 복제를 이용하면,

로 표현된다.

상기 관계는 발생된 지연이 전원 전압에 무관하고 정확한 클럭의 주기, 제조시 필수적으로 고려되는 정밀한 캐패시턴스 비 C/(Cl+Cu), 및 인버터를 형성하는 장치(N 및 P) 비 k에만 좌우된다는 것을 나타낸다.

제3도는 신호를 발생시키기 위한 본 발명의 실시예를 도시하고 있고 신호의 양의 구간은 입력 신호에 대하여 지연된다. 회로는 캐패시터(Cl, Cu, Ci), 스위치(S1, S2, S3), 증폭기(AMPLO), 트랜지스터(P1)로 구성되는 회로(1)를 포함하고, 전원 전압에 비례하는 전류를 발생시킨다. 이 회로는 제3도의 장단 파선 1의 사각형으로 둘러싸여 있다.

캐패시터(C2 및 Ci2)와 연결된 스위치(S4 및 S5)는 캐패시터(Ci2)에서 캐패시티(Cu + Cl)의 충전 중에 트랜지스터(P1)의 게이트에 나타나는 전압을 유지할 수있고, 트랜지스터(P2)를 통해 캐패시터(Cu + Cl)의 방진 중에 전류(I0)의 정확한 복제를 발생시킬 수 있다. 이 회로는 또한 제3도의 장단 파선 2의 사각형으로 표시되는 지연 셀 형성 회로(2)를 더 포함한다. 트랜지스터(N1 및 N2)는 전류 미러를 형성하고 N2는 지연 셀(2)에서 전류원으로 작용한다. 회로의 나머지는 제1A도의 회로와 일치 한다.

제4도는 제3도의 회로의 여러 점에서의 신호 파형도를 도시하고 있다.

이 도면에서,

- 클럭 신호(CK)

- 클럭 신호의 보수(CKB)

- 캐패시터(Cl) 상의 전압(Vcl)

- 캐패시터(Cu) 상의 전압(Vcu)

- 한 쌍의 트랜지스터(N1,N2)에 인가된 전압(Vgspl - Vdd)

- 입력 신호(IN)

- 지연 회로의 캐패시터(C)의 단자에서의 전압(Vc)

- 지연 회로의 출력에서의 전압(OUT)

을 나타내고 있다.

제5도는 CMOS 회로를 갖는 본 발명에 따른 장치의 제1 가능한 구현 예를 도시하고 있고, 이 장치의 구성은 제3도를 참조하여 기술되어 있다.

이 도면에서, 전원 전압에 비례하는 전류를 발생시키기 위한 회로(1)는 제3도의 회로의 3개의 캐패시터(Cl, Ci 및 Cu)를 포함한다. 반대로, 3개의 스위치(S1,S2 및 S3)는 각각 MOS FET 트랜지스터(NS1, NS2 및 NS0)에 의해 물리적으로 표시되고, 트랜지스터의 소스 및 드레인이 고정 접점에 대응하고 게이트는 이동 접점에 대응한다.

트랜지스터(NS1)의 게이트는 클럭 신호(CK)에 접속되고 트랜지스터(NS2 및 NS0)의 게이트는 클럭 신호(CK) 의 보수인 신호(CKB) 에 접속된다.

차동 증폭기(AMPL0)는 트랜지스터(NA0, NA1, NA2 및 PA0, PA1)에 의해 물리적으로 표시된다.

트랜지스터(NA1)의 게이트는 캐패시터(Ci)에 접속된다. 이 트랜지스터의 소소는 전원 전압(Vdd)에 접속되고, 그 게이트가 트레인에 접속된 트랜지스터(PA1)의 소스-드레인 경로에 연결된다.

트랜지스터(NA1)의 드레인은, 게이트가 전압 Vdd/2 를 인가하는 전압 분배기의 출력에 접속된 트랜지스터(NA0)의 드레인에 접속된다.

트랜지스터(NA0, NA1)의 드레인에 공통한 점은 트랜지스터(NA2)의 게이트 상에 바이어스 전압(Bias)을 수신하는 트랜지스터(NA2)의 소스-드레인 경로에 접속된다.

트랜지스터(NA0)의 소스는, 소스가 전압(Vdd) 에 접속되고 게이트가 트랜지스터(PA0)의 드레인에 접속된 트랜지스터(PA0)의 소소-드레인 경로에 접속된다.

전압 Vdd/2 를 인가하는 전압 분배기는 2개의 MOS FET 트랜지스터(PA2,PA3)로 구성되고, 이 트랜지스터의 소스-드레인 경로는 전원 전압(Vdd)과 접지 사이에 직렬로 접속되고, 게이트는 드레인과 단락 회로가 된다.

차등 증폭기(AMPLO)의 출력은 MOS FET 트랜지스터(P1)의 게이트에 접속되고, 이 트랜지스터의 소소-드레인 경로는 전압(Vdd)과 캐패시터(Cl) 사이에 접속된다. 또한, 트랜지스터(PA3)의 게이트는 트랜지스터(NA0)의 게이트에 접속된다.

트랜지스터(P1)의 게이트는 물리적으로 제3도의 회로의 스위치(S4)를 나타내는 트랜지스터(NS3)의 소스-드레인 경로를 통해 캐패시터(C2)의 한 단자에 더 접속되고, 다른 단자는 접지에 접속된다.

트랜지스터(NS3)의 게이트는 클럭 신호(CK)에 접속된다.

캐패시터(C2)는 물리적으로 스위치(S5)를 나타내는 트랜지스터(NS4)를 통해 캐패시터(Ci2)의 한 단자에 접속되고, 이 트랜지스터의 게이트는 신호(CKB)에 의해 제어된다.

캐패시터의 다른 단자가 접지에 접속되는 캐패시터(Ci2)는 P 채널 트랜지스터(P2)의 게이트에 연결되고, 이 P 채널 트랜지스터의 소스-드레인 경로는 전원 전압(Vdd)과 N채널 트랜지스터(N1)의 소스-드레인 경로 사이에 접속되며, 이 소스는 접지에 접속되고, 게이트는 드레인과 단락 회로가 된다.

트랜지스터(N1)의 게이트는 차례로 트랜지스터(N2)의 게이트에 연결되고, 트랜지스터(N2)의 소스-드레인 경로는 지연 셀(2)의 트랜지스터(P0 및 N0) 사이에 접속되고 이들은 전원 전압(Vdd)과 접지 사이에 직렬로 접속된다.

트랜지스터(P0 및 N0)의 게이트는 지연될 입력 신호(IN)를 수신하기 위해 모두 접속된다.

마지막으로, 제1A도 및 제3도를 참조하여 이미 설명한 바와 같이,인버터(INV) 및 그와 관련된 캐패시터(C)는 이 경우에 입력 신호(IN)의 상승 구간에서 지연을 얻기 위해 트랜지스터(N2)의 소스에 접속된다.

제6도는 CMOS 디지털 회로에 사용되는 이중 위상 클럭 시스템의 중첩 방지 기간을 제어하는데 사용된 물리척 실시예를 도시하고 있다.

이 회로는 두 개의 지연 셀(3. 4)을 포함하는데, 그 구조는 제5도의 회로의 지연 셀(2)의 것과 유사하고, 그 구성 성분은 대응하는 지수(3, 4)와 동일한 참조 번호로 지정된다.

이 회로는 또한 2개의 지연 셀(3 및 4)에 공통인 전원 전압(Vdd)에 비례하는 전류(I)를 발생시키기 위한 회로(5)를 포함하고 있다.

제5도는 대응하는 전류 미러인 트랜지스터(N13 및 N14)와 각각 관련된 2개의 트랜지스터(P23 및 P24)를 포함한다는 사실을 제외하고는 제3도의 회로(1)와 모든 점에서 동일하다.

그러므로 회로(5)는 전원 전압에 비례하는 동일한 전류를 2개의 지연 셀(3 및 4)에 인가한다.

셀(3)은 "마스터" 셀이고, 셀(4)은 "슬레이브" 셀이다.

2개의 지연 셀(3 및 4)의 입력은 2개의 이중 입력 NOR 게이트(6 및 7)의 출력에 접속된다.

NOR 게이트(6)가 입력 클럭 신호(CLOCKIN)에 접속된 한 입력을 갖는 한편, NOR 게이트(7)는 한 입력에서 인버터(8)에 의해 반전된 CLOCKIN 신호를 수신한다.

NOR 게이트(6)의 다른 입력이 지연 셀(4)의 인버터(INV4)의 출력에 접속되는한편, NOR 게이트(7)의 다른 입력은 지연 셀(3)의 인버터(INV3)의 출력에 접속된다.

본 예에서 지연 셀(3 및 4)이 회로의 전원 전압의 변화에 무관한 일정한 지연을 소개하였지만, 이 회로에 의해 발생되고 위상 반전의 입력 신호로부터 얻어지는 클럭 신호는 전원 전압의 변화에 일정한 중첩 방지기간을 갖고 있다.

제안된 회로는 중첩 방지, 이중 위상 CMOS 클럭 발생기를 제어하기 위해 개발되어 왔으나, 디지털 분야에서나 전원 전압 변화에 무관한 지연 신호의 발생을 요구하는 아날로그 회로에서 또한 응용될 수 있다.

제1A도 및 제1B도는 CMOS 회로 지연을 발생시키는 공지된 수단을 나타내는 전기 회로도.

제1C도 및 제1D도는 각각 제1A도 및 제1B도의 회로의 특정 점에서의 신호도.

제2도는 전원 전압에 비례하는 전류를 발생시키기 위한 본 발명에 따른 장치의 전기 회로도.

제3도는 본 발명에 따른 지연 장치의 실시예의 상세한 전기 회로도.

제4도는 제3도의 회로의 여러 점에서의 신호 파형을 도시한 도면.

제5도는 CMOS 장치에 의해 제3도의 회로를 구현하는 전기 회로도.

제6도는 CMOS 디지털 회로에 사용되는 이중 위상(dual-phase) 클럭 시스템의 중첩 방지기간(anti-overlap duration)을 제어하는데 사용되는 물리적 실시예의 도면.

<도면의 주요 부분에 대한 부호의 설명>

AMPLO : 차동 증폭기

C, Ci, Cl, Cu : 캐패시터

I : 전류원

INV : 인버터

NO, N1 : N 채널 트랜지스터

PO, P1 : P채널 트랜지스터

S1, S2, S3 : 스위치

Te : 지연 시간

Claims

신호 지연 회로에 있어서,

적어도 하나의 지연 셀 - 상기 적어도 하나의 지연 셀은,

소오스, 드레인, 상기 소오스와 드레인 사이의 채널, 및 상기 채널위에 놓인 제어 게이트를 각각 가지며, 서로 반대 채널 도전형인 제1 및 제2 전계 효과 트랜지스터,

서로 접속되어 있는 상기 제1 및 제2 전계 효과 트랜지스터치 상기 제어 게이트,

서로 접속되어 있는 상기 제1 및 제2 전계 효과 트랜지스터의 상기 드레인,

상기 제1 및 제2 전계 효과 트랜지스터의 상기 제어 게이트 간의 접속 노드에 연결된 입력 단자,

제1 및 제2 단자를 가지고, 상기 제1 및 제2 단자에서 상기 제1 및 제 2 전계 전계 효과 트랜지스터의 드레인 사이에 접속되는 전류원,

입력부와 출력부를 갖는 인버터 - 상기 인버터의 입력부는, 지연될 신호의 상승 구간(leading edge) 또는 하강 구간(trailing edge)에 지연이 영향을 주는지의 여부에 따라 상기 전류원의 상기 제1 및 제2 단자중 하나에 접속되어 있음 -, 및

상기 인버터의 입력부와 접지 사이에 접속되고, 전원 전압에 비례하고 상기 전류원에 의해 전달되는 전류에 반비례하여 지연될 상기 신호의 지연 시간을 결정하게 하는 캐패시터

를 포함함 -; 및

상기 전류원에 동작가능하게 접속되고, 상기 전원 전압에 비례하는 전류를 생성하도록 상기 전류원에 의해 공급된 전류를 조정하기 위한 제어 회로

를 포함하는 것을 특징으로 하는 신호 지연 회로.
제1항에 있어서,

상기 제1 및 제2 전계 효과 트랜지스터의 상기 드레인 사이에 접속전 상기 전류원은,

소오스, 드레인, 상기 소오스와 드레인 사이의 채널, 및 상기 채널위에 놓인 제어 게이트를 각각 갖는 제1 및 제2 전계 효과 트랜지스터 - 상기 전류원의 상기 제1 및 제2 전계 효과 트랜지스터는 상기 전류원에 포함된 상기 제1 및 제2 전계효과 트랜지스터의 상기 제어 게이트가 서로 접속되는 전류 미러를 규정하도록 배치되어 있고, 상기 전류원에 포함된 상기 제1 전계 효과 트랜지스터의 소오스 및 드레인은 상기 적어도 하나의 지연 셀의 상기 제1 및 제2 전계 효과 트랜지스터의 드레인 사이에 접속되어 있음 -, 및

상기 전류원에 상기 제2 전계 효과 트랜지스터에 접속된 출력을 가지고, 상기 전류원에 의해 복제될 상기 신호 지연 회로의 전원 전압에 비례하는 전류를 제공하는 상기 제어 회로.

를 포함하는 것을 특징으로 하는 신호 지연 회로.
제1항에 있어서, 상기 제어 수단은

상기 전류원에 의해 전달된 전류와 선정된 관계를 갖는 제1 클럭 신호 동안 전압을 발생시키기 위한 전압 발생 수단, 및

상기 제1 클럭 신호에 상보적인 제2 클럭 신호 동안 상기 전류원에 의해 전달된 전류에 연결된 전압을 상기 전원 전압의 선택된 일부분과 비교하기 위한 비교 수단을 포함하되,

상기 비교 수단은 상기 전류윈에 의해 전달된 전류에 연결된 전압과 상기 전원 전압의 상기 일부분이 실질적으로 같아지도록 상기 전류원을 조정하기 위한 출력으로서 에러 신호를 생성하는 것을 특징으로 하는 신호 지연 회로.
제3항에 있어서, 상기 전압 발생 수단은,

상기 전류원에 병렬로 접속되는 제1 및 제2 캐패시터,

상기 제1 및 제2 캐패시터와 상기 전류원 사이에 접속 개재되고 상기 제1 클럭 신호에 응답하는 클럭-제어 스위치

를 포함하고,

상기 전압 발생 수단의 상기 제1 캐패시터는 상기 전류원에 의해 전달되는 전류를 고정시키고,

상기 전압 발생 수단의 상기 제2 캐패시터는 상기 제1 캐패시터보다 작은 캐패시턴스를 가지며, 상기 전원 전압의 상기 일부분에 필적하도록 전압을 설정하는것을 특징으로 하는 신호 지연 회로.
제4항에 있어서, 상기 전류원에 의해 전달된 전류에 연결되는 전압을 상기 전원 전압의 일부분과 비교하기 위한 상기 비교 수단은,

제2 캐패시터와 병렬로 접속되는 제3 캐패시터,

상기 제2 및 제3 캐패시터 사이에 접속 개재되고 상기 제2 클럭 신호에 응답하는 제2 클럭-제어 스위치, 및

상기 제2 클럭 신호 동안 상기 제2 캐패시터와 제3 캐패시터 사이의 전하의 재분배로 인한 전압과 상기 전원 전압의 상기 일부분을 비교하기 위해 제1 및 제2 입력부를 갖는 차동 증폭기

를 포함하는 것을 특징으로 하는 신호 지연 회로.
중첩 방지 이중 위상 클럭 발생기(Anti-overlap two-phase clock generator)에 있어서,

제1 및 제2 지연 셀 - 상기 지연 셀 각각은 제1항 내지 제5항 중 어느 한 항에 기재된 지연 셀임 -;

상기 제1 및 제2 지연 셀에 공통 접속되고, 상기 제1 및 제2 지연 셀 각각의 상기 전류원에 각각 동작가능하게 접속되어 상기 전원 전압에 비례하는 전류를 생성하도록 각 전류원에 의해 전달되는 전류를 조정하는 제어 회로, 및

각각의 제1 및 제2 입력부와 출력부를 가지고, 상기 제1 입력부에서 클럭 입력 신호 및 반전 클럭 입력 신호를 각각 수신하는 제1 및 제2 논리 수단

을 포함하고,

상기 제1 및 제2 논리 수단의 출력부는 상기 제1 및 제2 지연 셀의 대응 입력 단자에 각각 접속되며,

상기 제1 지연 셀의 출력부는 상기 제2 논리 수단의 제2 입력부에 접속되고, 상기 제2 지연 셀의 출력부는 상기 제1 논리 수단의 제2 입력부에 접속되는 것을 특징으로 하는 중첩 방지 이중 위상 클럭 발생기,
제6항 있어서, 상기 제1 및 제2 논리 수단은 NOR 게이트인 것을 특징으로 하는 중첩 방지 이중 위상 클럭 발생기.