JP2006352398A

JP2006352398A - 遅延回路

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Publication number: JP2006352398A
Application number: JP2005174557A
Authority: JP
Inventors: Iwao Fukushi; 巌福士; Takashi Noma; 隆嗣野間
Original assignee: Murata Manufacturing Co Ltd; Sanyo Electric Co Ltd
Current assignee: Murata Manufacturing Co Ltd; Sanyo Electric Co Ltd
Priority date: 2005-06-15
Filing date: 2005-06-15
Publication date: 2006-12-28

Abstract

【課題】安定した短い遅延時間を生成する。
【解決手段】遅延回路は、第１キャパシタと、第１電流源と、入力信号が一方の論理値の場合に第１キャパシタに所定の電圧を印加する第１スイッチと、入力信号が他方の論理値の場合に第１キャパシタと第１電流源とを電気的に接続する第２スイッチと、第１キャパシタに充電された電圧に応じて動作し、入力信号の一方の論理値から他方の論理値への変化より遅延して変化する遅延信号を出力する第１遅延生成回路と、第２キャパシタと、第２電流源と、遅延信号が一方の論理値の場合に第２キャパシタに所定の電圧を印加する第３スイッチと、遅延信号が他方の論理値の場合に第２キャパシタと第２電流源とを電気的に接続する第４スイッチと、第２キャパシタに充電された電圧に応じて動作し、遅延信号の一方の論理値から他方の論理値への変化より遅延して変化する出力信号を出力する第２遅延生成回路と、を備える。
【選択図】図１

Description

本発明は、遅延回路に関する。

コンデンサの充放電特性を利用した遅延回路が一般的に用いられている。例えば、特許文献１には、コンデンサに充電された電圧をコンパレータで検出することにより出力信号を切り替える遅延回路が開示されている。

図９は、コンパレータを用いた遅延回路の一般的な構成を示す図である。遅延回路１００は、オペアンプ１０１、ＮＰＮ型トランジスタ１０２、抵抗１０３、Ｐ型ＭＯＳＦＥＴ１１１〜１１７、Ｎ型ＭＯＳＦＥＴ１２１〜１２５、コンデンサ１３１、コンパレータ１３２、スイッチ１３３、及び電源１４１，１４２を備えている。

オペアンプ１０１、ＮＰＮ型トランジスタ１０２、及び抵抗１０３は、電圧−電流変換回路を形成している。オペアンプ１０１の非反転入力端子には、例えば、安定した電圧であるバンドギャップ電圧Ｖｂｇが入力されている。そして、オペアンプ１０１の特性により、オペアンプ１０１の反転入力端子の電圧、つまり、Ａ点の電圧もＶｂｇとなる。したがって、抵抗１０３の抵抗値をＲとすると、Ａ点の電流ＩはＶｂｇ／Ｒとなる。

Ｐ型ＭＯＳＦＥＴ１１１，１１２のソースには、電源電圧Ｖｃｃが印加され、ゲートは接地されており、常にオンの状態となっている。そして、Ｐ型ＭＯＳＦＥＴ１１４のソースは、Ｐ型ＭＯＳＦＥＴ１１１のドレインと接続され、Ｐ型ＭＯＳＦＥＴ１１５のソースは、Ｐ型ＭＯＳＦＥＴ１１２のドレインと接続されている。また、Ｐ型ＭＯＳＦＥＴ１１４，１１５のゲート同士が接続され、Ｐ型ＭＯＳＦＥＴ１１４のゲートとドレインとが接続されている。つまり、Ｐ型ＭＯＳＦＥＴ１１４，１１５は電流ミラー回路を構成しており、定電流Ｉが流れることとなる。

また、Ｐ型ＭＯＳＦＥＴ１１３のソースには、電源電圧Ｖｃｃが印加され、ゲートには入力信号が印加されている。つまり、Ｐ型ＭＯＳＦＥＴ１１３は、入力信号がＬレベルのときにオンとなる。そして、Ｐ型ＭＯＳＦＥＴ１１６のソースは、Ｐ型ＭＯＳＦＥＴ１１３のドレインと接続され、Ｐ型ＭＯＳＦＥＴ１１６のゲートは、Ｐ型ＭＯＳＦＥＴ１１４のゲートと接続されている。つまり、Ｐ型ＭＯＳＦＥＴ１１４，１１６は電流ミラー回路を構成しており、Ｐ型ＭＯＳＦＥＴ１１３がオンのときに、定電流ＩがＰ型ＭＯＳＦＥＴ１１６を流れることとなる。

また、Ｎ型ＭＯＳＦＥＴ１２１は、ドレインがＮ型ＭＯＳＦＥＴ１２３のソースと接続され、ゲートには電源電圧Ｖｃｃが印加され、ソースが接地されている。つまり、Ｎ型ＭＯＳＦＥＴ１２１は常にオンの状態となっている。また、Ｎ型ＭＯＳＦＥＴ１２２は、ドレインがＮ型ＭＯＳＦＥＴ１２４のソースと接続され、ゲートに入力信号が印加され、ソースが接地されている。つまり、Ｎ型ＭＯＳＦＥＴ１２２は、入力信号がＨレベルのときにオンとなる。

また、Ｎ型ＭＯＳＦＥＴ１２３のドレインは、Ｐ型ＭＯＳＦＥＴ１１５のドレインと接続され、Ｎ型ＭＯＳＦＥＴ１２４のドレインは、Ｐ型ＭＯＳＦＥＴ１１６のドレインと接続されている。また、Ｎ型ＭＯＳＦＥＴ１２３，１２４のゲート同士が接続され、Ｎ型ＭＯＳＦＥＴ１２３のゲートとドレインとが接続されている。つまり、Ｎ型ＭＯＳＦＥＴ１２３，１２４は電流ミラー回路を構成しており、Ｎ型ＭＯＳＦＥＴ１２２がオンのときに、定電流ＩがＮ型ＭＯＳＦＥＴ１２４を流れることとなる。

そして、コンデンサ１３１は、一端がＰ型ＭＯＳＦＥＴ１１６のドレイン及びＮ型ＭＯＳＦＥＴ１２４のドレインと接続され、他端が接地されている。したがって、入力信号がＬレベルのときは、Ｐ型ＭＯＳＦＥＴ１１３がオン、Ｎ型ＭＯＳＦＥＴ１２２がオフとなることにより、Ｐ型ＭＯＳＦＥＴ１１６を流れる定電流Ｉがコンデンサ１３１に流れ込み、コンデンサ１３１が充電される。また、入力信号がＨレベルのときは、Ｐ型ＭＯＳＦＥＴ１１３がオフ、Ｎ型ＭＯＳＦＥＴ１２２がオンとなることにより、コンデンサ１３１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ１２４を流れる定電流Ｉにより放電される。

コンパレータ１３２は、非反転入力端子に入力されるコンデンサ１３１の電圧と、反転入力端子に入力される基準電圧との比較結果を出力する。スイッチ１３３は、遅延回路１００の出力信号がＨレベルのときは、電源１４１により供給される電圧Ｖｒｅｆを基準電圧としてコンパレータ１３２に入力し、遅延回路１００の出力信号がＬレベルのときは、電源１４２により供給される電圧Ｖｃｃ−Ｖｒｅｆを基準電圧としてコンパレータ１３２に入力する。

そして、Ｐ型ＭＯＳＦＥＴ１１７のソースに電源電圧Ｖｃｃが印加され、ドレインがＮ型ＭＯＳＦＥＴ１２５のドレインと接続されている。また、Ｎ型ＭＯＳＦＥＴ１２５のソースは接地され、Ｐ型ＭＯＳＦＥＴ１１７及びＮ型ＭＯＳＦＥＴ１２５のゲートにコンパレータ１３２の出力が入力されている。つまり、Ｐ型ＭＯＳＦＥＴ１１７及びＮ型ＭＯＳＦＥＴ１２５はＣＭＯＳインバータ回路を構成しており、Ｐ型ＭＯＳＦＥＴ１１７のドレインとＮ型ＭＯＳＦＥＴ１２５のドレインとの接続点の電圧は、コンパレータ１３２の出力を反転したものとなる。そして、このインバータの出力が遅延回路１００の出力信号となっている。

図１０は、遅延回路１００の動作を示すタイミングチャートである。まず、初期状態を時刻ｔ０とすると、この状態では入力信号がＬレベルであるため、Ｐ型ＭＯＳＦＥＴ１１３がオンとなり、Ｐ型ＭＯＳＦＥＴ１１６を流れる定電流Ｉによりコンデンサ１３１が充電され、コンデンサ１３１の電圧はＶｃｃとなっている。そのため、コンパレータ１３２の出力はＨレベル、遅延回路１００の出力信号はＬレベルとなっている。

時刻ｔ１に入力信号がＬレベルからＨレベルに変化すると、Ｐ型ＭＯＳＦＥＴ１１３がオフとなり、Ｎ型ＭＯＳＦＥＴ１２２がオンとなる。これにより、コンデンサ１３１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ１２４を流れる定電流Ｉにより放電されはじめ、コンデンサ１３１の電圧が徐々に低下していく。時刻ｔ２に、コンデンサ１３１の電圧が基準電圧であるＶｃｃ−Ｖｒｅｆより小さくなると、コンパレータ１３２は、出力をＬレベルに切り替えはじめ、コンパレータ１３２自身の遅延により、時刻ｔ３にコンパレータ１３２の出力がＬレベルとなる。そして、時刻ｔ３にコンパレータ１３２の出力がＬレベルとなると、遅延回路１００の出力信号がＨレベルとなる。つまり、時刻ｔ１から時刻ｔ３までが、入力信号がＬレベルからＨレベルに変化する際の遅延時間Ｔｄｌｙとなっている。

その後、時刻ｔ１’に入力信号がＨレベルからＬレベルに変化すると、Ｐ型ＭＯＳＦＥＴ１１３がオンとなり、Ｎ型ＭＯＳＦＥＴ１２２がオフとなる。これにより、Ｐ型ＭＯＳＦＥＴ１１６を流れる定電流Ｉによりコンデンサ１３１が充電されはじめ、コンデンサ１３１の電圧が徐々に上昇していく。そして、時刻ｔ２’に、コンデンサ１３１の電圧が基準電圧であるＶｒｅｆより大きくなると、コンパレータ１３２は、出力をＨレベルに切り替えはじめ、コンパレータ１３２自身の遅延により、時刻ｔ３’にコンパレータ１３２の出力がＨレベルとなる。そして、時刻ｔ３’にコンパレータ１３２の出力がＨレベルとなると、遅延回路１００の出力信号がＬレベルとなる。つまり、時刻ｔ１’から時刻ｔ３’までが、入力信号がＨレベルからＬレベルに変化する際の遅延時間Ｔｄｌｙとなっている。
特開２００３−８４１０号公報

ところで、コンデンサ１３１に定電流Ｉを用いて充電または放電を行う場合、コンデンサ１３１の容量をＣとすると、コンデンサ１３１の電圧がΔＶだけ変化する際に必要な時間Ｔは、Ｔ＝Ｃ・ΔＶ／Ｉとなる。したがって、遅延回路１００を用いて短い遅延時間Ｔｄｌｙを生成するためには、コンデンサ１３１の容量を小さくする必要がある。

一方、コンデンサ１３１に充放電を行うための電流源となっているＰ型ＭＯＳＦＥＴ１１６及びＮ型ＭＯＳＦＥＴ１２４については、定電流性を確保するためにゲート長を大きくする必要がある。そのため、Ｐ型ＭＯＳＦＥＴ１１６及びＮ型ＭＯＳＦＥＴ１２４の寄生容量が大きくなってしまい、コンデンサ１３１の容量を小さくしたとしても、Ｐ型ＭＯＳＦＥＴ１１６及びＮ型ＭＯＳＦＥＴ１２４の寄生容量によって遅延時間Ｔｄｌｙが長くなってしまうこととなる。

本発明は上記課題を鑑みてなされたものであり、安定した短い遅延時間を生成可能な遅延回路を提供することを目的とする。

上記目的を達成するため、本発明の遅延回路は、第１キャパシタと、第１電流源と、入力信号が一方の論理値の場合に前記第１キャパシタに所定の電圧を印加する第１スイッチと、前記入力信号が他方の論理値の場合に前記第１キャパシタと前記第１電流源とを電気的に接続する第２スイッチと、前記第１キャパシタに充電された電圧に応じて動作し、前記入力信号の一方の論理値から他方の論理値への変化より遅延して変化する遅延信号を出力する第１遅延生成回路と、第２キャパシタと、第２電流源と、前記遅延信号が一方の論理値の場合に前記第２キャパシタに所定の電圧を印加する第３スイッチと、前記遅延信号が他方の論理値の場合に前記第２キャパシタと前記第２電流源とを電気的に接続する第４スイッチと、前記第２キャパシタに充電された電圧に応じて動作し、前記遅延信号の一方の論理値から他方の論理値への変化より遅延して変化する出力信号を出力する第２遅延生成回路と、を備えることとする。

また、前記第１スイッチは、前記入力信号が一方の論理値の場合に前記第１キャパシタに電源電圧を印加し、前記第１キャパシタを充電するスイッチであり、前記第２スイッチは、前記入力信号が他方の論理値の場合に前記第１キャパシタと前記第１電流源の上流側とを電気的に接続し、前記第１キャパシタを放電するスイッチであり、前記第３スイッチは、前記遅延信号が一方の論理値の場合に前記第２キャパシタに前記電源電圧を印加し、前記第２キャパシタを充電するスイッチであり、前記第４スイッチは、前記遅延信号が他方の論理値の場合に前記第２キャパシタと前記第２電流源の上流側とを電気的に接続し、前記第２キャパシタを放電するスイッチであることとすることができる。

また、前記第１スイッチは、前記入力信号が一方の論理値の場合に前記第１キャパシタに接地電圧を印加し、前記第１キャパシタを放電するスイッチであり、前記第２スイッチは、前記入力信号が他方の論理値の場合に前記第１キャパシタと前記第１電流源の下流側とを電気的に接続し、前記第１キャパシタを充電するスイッチであり、前記第３スイッチは、前記遅延信号が一方の論理値の場合に前記第２キャパシタに前記接地電圧を印加し、前記第２キャパシタを放電するスイッチであり、前記第４スイッチは、前記遅延信号が他方の論理値の場合に前記第２キャパシタと前記第２電流源の下流側とを電気的に接続し、前記第２キャパシタを充電するスイッチであることとすることもできる。

また、前記第１スイッチ及び前記第３スイッチは、第１ゲート長を有するＭＯＳＦＥＴであり、前記第１電流源及び前記第２電流源は複数のＭＯＳＦＥＴを用いて構成されており、前記第１電流源及び前記第２電流源の少なくとも最終段の前記ＭＯＳＦＥＴは、前記第１ゲート長より大きい第２ゲート長を有することとすることができる。

また、前記第１遅延生成回路は、前記第１キャパシタに充電された電圧に応じて動作し、前記遅延信号を出力するインバータであり、前記第２遅延生成回路は、前記第２キャパシタに充電された電圧に応じて動作し、前記出力信号を出力するインバータであることとすることができる。

さらに、本発明の遅延回路は、入力電圧をスイッチング制御するスイッチング回路と、前記スイッチング回路のスイッチングにより発生する電圧を平滑化して出力電圧とする平滑回路と、前記出力電圧に応じた電圧と基準電圧との比較結果である比較信号を出力する比較回路と、前記比較信号を遅延させた前記スイッチング回路のオンオフを制御するための出力信号を出力する遅延回路と、を含んで構成されるリップルコンバータにおける前記遅延回路であって、第１キャパシタと、第１電流源と、入力信号が一方の論理値の場合に前記第１キャパシタに所定の電圧を印加する第１スイッチと、前記入力信号が他方の論理値の場合に前記第１キャパシタと前記第１電流源とを電気的に接続する第２スイッチと、前記第１キャパシタに充電された電圧に応じて動作し、前記入力信号の一方の論理値から他方の論理値への変化より遅延して変化する遅延信号を出力する第１遅延生成回路と、第２キャパシタと、第２電流源と、前記遅延信号が一方の論理値の場合に前記第２キャパシタに所定の電圧を印加する第３スイッチと、前記遅延信号が他方の論理値の場合に前記第２キャパシタと前記第２電流源とを電気的に接続する第４スイッチと、前記第２キャパシタに充電された電圧に応じて動作し、前記遅延信号の一方の論理値から他方の論理値への変化より遅延して変化する出力信号を出力する第２遅延生成回路と、を備えることとすることができる。

安定した短い遅延時間を生成可能な遅延回路を提供することができる。

＜＜第１の実施形態＞＞
＝＝回路構成＝＝
図１は、本発明の第１の実施形態である遅延回路の構成を示す図である。遅延回路１０は、オペアンプ１１、ＮＰＮ型トランジスタ１２、抵抗１３、Ｐ型ＭＯＳＦＥＴ２１〜２８、Ｎ型ＭＯＳＦＥＴ３１〜３８、コンデンサ４１，４２、及びインバータ５１〜５４を備えている。

オペアンプ１１、ＮＰＮ型トランジスタ１２、及び抵抗１３は、電圧−電流変換回路を形成している。オペアンプ１１の非反転入力端子には、例えば、安定した電圧であるバンドギャップ電圧Ｖｂｇが入力されている。そして、オペアンプ１１の特性により、オペアンプ１１の反転入力端子の電圧、つまり、Ａ点の電圧もＶｂｇとなる。したがって、抵抗１３の抵抗値をＲとすると、Ａ点の電流ＩはＶｂｇ／Ｒとなる。なお、遅延回路１０を集積化する場合は、端子１４を設けることにより、抵抗１３を遅延回路１０の外部に接続することとしてもよい。このように抵抗１３を外部に設けることにより、抵抗１３の抵抗値によって定電流Ｉを調整し、遅延回路１０により生成される遅延時間を変更することができる。

Ｐ型ＭＯＳＦＥＴ２１〜２３のソースには、電源電圧Ｖｃｃが印加され、ゲートは接地されており、常にオンの状態となっている。そして、Ｐ型ＭＯＳＦＥＴ２４のソースは、Ｐ型ＭＯＳＦＥＴ２１のドレインと接続され、Ｐ型ＭＯＳＦＥＴ２５のソースは、Ｐ型ＭＯＳＦＥＴ２２のドレインと接続されている。また、Ｐ型ＭＯＳＦＥＴ２６のソースは、Ｐ型ＭＯＳＦＥＴ２３のドレインと接続されている。そして、Ｐ型ＭＯＳＦＥＴ２４〜２６のゲート同士が接続され、Ｐ型ＭＯＳＦＥＴ２４のゲートとドレインとが接続されている。つまり、Ｐ型ＭＯＳＦＥＴ２４〜２６は電流ミラー回路を構成しており、定電流Ｉが流れることとなる。

また、Ｐ型ＭＯＳＦＥＴ２７のソースには、電源電圧Ｖｃｃが印加され、ゲートには入力信号が印加されている。つまり、Ｐ型ＭＯＳＦＥＴ２７（第１スイッチ）は、入力信号がＬレベルのときにオンとなる。

また、Ｎ型ＭＯＳＦＥＴ３１は、ドレインがＮ型ＭＯＳＦＥＴ３５のソースと接続され、ゲートには電源電圧Ｖｃｃが印加され、ソースが接地されている。つまり、Ｎ型ＭＯＳＦＥＴ３１は常にオンの状態となっている。また、Ｎ型ＭＯＳＦＥＴ３２は、ドレインがＮ型ＭＯＳＦＥＴ３６のソースと接続され、ゲートに入力信号が印加され、ソースが接地されている。つまり、Ｎ型ＭＯＳＦＥＴ３２（第２スイッチ）は、入力信号がＨレベルのときにオンとなる。

また、Ｎ型ＭＯＳＦＥＴ３５のドレインは、Ｐ型ＭＯＳＦＥＴ２５のドレインと接続され、Ｎ型ＭＯＳＦＥＴ３６のドレインは、Ｐ型ＭＯＳＦＥＴ２７のドレインと接続されている。また、Ｎ型ＭＯＳＦＥＴ３５，３６のゲート同士が接続され、Ｎ型ＭＯＳＦＥＴ３５のゲートとドレインとが接続されている。つまり、Ｎ型ＭＯＳＦＥＴ３５，３６は電流ミラー回路を構成しており、Ｎ型ＭＯＳＦＥＴ３２がオンのときに、定電流ＩがＮ型ＭＯＳＦＥＴ３６を流れることとなる。なお、Ｐ型ＭＯＳＦＥＴ２１，２２，２４，２５、Ｎ型ＭＯＳＦＥＴ３１，３５，３６により、本発明の第１電流源が構成されている。

そして、コンデンサ４１（第１キャパシタ）は、一端がＰ型ＭＯＳＦＥＴ２７のドレイン及びＮ型ＭＯＳＦＥＴ３６のドレイン（第１電流源の上流側）と接続され、他端が接地されている。したがって、入力信号がＬレベルのときは、Ｐ型ＭＯＳＦＥＴ２７がオン、Ｎ型ＭＯＳＦＥＴ３２がオフとなり、電源電圧Ｖｃｃがコンデンサ４１に印加されることにより、コンデンサ４１が充電される。また、入力信号がＨレベルのときは、Ｐ型ＭＯＳＦＥＴ２７がオフ、Ｎ型ＭＯＳＦＥＴ３２がオンとなることにより、コンデンサ４１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ３６を流れる定電流Ｉにより放電される。

インバータ５１，５２（第１遅延生成回路）は、コンデンサ４１の電圧に応じて動作する回路である。図２は、インバータ５１の構成例を示す図である。なお、インバータ５２〜５４についても、図２に示すインバータ５１と同様の構成となっている。インバータ５１は、Ｐ型ＭＯＳＦＥＴ６１及びＮ型ＭＯＳＦＥＴ６２によって構成されている。Ｐ型ＭＯＳＦＥＴ６１のソースに電源電圧Ｖｃｃが印加され、ドレインがＮ型ＭＯＳＦＥＴ６２のドレインと接続されている。そして、Ｎ型ＭＯＳＦＥＴ６２のソースは接地されている。

したがって、インバータ５１に入力されるコンデンサ４１の電圧が所定の閾値電圧よりも大きくなると、Ｐ型ＭＯＳＦＥＴ６１がオフ、Ｎ型ＭＯＳＦＥＴ６２がオンとなり、Ｐ型ＭＯＳＦＥＴ６１のドレインとＮ型ＭＯＳＦＥＴ６２のドレインとの接続点の電圧は、Ｌレベルとなる。また、コンデンサ４１の電圧が所定の閾値電圧よりも小さくなると、Ｐ型ＭＯＳＦＥＴ６１がオン、Ｎ型ＭＯＳＦＥＴ６２がオフとなり、Ｐ型ＭＯＳＦＥＴ６１のドレインとＮ型ＭＯＳＦＥＴ６２のドレインとの接続点の電圧は、Ｈレベルとなる。そして、インバータ５２は、インバータ５１の出力を反転して出力する。

また、Ｐ型ＭＯＳＦＥＴ２８のソースには、電源電圧Ｖｃｃが印加され、ゲートにはインバータ５２の出力である遅延信号が印加されている。つまり、Ｐ型ＭＯＳＦＥＴ２８（第３スイッチ）は、遅延信号がＬレベルのときにオンとなる。

また、Ｎ型ＭＯＳＦＥＴ３３は、ドレインがＮ型ＭＯＳＦＥＴ３７のソースと接続され、ゲートには電源電圧Ｖｃｃが印加され、ソースが接地されている。つまり、Ｎ型ＭＯＳＦＥＴ３３は常にオンの状態となっている。また、Ｎ型ＭＯＳＦＥＴ３４は、ドレインがＮ型ＭＯＳＦＥＴ３８のソースと接続され、ゲートにインバータ５２から出力される遅延信号が印加され、ソースが接地されている。つまり、Ｎ型ＭＯＳＦＥＴ３４（第４スイッチ）は、遅延信号がＨレベルのときにオンとなる。

また、Ｎ型ＭＯＳＦＥＴ３７のドレインは、Ｐ型ＭＯＳＦＥＴ２６のドレインと接続され、Ｎ型ＭＯＳＦＥＴ３８のドレインは、Ｐ型ＭＯＳＦＥＴ２８のドレインと接続されている。また、Ｎ型ＭＯＳＦＥＴ３７，３８のゲート同士が接続され、Ｎ型ＭＯＳＦＥＴ３７のゲートとドレインとが接続されている。つまり、Ｎ型ＭＯＳＦＥＴ３７，３８は電流ミラー回路を構成しており、Ｎ型ＭＯＳＦＥＴ３４がオンのときに、定電流ＩがＮ型ＭＯＳＦＥＴ３８を流れることとなる。なお、Ｐ型ＭＯＳＦＥＴ２１，２３，２４，２６、Ｎ型ＭＯＳＦＥＴ３３，３７，３８により、本発明の第２電流源が構成されている。

そして、コンデンサ４２（第２キャパシタ）は、一端がＰ型ＭＯＳＦＥＴ２８のドレイン及びＮ型ＭＯＳＦＥＴ３８のドレイン（第２電流源の上流側）と接続され、他端が接地されている。したがって、インバータ５２から出力される遅延信号がＬレベルのときは、Ｐ型ＭＯＳＦＥＴ２８がオン、Ｎ型ＭＯＳＦＥＴ３４がオフとなり、電源電圧Ｖｃｃがコンデンサ４２に印加されることにより、コンデンサ４２が充電される。また、インバータ５２から出力される遅延信号がＨレベルのときは、Ｐ型ＭＯＳＦＥＴ２８がオフ、Ｎ型ＭＯＳＦＥＴ３４がオンとなることにより、コンデンサ４２に蓄えられた電荷がＮ型ＭＯＳＦＥＴ３８を流れる定電流Ｉにより放電される。

インバータ５３，５４（第２遅延生成回路）は、コンデンサ４２の電圧に応じて動作する回路である。インバータ５３は、コンデンサ４２の電圧が所定の閾値電圧よりも大きくなると、Ｌレベルの信号を出力し、コンデンサ４２の電圧が所定の閾値電圧よりも小さくなると、Ｈレベルの信号を出力する。そして、インバータ５４は、インバータ５３の出力を反転したものを、遅延回路１０の出力信号として出力する。

＝＝動作説明＝＝
次に、遅延回路１０の動作について説明する。図３は、第１の実施形態の遅延回路１０の動作を示すタイミングチャートである。まず、初期状態を時刻ｔ０とすると、この状態では入力信号がＬレベルであるため、Ｐ型ＭＯＳＦＥＴ２７がオンとなり、電源電圧Ｖｃｃがコンデンサ４１に印加され、コンデンサ４１の電圧はＶｃｃまで充電されている。そのため、インバータ５１の出力はＬレベル、インバータ５２の出力はＨレベルとなっている。

そして、インバータ５２の出力がＨレベルであるため、Ｐ型ＭＯＳＦＥＴ２８がオフ、Ｎ型ＭＯＳＦＥＴ３４がオンとなり、コンデンサ４２に蓄えられた電荷がＮ型ＭＯＳＦＥＴ３８を流れる定電流Ｉにより放電され、０Ｖとなっている。そのため、インバータ５３の出力はＨレベル、インバータ５４の出力はＬレベルとなっている。

時刻ｔ１に入力信号がＬレベルからＨレベルに変化すると、Ｐ型ＭＯＳＦＥＴ２７がオフとなり、Ｎ型ＭＯＳＦＥＴ３２がオンとなる。これにより、コンデンサ４１に蓄えられた電荷がＮ型ＭＯＳＦＥＴ３６を流れる定電流Ｉにより放電されはじめ、コンデンサ４１の電圧が徐々に低下していく。時刻ｔ２に、コンデンサ４１の電圧がインバータ５１の閾値電圧（例えばＶｃｃ／２）より小さくなると、インバータ５１の出力がＨレベルとなり、インバータ５２の出力がＬレベルとなる。つまり、入力信号がＬレベルからＨレベルへ変化してから遅延時間Ｔｄｌｙ後に、インバータ５１，５２の出力が変化することとなる。

そして、時刻ｔ２にインバータ５２の出力（遅延信号）がＨレベルからＬレベルに変化することにより、Ｐ型ＭＯＳＦＥＴ２８がオン、Ｎ型ＭＯＳＦＥＴ３４がオフとなる。これにより、電源電圧Ｖｃｃがコンデンサ４２に印加され、コンデンサ４２の電圧が急速にＶｃｃまで充電される。そのため、インバータ５３の出力はＬレベル、インバータ５４の出力はＨレベルに変化する。

その後、時刻ｔ１’に入力信号がＨレベルからＬレベルに変化すると、Ｐ型ＭＯＳＦＥＴ２７がオンとなり、Ｎ型ＭＯＳＦＥＴ３２がオフとなる。これにより、電源電圧Ｖｃｃがコンデンサ４１に印加され、コンデンサ４１の電圧が急速にＶｃｃまで充電される。そのため、インバータ５１の出力はＬレベル、インバータ５２の出力はＨレベルに変化する。

そして、時刻ｔ１’にインバータ５２の出力（遅延信号）がＬレベルからＨレベルに変化することにより、Ｐ型ＭＯＳＦＥＴ２８がオフ、Ｎ型ＭＯＳＦＥＴ３４がオンとなる。これにより、コンデンサ４２に蓄えられた電荷がＮ型ＭＯＳＦＥＴ３８を流れる定電流Ｉにより放電されはじめ、コンデンサ４２の電圧が徐々に低下していく。時刻ｔ２’に、コンデンサ４２の電圧がインバータ５３の閾値電圧より小さくなると、インバータ５３の出力がＨレベルとなり、インバータ５４の出力がＬレベルとなる。つまり、インバータ５２から出力される遅延信号がＬレベルからＨレベルへ変化してから、遅延時間Ｔｄｌｙ後に、インバータ５３，５４の出力が変化することとなる。

したがって、インバータ５４から出力される信号は、入力信号を遅延時間Ｔｄｌｙだけ遅延させた信号となる。このように、遅延回路１０においては、コンデンサ４１，４２を定電流によって放電する際の時間を用いて遅延時間を生成しており、充電用の定電流を生成するＭＯＳＦＥＴを備えていない。つまり、充電用の定電流を生成するＭＯＳＦＥＴと放電用の定電流を生成するＭＯＳＦＥＴとを両方とも備えた遅延回路と比較して、コンデンサ４１，４２に並列につく寄生容量が小さくなり、遅延時間Ｔｄｌｙが短くなる。なお、Ｐ型ＭＯＳＦＥＴ２７，２８はスイッチとして動作すればよいため、電流源であるＮ型ＭＯＳＦＥＴ３６，３８と比較してゲート長は十分小さくなっている。したがって、Ｐ型ＭＯＳＦＥＴ２７，２８の寄生容量はコンデンサ４１，４２の容量と比較して十分小さく、遅延時間Ｔｄｌｙへの影響は小さい。

＜＜第２の実施形態＞＞
＝＝回路構成＝＝
図４は、本発明の第２の実施形態である遅延回路の構成を示す図である。第１の実施形態では、コンデンサ４１，４２の放電を定電流で行うことにより遅延時間Ｔｄｌｙを生成することとしていたが、第２の実施形態では、コンデンサ４１，４２の充電を定電流で行うことにより遅延時間Ｔｄｌｙを生成することとしている。

遅延回路７０は、オペアンプ１１、ＮＰＮ型トランジスタ１２、抵抗１３、Ｐ型ＭＯＳＦＥＴ２１，２４，２７，２８，７１，７２、Ｎ型ＭＯＳＦＥＴ３２，３４、コンデンサ４１，４２、及びインバータ５１〜５４を備えている。

Ｐ型ＭＯＳＦＥＴ７１のソースは、Ｐ型ＭＯＳＦＥＴ２７のドレインと接続され、Ｐ型ＭＯＳＦＥＴ７１のゲートは、Ｐ型ＭＯＳＦＥＴ２４のゲートと接続されている。つまり、Ｐ型ＭＯＳＦＥＴ２４，７１は電流ミラー回路を構成しており、Ｐ型ＭＯＳＦＥＴ２７がオンのときに、定電流ＩがＰ型ＭＯＳＦＥＴ７１（第１電流源）を流れることとなる。

そして、コンデンサ４１（第１キャパシタ）は、一端がＰ型ＭＯＳＦＥＴ７１のドレイン（第１電流源の下流側）及びＮ型ＭＯＳＦＥＴ３２のドレインと接続され、他端が接地されている。したがって、入力信号がＬレベルのときは、Ｐ型ＭＯＳＦＥＴ２７（第２スイッチ）がオン、Ｎ型ＭＯＳＦＥＴ３２（第１スイッチ）がオフとなり、Ｐ型ＭＯＳＦＥＴ７１を流れる定電流Ｉがコンデンサ４１に流れ込み、コンデンサ４１が充電される。また、入力信号がＨレベルのときは、Ｐ型ＭＯＳＦＥＴ２７がオフ、Ｎ型ＭＯＳＦＥＴ３２がオンとなることにより、コンデンサ４１に接地電圧が印加され、コンデンサ４１が放電される。

また、Ｐ型ＭＯＳＦＥＴ７２のソースは、Ｐ型ＭＯＳＦＥＴ２８のドレインと接続され、Ｐ型ＭＯＳＦＥＴ７２のゲートは、Ｐ型ＭＯＳＦＥＴ２４のゲートと接続されている。つまり、Ｐ型ＭＯＳＦＥＴ２４，７２は電流ミラー回路を構成しており、Ｐ型ＭＯＳＦＥＴ２８がオンのときに、定電流ＩがＰ型ＭＯＳＦＥＴ７２（第２電流源）を流れることとなる。

そして、コンデンサ４２（第２キャパシタ）は、一端がＰ型ＭＯＳＦＥＴ７２のドレイン（第２電流源の下流側）及びＮ型ＭＯＳＦＥＴ３４のドレインと接続され、他端が接地されている。したがって、インバータ５２から出力される遅延信号がＬレベルのときは、Ｐ型ＭＯＳＦＥＴ２８（第４スイッチ）がオン、Ｎ型ＭＯＳＦＥＴ３４（第３スイッチ）がオフとなり、Ｐ型ＭＯＳＦＥＴ７２を流れる定電流Ｉがコンデンサ４２に流れ込み、コンデンサ４２が充電される。また、インバータ５２から出力される遅延信号がＨレベルのときは、Ｐ型ＭＯＳＦＥＴ２８がオフ、Ｎ型ＭＯＳＦＥＴ３４がオンとなることにより、コンデンサ４２に接地電圧が印加され、コンデンサ４２が放電される。

＝＝動作説明＝＝
図５は、第２の実施形態の遅延回路７０の動作を示すタイミングチャートである。まず、初期状態を時刻ｔ０とすると、この状態では入力信号がＨレベルであるため、Ｐ型ＭＯＳＦＥＴ３２がオンとなり、接地電圧がコンデンサ４１に印加され、コンデンサ４１は放電されている。そのため、インバータ５１の出力はＨレベル、インバータ５２の出力はＬレベルとなっている。

そして、インバータ５２の出力がＬレベルであるため、Ｐ型ＭＯＳＦＥＴ２８がオン、Ｎ型ＭＯＳＦＥＴ３４がオフとなり、Ｐ型ＭＯＳＦＥＴ７２を流れる定電流Ｉによりコンデンサ４２の電圧はＶｃｃまで充電されている。そのため、インバータ５３の出力はＬレベル、インバータ５４の出力はＨレベルとなっている。

時刻ｔ１に入力信号がＨレベルからＬレベルに変化すると、Ｐ型ＭＯＳＦＥＴ２７がオンとなり、Ｎ型ＭＯＳＦＥＴ３２がオフとなる。これにより、Ｐ型ＭＯＳＦＥＴ２７を流れる定電流Ｉによりコンデンサ４１が充電されはじめ、コンデンサ４１の電圧が徐々に上昇していく。時刻ｔ２に、コンデンサ４１の電圧がインバータ５１の閾値電圧（例えばＶｃｃ／２）より大きくなると、インバータ５１の出力がＬレベルとなり、インバータ５２の出力がＨレベルとなる。つまり、入力信号がＨレベルからＬレベルへ変化してから遅延時間Ｔｄｌｙ後に、インバータ５１，５２の出力が変化することとなる。

そして、時刻ｔ２にインバータ５２の出力（遅延信号）がＬレベルからＨレベルに変化することにより、Ｐ型ＭＯＳＦＥＴ２８がオフ、Ｎ型ＭＯＳＦＥＴ３４がオンとなる。これにより、接地電圧がコンデンサ４２に印加され、コンデンサ４２が急速に放電される。そのため、インバータ５３の出力はＨレベル、インバータ５４の出力はＬレベルに変化する。

その後、時刻ｔ１’に入力信号がＬレベルからＨレベルに変化すると、Ｐ型ＭＯＳＦＥＴ２７がオフとなり、Ｎ型ＭＯＳＦＥＴ３２がオンとなる。これにより、接地電圧がコンデンサ４１に印加され、コンデンサ４１が急速に放電される。そのため、インバータ５１の出力はＨレベル、インバータ５２の出力はＬレベルに変化する。

そして、時刻ｔ１’にインバータ５２の出力（遅延信号）がＨレベルからＬレベルに変化することにより、Ｐ型ＭＯＳＦＥＴ２８がオン、Ｎ型ＭＯＳＦＥＴ３４がオフとなる。これにより、Ｐ型ＭＯＳＦＥＴ２８を流れる定電流Ｉによりコンデンサ４２が充電されはじめ、コンデンサ４２の電圧が徐々に上昇していく。時刻ｔ２’に、コンデンサ４２の電圧がインバータ５３の閾値電圧より大きくなると、インバータ５３の出力がＬレベルとなり、インバータ５４の出力がＨレベルとなる。つまり、インバータ５２から出力される遅延信号がＨレベルからＬレベルへ変化してから、遅延時間Ｔｄｌｙ後に、インバータ５３，５４の出力が変化することとなる。

したがって、インバータ５４から出力される信号は、入力信号を遅延時間Ｔｄｌｙだけ遅延させた信号となる。そして、遅延回路７０においては、コンデンサ４１，４２を定電流によって充電する際の時間を用いて遅延時間を生成しており、放電用の定電流を生成するＭＯＳＦＥＴを備えていない。つまり、第１の実施形態における遅延回路１０と同様に、充電用の定電流を生成するＭＯＳＦＥＴと放電用の定電流を生成するＭＯＳＦＥＴとを両方とも備えた遅延回路と比較して、コンデンサ４１，４２に並列につく寄生容量が小さくなり、遅延時間Ｔｄｌｙが短くなる。

＜＜適用例＞＞
図６は、第１の実施形態の遅延回路１０を用いた降圧型のリップルコンバータの一例を示す図である。リップルコンバータ８０は、入力電圧Ｖｉｎから所望の電圧Ｖｏｕｔを生成するものであり、スイッチング回路であるＮ型ＭＯＳＦＥＴ８１，８２及びインバータ８３、平滑回路であるコイル８４及びコンデンサ８５、コンパレータ（比較回路）８６、抵抗８７，８８、電源８９、及び遅延回路１０を含んで構成されている。

Ｎ型ＭＯＳＦＥＴ８１のゲートには、遅延回路１０の出力信号が入力され、Ｎ型ＭＯＳＦＥＴ８２のゲートには、遅延回路１０の出力信号がインバータ８３を介して入力されている。つまり、遅延回路１０の出力信号がＨレベルのときは、Ｎ型ＭＯＳＦＥＴ８１がオン、Ｎ型ＭＯＳＦＥＴ８２がオフとなり、遅延回路１０の出力信号がＬレベルのときは、Ｎ型ＭＯＳＦＥＴ８１がオフ、Ｎ型ＭＯＳＦＥＴ８２がオンとなる。

Ｎ型ＭＯＳＦＥＴ８１がオンのとき、Ｎ型ＭＯＳＦＥＴ８１を流れる電流Ｉｏｎがコイル８４を介してコンデンサ８５に流れ込み、出力電圧Ｖｏｕｔが徐々に上昇する。その後、Ｎ型ＭＯＳＦＥＴ８１がオフになり、Ｎ型ＭＯＳＦＥＴ８２がオンになると、コイル８４は電流を流し続けようとするため、Ｎ型ＭＯＳＦＥＴ８２からコイル８４に向かって電流Ｉｏｆｆが流れることとなる。そして、コイル８４に蓄えられたエネルギーが減少するに連れて、この電流Ｉｏｆｆも減少し、コンデンサ８５が放電されることにより、出力電圧Ｖｏｕｔが徐々に下降する。

コンパレータ８６は、出力電圧Ｖｏｕｔが所望の電圧となるようにＮ型ＭＯＳＦＥＴ８１，８２のオンオフを制御するものであり、出力電圧Ｖｏｕｔを抵抗８７，８８で分圧して得られる電圧Ｖｆと、電源８９による基準電圧Ｖｒｅｆとを比較する。そして、遅延回路１０は、コンパレータ８６の出力を所定の遅延時間Ｔｄｌｙだけ遅らせて出力する。つまり、リップルコンバータ８０においては、出力電圧Ｖｏｕｔに重畳された数ｍＶから百ｍＶ程度のリップルを用いて、Ｎ型ＭＯＳＦＥＴ８１，８２のオンオフ制御が行われることとなる。

図７は、Ｎ型ＭＯＳＦＥＴ８１のオンデューティーを５０％とする場合のリップルコンバータの動作を示すタイミングチャートである。まず、時刻ｔ０においては、出力電圧Ｖｏｕｔを分圧して得られる電圧Ｖｆが基準電圧Ｖｒｅｆより小さいため、コンパレータ８６の出力はＨレベルとなっており、遅延回路１０の出力もＨレベルとなっている。そのため、Ｎ型ＭＯＳＦＥＴ８１がオン、Ｎ型ＭＯＳＦＥＴ８２がオフとなり、電圧Ｖｆは徐々に上昇していく。

その後、時刻ｔ１に、電圧Ｖｆが電圧Ｖｒｅｆより大きくなると、コンパレータ８６の出力がＬレベルに変化する。そして、時刻ｔ１から遅延時間Ｔｄｌｙ後の時刻ｔ２に、遅延回路１０の出力がＬレベルに変化する。遅延回路１０の出力がＬレベルになると、Ｎ型ＭＯＳＦＥＴ８１がオフ、Ｎ型ＭＯＳＦＥＴ８２がオンとなり、電圧Ｖｆは徐々に下降していく。

その後、時刻ｔ３に、電圧Ｖｆが電圧Ｖｒｅｆより小さくなると、コンパレータ８６の出力がＨレベルに変化する。そして、時刻ｔ３から遅延時間Ｔｄｌｙ後の時刻ｔ４に、遅延回路１０の出力がＨレベルに変化し、電圧Ｖｆが再び上昇し始める。

このように、リップルコンバータ８０では、遅延回路１０により生成される遅延時間Ｔｄｌｙによって、Ｎ型ＭＯＳＦＥＴ８１がオンとなっている割合であるオンデューティーが決まることとなる。そして、このオンデューティーを変更することにより、出力電圧Ｖｏｕｔを調整することが可能となる。つまり、図７に示したオンデューティー５０％の場合においては、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎの１／２となるが、図８に示すように、遅延回路１０によって生成される遅延時間Ｔｄｌｙを短くしてオンデューティーを小さくすることにより、より小さい出力電圧Ｖｏｕｔを得ることができる。つまり、短い遅延時間を生成することができる遅延回路１０は、オンデューティーの小さいリップルコンバータを構成するために効果的に用いることができる。

なお、リップルコンバータ８０においては、第１の実施形態の遅延回路１０を用いることとしたが、第１の実施形態の遅延回路１０のかわりに、第２の実施形態の遅延回路７０を用いることも可能である。

以上、第１及び第２の実施形態の遅延回路１０，７０、遅延回路１０を適用したリップルコンバータ８０について説明した。前述したように、遅延回路１０においては、コンデンサ４１，４２を定電流によって放電する際の時間のみを用いて遅延時間を生成しているため、充電用の定電流を生成するＭＯＳＦＥＴと放電用の定電流を生成するＭＯＳＦＥＴとを両方とも備えた遅延回路と比較して、コンデンサ４１，４２に並列につく寄生容量が小さくなり、遅延時間Ｔｄｌｙを短くすることができる。

同様に、遅延回路７０においては、コンデンサ４１，４２を定電流によって充電する際の時間のみを用いて遅延時間を生成しているため、充電用の定電流を生成するＭＯＳＦＥＴと放電用の定電流を生成するＭＯＳＦＥＴとを両方とも備えた遅延回路と比較して、コンデンサ４１，４２に並列につく寄生容量が小さくなり、遅延時間Ｔｄｌｙを短くすることができる。

なお、遅延回路１０，７０の何れの場合においても、スイッチとして用いられるＭＯＳＦＥＴのゲート長は、電流源に用いられるＭＯＳＦＥＴのゲート長よりも十分小さいものであり、スイッチとして用いられるＭＯＳＦＥＴの寄生容量による遅延時間Ｔｄｌｙへの影響は小さい。また、電流源に用いられるＭＯＳＦＥＴのゲート長は大きく、定電流性が確保されるため、安定した遅延時間を生成することができる。

また、本実施形態においては、コンデンサ４１，４２の電圧に応じて動作する回路としてインバータ５１〜５４を用いることとしたが、インバータ５１〜５４のかわりに、コンパレータを用いることもできる。コンパレータを用いる場合においても、コンデンサ４１，４２に並列につく寄生容量が小さくなるため、遅延時間を短くすることが可能である。なお、本実施形態に示すようにインバータ５１〜５４を用いることにより、コンパレータによる遅延の影響を受けず、遅延時間をより短くすることができる。また、コンパレータと比較してインバータ５１〜５４の回路規模は小さいため、遅延回路１０，７０の回路規模を小さくすることができる。さらに、遅延回路１０，７０を集積化する場合においても、集積回路のサイズを小さくすることができる。

そして、遅延回路１０，７０は安定した短い遅延時間を生成することができるため、これを用いてオンデューティーまたはオフデューティーの小さいリップルコンバータを構成することが可能となる。

以上、本発明の実施形態について説明したが、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

例えば、遅延回路１０，７０を集積化する場合においては、コンデンサ４１，４２を集積回路の外部に設けることとしてもよい。この場合、集積回路の外部に接続されるコンデンサ４１，４２の容量を変更することにより、遅延回路１０，７０により生成される遅延時間Ｔｄｌｙを調整することが可能となる。

また、本実施形態においては、遅延回路１０，７０を適用する例としてリップルコンバータ８０を説明したが、遅延回路１０，７０の用途はこれに限られるものではなく、遅延時間を必要とする様々な回路に用いることができる。

本発明の第１の実施形態である遅延回路の構成を示す図である。インバータの構成例を示す図である。第１の実施形態の遅延回路の動作を示すタイミングチャートである。本発明の第２の実施形態である遅延回路の構成を示す図である。第２の実施形態の遅延回路の動作を示すタイミングチャートである。第１の実施形態の遅延回路を用いた降圧型のリップルコンバータの一例を示す図である。オンデューティーを５０％とする場合のリップルコンバータの動作を示すタイミングチャートである。オンデューティーを２５％とする場合のリップルコンバータの動作を示すタイミングチャートである。コンパレータを用いた遅延回路の一般的な構成を示す図である。従来のコンパレータを用いた遅延回路の動作を示すタイミングチャートである。

符号の説明

１０遅延回路１１オペアンプ
１２ＮＰＮ型トランジスタ１３抵抗
１４端子２１〜２８Ｐ型ＭＯＳＦＥＴ
３１〜３８Ｎ型ＭＯＳＦＥＴ４１，４２コンデンサ
５１〜５４インバータ６１Ｐ型ＭＯＳＦＥＴ
６２Ｎ型ＭＯＳＦＥＴ７１，７２Ｐ型ＭＯＳＦＥＴ
８０リップルコンバータ８１，８２Ｎ型ＭＯＳＦＥＴ
８３インバータ８４コイル
８５コンデンサ８６コンパレータ
８７，８８抵抗８９電源

Claims

第１キャパシタと、
第１電流源と、
入力信号が一方の論理値の場合に前記第１キャパシタに所定の電圧を印加する第１スイッチと、
前記入力信号が他方の論理値の場合に前記第１キャパシタと前記第１電流源とを電気的に接続する第２スイッチと、
前記第１キャパシタに充電された電圧に応じて動作し、前記入力信号の一方の論理値から他方の論理値への変化より遅延して変化する遅延信号を出力する第１遅延生成回路と、
第２キャパシタと、
第２電流源と、
前記遅延信号が一方の論理値の場合に前記第２キャパシタに所定の電圧を印加する第３スイッチと、
前記遅延信号が他方の論理値の場合に前記第２キャパシタと前記第２電流源とを電気的に接続する第４スイッチと、
前記第２キャパシタに充電された電圧に応じて動作し、前記遅延信号の一方の論理値から他方の論理値への変化より遅延して変化する出力信号を出力する第２遅延生成回路と、
を備えることを特徴とする遅延回路。
請求項１に記載の遅延回路であって、
前記第１スイッチは、
前記入力信号が一方の論理値の場合に前記第１キャパシタに電源電圧を印加し、前記第１キャパシタを充電するスイッチであり、
前記第２スイッチは、
前記入力信号が他方の論理値の場合に前記第１キャパシタと前記第１電流源の上流側とを電気的に接続し、前記第１キャパシタを放電するスイッチであり、
前記第３スイッチは、
前記遅延信号が一方の論理値の場合に前記第２キャパシタに前記電源電圧を印加し、前記第２キャパシタを充電するスイッチであり、
前記第４スイッチは、
前記遅延信号が他方の論理値の場合に前記第２キャパシタと前記第２電流源の上流側とを電気的に接続し、前記第２キャパシタを放電するスイッチであること、
を特徴とする遅延回路。
請求項１に記載の遅延回路であって、
前記第１スイッチは、
前記入力信号が一方の論理値の場合に前記第１キャパシタに接地電圧を印加し、前記第１キャパシタを放電するスイッチであり、
前記第２スイッチは、
前記入力信号が他方の論理値の場合に前記第１キャパシタと前記第１電流源の下流側とを電気的に接続し、前記第１キャパシタを充電するスイッチであり、
前記第３スイッチは、
前記遅延信号が一方の論理値の場合に前記第２キャパシタに前記接地電圧を印加し、前記第２キャパシタを放電するスイッチであり、
前記第４スイッチは、
前記遅延信号が他方の論理値の場合に前記第２キャパシタと前記第２電流源の下流側とを電気的に接続し、前記第２キャパシタを充電するスイッチであること、
を特徴とする遅延回路。
請求項１〜３の何れか一項に記載の遅延回路であって、
前記第１スイッチ及び前記第３スイッチは、
第１ゲート長を有するＭＯＳＦＥＴであり、
前記第１電流源及び前記第２電流源は複数のＭＯＳＦＥＴを用いて構成されており、前記第１電流源及び前記第２電流源の少なくとも最終段の前記ＭＯＳＦＥＴは、前記第１ゲート長より大きい第２ゲート長を有すること、
を特徴とする遅延回路。
請求項１〜４の何れか一項に記載の遅延回路であって、
前記第１遅延生成回路は、
前記第１キャパシタに充電された電圧に応じて動作し、前記遅延信号を出力するインバータであり、
前記第２遅延生成回路は、
前記第２キャパシタに充電された電圧に応じて動作し、前記出力信号を出力するインバータであること、
を特徴とする遅延回路。
入力電圧をスイッチング制御するスイッチング回路と、
前記スイッチング回路のスイッチングにより発生する電圧を平滑化して出力電圧とする平滑回路と、
前記出力電圧に応じた電圧と基準電圧との比較結果である比較信号を出力する比較回路と、
前記比較信号を遅延させた前記スイッチング回路のオンオフを制御するための出力信号を出力する遅延回路と、
を含んで構成されるリップルコンバータにおける前記遅延回路であって、
第１キャパシタと、
第１電流源と、
入力信号が一方の論理値の場合に前記第１キャパシタに所定の電圧を印加する第１スイッチと、
前記入力信号が他方の論理値の場合に前記第１キャパシタと前記第１電流源とを電気的に接続する第２スイッチと、
前記第１キャパシタに充電された電圧に応じて動作し、前記入力信号の一方の論理値から他方の論理値への変化より遅延して変化する遅延信号を出力する第１遅延生成回路と、
第２キャパシタと、
第２電流源と、
前記遅延信号が一方の論理値の場合に前記第２キャパシタに所定の電圧を印加する第３スイッチと、
前記遅延信号が他方の論理値の場合に前記第２キャパシタと前記第２電流源とを電気的に接続する第４スイッチと、
前記第２キャパシタに充電された電圧に応じて動作し、前記遅延信号の一方の論理値から他方の論理値への変化より遅延して変化する出力信号を出力する第２遅延生成回路と、
を備えることを特徴とする遅延回路。