JP5458686B2

JP5458686B2 - 降圧型コンバータ

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Publication number: JP5458686B2
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Inventors: 孝博宮崎
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Description

本発明は、降圧型コンバータに関し、特に、軽負荷時等の出力リップルを抑制する回路に関する。

携帯電話機や車載用電子機器に用いられる半導体デバイスの小型化および低消費電力化に伴い、動作電圧の低下が進んでいる。降圧型ＤＣ／ＤＣコンバータは、典型的に、ＰＷＭ制御によりスイッチングされるトランジスタを用いてインダクタに電力を供給することで入力電圧よりも低い出力電圧を生成する。こうした降圧型コンバータは、スイッチング電源に広く利用されている。例えば、特許文献１は、高速で動作可能なＰＷＭコントローラを開示している。

米国特許第６９２４６３３号

図１は、従来の降圧型コンバータを用いたスイッチングレギュレータの回路図、図２は、図１の回路のタイミングチャートである。図１において、出力電圧ＶＯは、抵抗Ｒ１、Ｒ２にて分圧され、フィードバック電圧VFBとして、ＰＷＭコンパレータＣＯＭＰ１のマイナス端子に入力される。ＰＷＭコンパレータＣＯＭＰ１のプラス端子には、基準電圧Refが印加される。

出力電圧ＶＯが抵抗Ｒ３およびＲ４にて分圧され、分圧されたノードＮ１の電圧がＴ_ＯＮコンパレータＣＯＭＰ２のプラス端子に入力され、そのマイナス端子には、抵抗Ｒ５とコンデンサＣ１を接続するノードＮ２が印加される。抵抗Ｒ５は、入力電圧ＶＩＮに接続される。コンデンサＣ１の一端は、ノードＮ２に接続され、他端はＧＮＤに接続される。コンデンサＣ１の両端には、それと並列になるようにＮＭＯＳトランジスタＱＮ１のドレインおよびソースが接続される。

Ｔ_ＯＮコンパレータＣＯＭＰ２の出力は、フリップフロップ回路ＦＦのリセット入力に接続される。ＰＷＭコンパレータＣＯＭＰ１の出力は、ノードＮ４を形成し、ノードＮ４は、インバータを介して後段のフリップフロップ回路ＦＦに接続される。フリップフロップ回路ＦＦの出力は、インバータを介してＮＭＯＳトランジスタＱＮ１のゲートに接続される。フリップフロップ回路ＦＦの出力ノードＮ５はまた出力バッファＢＦ１に接続される。出力バッファＢＦ１の出力ノードＮ７は、ＮＭＯＳトランジスタＱＮ２のゲートに接続される。トランジスタＱＮ２のドレインは、入力端子ＶＩＮに接続され、ＮＭＯＳトランジスタＱＮ２のソースは、ノードＳＷに接続される。ノードVBSTは、ブートストラップ用に使用される。ノードＳＷは、インダクタＬ１に接続され、コンデンサＣＯ１は、インダクタＬ１とともに平滑フィルタを構成する。インダクタＬ１の出力は、出力電圧ＶＯに接続され、これはスイッチングレギュレータの出力となる。コンパレータＣＯＭＰ３のプラス端子は、ノードＳＷに接続され、マイナス端子は、ＮＭＯＳトランジスタＱＮ３のＧＮＤ側ノード電圧に近い電圧に設定される。なお、Ｄは、遅延素子、ＢＦ２は、出力バッファである。

次に、図１の回路の動作について説明する。ＰＷＭコンパレータＣＯＭＰ１のマイナス端子に入力されるフィードバック電圧VFBが基準電圧Refよりも低くなると(図２の時刻ｔ１)、コンパレータＣＯＭＰ１の出力であるノードＮ４がＨレベルに反転し、後段のフリップフロップ回路ＦＦがセットされ、同時にＴ_ＯＮタイマーを構成するトランジスタＱＮ１がオフ状態となり、Ｔ_ＯＮコンパレータＣＯＭＰ２のタイマーがスタートする。

Ｔ_ＯＮコンパレータＣＯＭＰ２のマイナス端子に接続された抵抗Ｒ５およびコンデンサＣ１において、抵抗Ｒ５とコンデンサＣ１とが入力電圧ＶＩＮと接地電位との間に接続されているため、ノードＮ２がＧＮＤ電圧より徐々に上昇し始め、Ｔ_ＯＮコンパレータＣＯＭＰ２のプラス入力の電圧に到達する時刻ｔ２までの間、Ｔ_ＯＮ時間を生成する。Ｔ_ＯＮ時間は、入力電圧ＶＩに反比例し、出力電圧ＶＯに比例する。Ｔ_ＯＮ時間に達すると、すなわち時刻ｔ２になると、Ｔ_ＯＮコンパレータＣＯＭＰ２の出力を形成するノードＮ３がＬレベルに反転し、ノードＮ３に接続されたフリップフロップ回路ＦＦはリセットされ、ノードＮ６がＨレベルとなり、トランジスタＱＮ１がオン状態になり、ノードＮ２の電位が降下し、Ｔ_ＯＮ時間は終了する。

フリップフロップ回路ＦＦの出力ノードＮ５にＴ_ＯＮ時間が生成され、これが、出力バッファＢＦ１に供給され、その出力ノードＮ７によってトランジスタＱＮ２がスイッチされることで、Ｔ_ＯＮ時間がノードＳＷに反映されることになる。Ｔ_ＯＮ時間は、Ｔ_ＯＮ ∽VO / VINが成り立つ。

図１に示す降圧型スイッチング電源において、待機時の電源の変換効率が最近重視される。軽負荷の効率を上げるためには、スイッチング電源の発振周波数を下げることが効果的である。また、同期整流方式にて軽負荷となった場合、DCM(Discontinuous Current Mode)方式とし、コンパレータＣＯＭＰ３の出力に基づき出力バッファＢＦ２の出力ノードＮ８をＬレベルにして、ロー側（Low side）トランジスタＱＮ３をオフ状態とすることにより、軽負荷時の効率を上げることができる。しかし、ロー側トランジスタＱＮ３をオフ状態にして発振周波数を下げることで軽負荷時の効率を上げることはできるが、その反面、出力電圧ＶＯに反映されるリップル電圧が大きくなってしまうという課題がある。

次に、軽負荷時のリップル電圧について説明する。ここで、図３に、トランジスタＱＮ２のオン時間、出力電圧ＶＯ、およびフィードバック電圧VFBの電圧波形図を示す。通常の電圧降下型のスイッチングレギュレータでは、オン時間は、入力電圧ＶＩ、出力電圧ＶＯにより決まり、オン時間は、式（１）、（２）で表される。ここで、周期をＴ、オンデューティ(On duty)をＤ、オン時間をＴ_ＯＮとする。

Ｔ_ＯＮ時間にインダクタＬ１に流れるピーク電流は、式（３）、（４）で表される。

軽負荷モード時のリップル電圧は、ロー側トランジスタＱＮ３がオフとし、Ｔ_ＯＮの時間にインダクタＬ１に蓄えられるエネルギーをＰＬとすると、エネルギーＰＬは、式（５）で表される。

このエネルギーＰＬは、コンデンサＣＯ１に移動されると、コンデンサＣＯ１のリップル電圧は、式（６）により表される。

式（３）および（４）からリップル電圧は、式（７）、（８）のように表される。

式（７）、（８）に示すように、ピーク電圧Vpeakは、Ｔ_ＯＮ時間による影響を受ける。実際に、Ｌ＝２．２μＨ、入力電圧Ｖ１＝１２Ｖ、出力電圧＝１Ｖ、Ｃ＝２２μＦ、Ｔ_ＯＮ＝０．１μｓとすると、ピーク電圧Vpeakは、式（７）より、Vpeak＝1/L×(VI-VO)×Ｔ_ＯＮ× √(L/C)＝０．１５８Ｖとなり、リップル電圧としてはかなり大きくなってしまう。

本発明は、上記従来の課題を解決し、リップル電圧を抑制した降圧型コンバータおよびスイッチングレギュレータを提供することを目的とする。

本発明に係る降圧型コンバータは、入力電圧よりも低い出力電圧を生成するものであって、入力電圧と第１の基準電位との間に直列に接続された第１および第２のＭＯＳトランジスタと、第１および第２のＭＯＳトランジスタを接続する接続ノードに接続されたインダクタと、少なくとも第１のＭＯＳトランジスタのオン時間を制御するスイッチング制御回路と、前記インダクタから前記接続ノードおよび第２のＭＯＳトランジスタを介して第１の基準電位に流れる電流を検出する電流検出回路とを有し、前記スイッチング制御回路は、前記電流検出回路が電流を検出したことに応答して第１のＭＯＳトランジスタのオン時間が短くなるように第１のＭＯＳトランジスタのスイッチングを制御する。

好ましくは前記電流検出回路は、前記接続ノードに接続された第１の入力と第２の基準電位に接続された第２の入力から印加される各電圧を比較することで電流の検出を行う第１のコンパレータを含み、前記スイッチング制御回路は、第１のコンパレータの検出結果に基づき第１のＭＯＳトランジスタのオン時間を短くする。好ましくは電流検出回路はさらに、第１のコンパレータに接続されたカウンターを含み、前記カウンターは、第１のコンパレータの検出結果が予め決められた回数に到達したとき、電流の検出を示す信号を前記スイッチング制御回路に出力する。好ましくは前記スイッチング制御回路は、第１のノードと第２のノードから印加される各電圧を比較することにより第１のＭＯＳトランジスタのオン時間を決定する第２のコンパレータと、第１のノードに接続されかつ第１のノードの電圧を可変する可変回路と、第２のノードに接続されかつ前記接続ノードからの電荷を充電可能なコンデンサとを含み、前記可変回路は、前記電流検出回路が電流を検出したことに応答して第１のノード電圧を降下させ、第２のコンパレータは、第１のＭＯＳトランジスタのオン時間を短くする。好ましくは前記可変回路は、第１のノードと第３の基準電位との間に直列に接続された第３のＭＯＳトランジスタを含み、第３のＭＯＳトランジスタのゲートは、前記電流検出回路の出力に接続される。好ましくは第１のノードは、前記インダクタに接続される出力電圧と第３の基準電位との間に直列に接続された第１および第２の抵抗の接続点であり、前記可変回路は、第１のノードと第３の基準電位との間に直列に接続された第３の抵抗と第３のＭＯＳトランジスタとを含む。好ましくは第１のＭＯＳトランジスタのオン時間の短縮は、第１のノードの電圧降下量によって決定され、電圧降下量は、第１、第２、第３の抵抗によって決定される。好ましくは前記スイッチング制御回路は、前記電流検出回路が電流を検出したことに応答して第２のＭＯＳトランジスタをオフさせる回路を含む。

本発明に係るスイッチングレギュレータは、上記した降圧型コンバータと、前記インダクタに接続された出力コンデンサと、前記インダクタに接続された出力電圧をフィードバックさせるフィードバックループを含み、前記スイッチング制御回路は、フィードバックされた出力電圧に基づき前記第２のノードの電位を制御する。好ましくは前記スイッチング制御回路は、出力電圧に基づき生成されたフィードバック電圧と第４の基準電位とを比較する第３のコンパレータと、第３のコンパレータの比較結果に基づき前記第２のノードに接続されたコンデンサの充放電を制御するトランジスタとを含む。

さらに本発明に係る降圧型コンバータは、第１の電源端子と入力ノードとの間に接続された第１のトランジスタと、第２の電源端子と上記入力ノードとの間に接続された第２のトランジスタと、上記入力ノードと出力ノードとの間に接続されたインダクタ素子と、上記出力ノードに接続された出力コンデンサとを含むものであって、出力電圧に応じた第１の電圧と第１の基準電圧とを比較して当該比較結果に応じた第１の信号を出力する第１の比較回路と、上記第１のトランジスタのオン時間を制御するための第２の信号を出力する時間幅制御回路と、上記入力ノードに流れる逆電流を検出する逆電流検出回路と、上記第１の信号と上記第２の信号とに応答して上記第１のトランジスタの導通を制御するための第１の制御信号を出力する第１の論理回路と、上記第１の制御信号と上記逆電流検出回路の検出信号とに応答して上記第２のトランジスタの導通を制御するための第２の制御信号を出力する第２の論理回路と、上記検出信号と上記第２の制御信号とに応答して上記第１のトンラジスタのオン時間を短くするための調整信号を出力する時間幅調整回路と、を含み、上記時間幅制御回路は、上記第１の制御信号に応答して上記第２の信号を出力し、そして、上記調整信号を受けると、上記第１のトランジスタのオン時間が短くなるように上記第２の信号の出力タイミングを制御する。

好ましくは上記時間幅制御回路が、上記第１の制御信号に応答して、経時的に変化する電圧信号と第２の基準電圧とを比較して当該比較結果に応じて上記第２の信号を出力する第２の比較回路を含み、上記逆電流検出回路が、上記入力ノードの電位と第３の基準電圧とを比較して当該比較結果に応じた上記検出信号を出力する第３の比較回路を含み、上記時間幅調整回路が、上記検出信号と上記第２の制御信号との論理積信号を出力する論理積回路と、上記論理積信号が連続してＮ回入力された際に上記調整信号を出力するカウンタ回路とを含む。好ましくは、上記時間幅制御回路が、上記出力ノードに接続され、当該出力ノードの電圧を分圧した電圧を上記第２の基準電圧として出力する第１の抵抗分圧回路と、上記第１の抵抗分圧回路に接続され、上記調整信号に応答して上記第２の基準電圧を変化させるための第３のトランジスタと、経時的に変化する充電電圧を上記電圧信号として供給する第１のコンデンサと、上記コンデンサに並列に接続され、上記第１の制御信号に応答して上記コンデンサの電荷を放電させる第４のトランジスタとを含む。

本発明によれば、接続ノードから第２のＭＯＳトランジスタを介して基準電位に流れる電流を検出したとき、第１のＭＯＳトランジスタのオン時間を短くするようにしたので、接続ノードのリップル電圧を抑制することができる。

従来の降圧型コンバータを用いたスイッチングレギュレータの回路図である。図１の回路のタイミングチャートである。図１の回路のノードＳＷとフィードバック電圧ＶＦＢの電圧波形図である。本発明の第１の実施例に係るスイッチングレギュレータの回路図である。本発明の第２の実施例に係るスイッチングレギュレータの回路図である。図５に示すスイッチングレギュレータのタイミングチャートである。図５に示すスイッチングレギュレータの他の回路構成を示す図である。

以下、本発明の実施形態について図面を参照して詳細に説明する。

図４は、本発明の第１の実施例に係る降圧型コンバータを用いたスイッチングレギュレータの回路図である。なお、図１のスイッチングレギュレータと同一構成については同一参照番号を付してある。好ましい実施例では、スイッチングレギュレータは、入力電圧Ｖ１Ｎとグランド電位との間に直列に接続された２つのＮＭＯＳトランジスタＱＮ２、ＱＮ３と、トランジスタＱＮ２とトランジスタＱＮ３を接続するノードＳＷに接続されたインダクタＬ１と、インダクタＬ１に接続された出力コンデンサＣＯ１と、トランジスタＱＮ２のオン時間を制御するＴ_ＯＮコンパレータＣＯＭＰ２を含むスイッチング制御回路と、インダクタＬ１からノードＳＷおよびトランジスタＱＮ３を介してグランド電位に流れる逆電流Ｉｇを検出する電流検出回路１００とを含んでいる。スイッチング制御回路は、電流検出回路１００が、逆電流Ｉｇを検出したことに応答してトランジスタＱＮ２のオン時間が短くなるようにＴ_ＯＮコンパレータＣＯＭＰ２のノードＮ１の電圧を可変する可変回路１１０を含んでいる。

待機時や出力に接続された負荷が小さいとき、インダクタＬ１で逆電流が発生する。電流検出回路１００は、インダクタＬ１で発生する逆電流Ｉｇを検出する。電流検出回路１００は、例えば、ノードＳＷあるいはトランジスタＱＮ３のソース（図中、破線で示す）に電気的に接続され、インダクタＬ１で発生した逆電流Ｉｇを検出する。電流検出回路１００は、逆電流Ｉｇを検出すると、その検出結果を示す信号を可変回路１１０に出力する。可変回路１１０は、ノードＮ１に接続され、電流検出回路１００の検出結果に応答して、ノードＮ１の電位を降下させる。これにより、ノードＮ２の電位がノードＮ１の電位に到達するまでの時間が短縮され、これにより、トランジスタＱＮ２のＴ_ＯＮ時間が短くなる。その結果、式（７）に示したように、リップル電圧が抑制される。

好ましくは、電流検出回路１００によって逆電流Ｉｇが検出されたとき、電流検出回路１００からの信号Ｓによりフリップフロップ回路ＦＦ１をリセットし、出力バッファＢＦ２の出力であるノードＮ８をＬレベルにし、ＮＭＯＳトランジスタＱＮ３をオフさせるようにしてもよい。軽負荷時にトランジスタＱＮ３をオフさせることで、変換効率をより改善することができる。

次に、本発明の第２の実施例について説明する。第２の実施例は、第１の実施例の電流検出回路１００および可変回路１１０の好ましい回路構成を含むものである。図５は、第２の実施例に係る降圧型コンバータを用いたスイッチングレギュレータの回路図であり、図１と同一のものについては同一参照番号を付してある。第２の実施例において、電流検出コンパレータＣＯＭＰ３、カウンターＣＮＴ、Ｎ型トランジスタＱＮ４、抵抗Ｒ６が新たに加えられている。

電流検出コンパレータＣＯＭＰ３のプラス入力端子には、ノードＳＷが接続され、マイナス入力端子には、基準電位またはグランド電位ＰＧＮＤが接続される。電流検出コンパレータＣＯＭＰ３の出力は、ＡＮＤ回路の一方の入力に接続され、ＡＮＤ回路の他方の入力には、Ｌ側のトランジスタＱＮ３のゲートに接続されるノードＮ８の電位が印加される。ＡＮＤ回路の出力であるノードＮ９は、カウンターＣＮＴに入力され、カウンターＣＮＴの出力であるノードＮ１０は、ＮＭＯＳトランジスタＱＮ４のゲートに接続される。カウンターＣＮＴは、電流検出コンパレータＣＯＭＰ３からＨレベルのパルス信号を規定回数ｎだけ受け取ると、Ｈレベルの検出信号を出力する。トランジスタＱＮ４のドレインは、抵抗Ｒ６に接続され、ソースは、グランドに接続される。抵抗Ｒ６は、ノードＮ１に接続される。

次に、第２の実施例の回路動作を図６のタイミングチャートを参照して説明する。時刻ｔ１から時刻ｔ２の間、インダクタＬ１につながる出力電圧ＶＯには、比較的大きな負荷が接続され、この間、トランジスタＱＮ２およびトランジスタＱＮ３が交互にオン、オフ状態にスイッチングされ、インダクタＬ１に供給された電力が出力コンデンサＣＯ１によって平滑化され、所望の出力電圧ＶＯが生成される。

時刻ｔ２において、インダクタＬ１につながる出力電圧ＶＯに比較的小さな負荷が接続されると、インダクタＬ１に逆電流Ｉｇが発生し、この逆電流Ｉｇは、トランジスタＱＮ３がオン状態のときにグランドに流れる。従って、逆電流ＩｇがトランジスタＱＮ３を流れるとき、トランジスタＱＮ３のオン抵抗により、ノードＳＷの電位がプラス電圧となる。このノードＳＷの電位は、電流検出コンパレータＣＯＭＰ３のプラス入力端子に供給される。時刻ｔ３に示すように、トランジスタＱＮ３がオン状態でありかつノードＳＷの電圧がプラスになると、ノードＳＷの電位がゼロ（グランド電位）を越えてそれよりも大きくなるため、電流検出コンパレータＣＯＭＰ３の出力が反転し、Ｈレベルの信号が出力される。また、コンパレータＣＯＭＰ３の出力信号Ｓは、インバータを介してフリップフロップ回路ＦＦ１に入力され、出力バッファＢＦ２のノードＮ８がＬレベルとなり、トランジスタＱＮ３がオフされる。これにより、アンド回路の出力は、Ｌレベルになり、その出力であるノードＮ９には、一定のパルス幅のパルス信号が生成され、このパルス信号がカウンターＣＮＴに入力される。

カウンターＣＮＴは、アンド回路で生成されたパルス信号をカウントし、時刻ｔ４に示すように、パルス信号が連続して規定回数ｎを超えると、出力を反転させ、Ｈレベルの検出信号を出力する。カウンターＣＮＴの出力であるノードＮ１０がＨレベルになると、トランジスタＱＮ４がオン状態になり、ノードＮ１の電位が降下される。これにより、Ｔ_ＯＮコンパレータＣＯＭＰ２のしきい値（ノードＮ１の電位）が低下するため、時刻ｔ５に示すように、トランジスタＱＮ２のＴ_ＯＮ時間が短くなり、ノードＳＷの電位が降下する。以後、逆電流Ｉｇが連続して検出され続けると、カウンターＣＮＴの出力はＨレベルが維持され、時刻ｔ６、ｔ７に示すように、トランジスタＱ２のオン時間は短縮される。出力電圧ＶＯに高負荷が接続され、逆電流Ｉｇの検出が途絶えると、カウンターＣＮＴの出力は、Ｌレベルに反転し、トランジスタＱＮ４はオフ状態になり、ノードＮ１の電圧がもとの出力電圧ＶＯに応じた電圧に上昇する。

ノードＮ１の電圧をVN1とすると、VN1 ＝ VO × (R6//R4 / (R3+ R6//R4)となり、この電圧は、トランジスタＱＮ４がオンすることで降下する。従来のスイッチングレギュレータのオン時間、あるいは、トランジスタＱＮ４がオンしないときのオン時間をＴ_ＯＮ１、本実施例の回路のオン時間をＴ_ＯＮ２とすると、Ｔ_ＯＮ１、Ｔ_ＯＮ２時間は、ノードＮ１の電圧に比例する。Ｔ_ＯＮ１およびＴ_ＯＮ２におけるノードＮ１の電圧を、それぞれVTON1、VTON2とすると、両者の関係は、式（９）および（１０）で表される。

式（８）、（９）、（１０）により、出力リップル電圧は、式（１１）によって表される。

実際に、Ｌ＝２．２ｕＨ、ＶＩ＝１２Ｖ、ＶＯ＝１Ｖ、Ｃ＝２２ｕＦ、Ｔ_ＯＮ＝０．１ｕｓとすると、従来のリップル電圧は、０．１５８Ｖであったのに対し、本実施例のリップル電圧は、便宜上、Ｒ３＝Ｒ６＝Ｒ４とすると、以下に示すように、０．１０５Ｖとなり、かなり減少させることができる。

本実施例のスイッチングレギュレータによれば、次のような効果を得ることができる。
（１）インダクタＬ１の逆電流Ｉｇを利用してカウンターＣＮＴを動作させ、容易にトランジスタＱＮ２のＴ_ON時間を短縮し、軽負荷時や待機時等のの出力リップル電圧を抑えることができる。
（２）カウンターＣＮＴ用いて逆電流Ｉｇの発生を連続的に監視することで、動作の安定性を保つことができる。
（３）リップル電圧を小さくすることで、出力コンデンサＣＯ１の容量を小さくすることができ、電源システムのコストを低減することができる。

次に、第２の実施例の他の変形例を図７に示す。この変形例では、コンパレータＣＯＭＰ２のノードＮ１の電圧を可変するために、Ｐ型のＭＯＳトランジスタＱＰ１とこれに直列に接続される抵抗Ｒ６を、抵抗Ｒ３と並列になるように接続する。カウンターＣＮＴからの検出信号は、バッファを介してトランジスタＱＰ１のゲートに接続される。従って、カウンターＣＮＴからＨレベルの検出信号が出力されると、トランジスタＱＰ１がオフ状態になり、ノードＮ１の電圧が降下され、トランジスタＱＮ２のオン時間が短縮される。

上記実施例において、図４および図５に示すスイッチングレギュレータでは、ノードＮ２が抵抗Ｒ５を介して入力電圧ＶＩＮに接続される構成であるが、ノードＮ２は、トランジスタＱＮ２を介してノードＳＷに電気的に接続されるようにしてもよい。これにより、特性を改善することができる。

また、上記実施例では、抵抗Ｒ３＝Ｒ４＝Ｒ６のときのリップル電圧の具体例を示したが、ａ＜１となる関係であれば、抵抗Ｒ３、Ｒ４、Ｒ６の値は、適宜選択することが可能である。さらに上記実施例では、動作を安定化させるためにカウンターＣＮＴが規定回数ｎをカウントしたとき検出信号を出力するようにしたが、カウンターＣＮＴは必ずしも必須ではなく、電流検出コンパレータＣＯＭＰ３の出力に応答してノードＮ１の電位を降下させるようにしてもよい。さらに、Ｔ_ＯＮコンパレータＣＯＭＰ２のノードＮ２に接続されたトランジスタは、バイポーラトラジスタを用いることも可能である。

以上のように、本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

ＱＮ１、ＱＮ２、ＱＮ３、ＱＮ４：ＮＭＯＳトランジスタ
ＱＰ１：ＰＭＯＳトランジスタ
Ｎ１〜Ｎ１０：ノード
ＳＷ：ノード
１００：電流検出回路
１１０：可変回路

Claims

入力電圧よりも低い出力電圧を生成する降圧型コンバータであって、
入力電圧と第１の基準電位との間に直列に接続された第１および第２のＭＯＳトランジスタと、
第１および第２のＭＯＳトランジスタを接続する接続ノードに接続されたインダクタと、
少なくとも第１のＭＯＳトランジスタのオン時間を制御するスイッチング制御回路と、
前記インダクタから前記接続ノードおよび第２のＭＯＳトランジスタを介して第１の基準電位に流れる電流を検出する電流検出回路と、
を含み、
前記電流検出回路が電流を検出したことに応答して、前記スイッチング制御回路が第１のＭＯＳトランジスタのオン時間が短くなるように第１のＭＯＳトランジスタのスイッチングを制御する、降圧型コンバータ。
請求項１に記載の降圧型コンバータであって、
前記電流検出回路が、前記接続ノードに接続された第１の入力と第２の基準電位に接続された第２の入力から印加される各電圧を比較することで電流の検出を行う第１のコンパレータを含み、
前記スイッチング制御回路が、第１のコンパレータの検出結果に基づき第１のＭＯＳトランジスタのオン時間を短くする、
降圧型コンバータ。
請求項２に記載の降圧型コンバータであって、
前記電流検出回路が、更に、第１のコンパレータに接続されたカウンターを含み、
前記カウンターが、第１のコンパレータの検出結果が予め決められた回数に到達したときに電流の検出を示す信号を前記スイッチング制御回路に出力する、
降圧型コンバータ。
請求項１に記載の降圧型コンバータであって、
前記スイッチング制御回路が、
第１のノードと第２のノードとからそれぞれ印加される各電圧を比較することにより第１のＭＯＳトランジスタのオン時間を決定する第２のコンパレータと、
第１のノードに接続されかつ第１のノードの電圧を可変する可変回路と、
第２のノードに接続されかつ前記接続ノードからの電荷を充電可能なコンデンサと、
を含み、
前記電流検出回路が電流を検出したことに応答して、前記可変回路が第１のノード電圧を降下させ、
第２のコンパレータが第１のＭＯＳトランジスタのオン時間を短くする、
降圧型コンバータ。
請求項４に記載の降圧型コンバータであって、
前記可変回路が、第１のノードと第３の基準電位との間に接続された第３のＭＯＳトランジスタを含み、
第３のＭＯＳトランジスタのゲートが前記電流検出回路の出力に接続される、
降圧型コンバータ。
請求項４に記載の降圧型コンバータであって、
第１のノードが、前記インダクタに接続される出力電圧と第３の基準電位との間に直列に接続された第１および第２の抵抗の接続点であり、
前記可変回路が、第１のノードと第３の基準電位との間に直列に接続された第３の抵抗と第３のＭＯＳトランジスタとを含む、
降圧型コンバータ。
請求項６に記載の降圧型コンバータであって、
第１のＭＯＳトランジスタのオン時間の短縮が、第１のノードの電圧降下量によって決定され、
電圧降下量が、第１、第２、第３の抵抗によって決定される、
降圧型コンバータ。
請求項１乃至７の何れかに記載の降圧型コンバータであって、
前記スイッチング制御回路は、前記電流検出回路が電流を検出したことに応答して第２のＭＯＳトランジスタをオフさせる回路を含む、
降圧型コンバータ。
請求項１乃至８の何れか１つに記載の降圧型コンバータと、
前記インダクタに接続された出力コンデンサと、
前記インダクタに接続された出力電圧をフィードバックさせるフィードバックループと、
を含む、スイッチングレギュレータであって、
前記スイッチング制御回路が、フィードバックされた出力電圧に基づき前記第２のノードの電位を制御する、
スイッチングレギュレータ。
請求項９に記載のスイッチングレギュレータであって、
前記スイッチング制御回路が、
出力電圧に基づき生成されたフィードバック電圧と第４の基準電位とを比較する第３のコンパレータと、
第３のコンパレータの比較結果に基づき前記第２のノードに接続されたコンデンサの充放電を制御するトランジスタと、
を含む、
スイッチングレギュレータ。
第１の電源端子と入力ノードとの間に接続された第１のトランジスタと、
第２の電源端子と上記入力ノードとの間に接続された第２のトランジスタと、
上記入力ノードと出力ノードとの間に接続されたインダクタ素子と、
上記出力ノードに接続された出力コンデンサと、
出力電圧に応じた第１の電圧と第１の基準電圧とを比較して当該比較結果に応じた第１の信号を出力する第１の比較回路と、
上記第１のトランジスタのオン時間を制御するための第２の信号を出力する時間幅制御回路と、
上記入力ノードに流れる逆電流を検出する逆電流検出回路と、
上記第１の信号と上記第２の信号とに応答して上記第１のトランジスタの導通を制御するための第１の制御信号を出力する第１の論理回路と、
上記第１の制御信号と上記逆電流検出回路の検出信号とに応答して上記第２のトランジスタの導通を制御するための第２の制御信号を出力する第２の論理回路と、
上記検出信号と上記第２の制御信号とに応答して上記第１のトランジスタのオン時間を短くするための調整信号を出力する時間幅調整回路と、
を含み、
上記時間幅制御回路が、上記第１の制御信号に応答して上記第２の信号を出力し、そして、上記調整信号を受けると、上記第１のトランジスタのオン時間が短くなるように上記第２の信号の出力タイミングを制御する、
降圧型コンバータ。
請求項１１に記載の降圧型コンバータであって、
上記時間幅制御回路が、上記第１の制御信号に応答して、経時的に変化する電圧信号と第２の基準電圧とを比較して当該比較結果に応じて上記第２の信号を出力する第２の比較回路を含み、
上記逆電流検出回路が、上記入力ノードの電位と第３の基準電圧とを比較して当該比較結果に応じた上記検出信号を出力する第３の比較回路を含み、
上記時間幅調整回路が、上記検出信号と上記第２の制御信号との論理積信号を出力する論理積回路と、上記論理積信号が連続してＮ回入力された際に上記調整信号を出力するカウンタ回路とを含む、
降圧型コンバータ。
請求項１２に記載の降圧型コンバータであって、
上記時間幅制御回路が、
上記出力ノードに接続され、当該出力ノードの電圧を分圧した電圧を上記第２の基準電圧として出力する第１の抵抗分圧回路と、
上記第１の抵抗分圧回路に接続され、上記調整信号に応答して上記第２の基準電圧を変化させるための第３のトランジスタと、
経時的に変化する充電電圧を上記電圧信号として供給する第１のコンデンサと、
上記コンデンサに並列に接続され、上記第１の制御信号に応答して上記コンデンサの電荷を放電させる第４のトランジスタと、
を更に含む、
降圧型コンバータ。