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KR100337073B1 - 반도체소자간의격리방법 - Google Patents

반도체소자간의격리방법 Download PDF

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KR100337073B1
KR100337073B1 KR1019940025287A KR19940025287A KR100337073B1 KR 100337073 B1 KR100337073 B1 KR 100337073B1 KR 1019940025287 A KR1019940025287 A KR 1019940025287A KR 19940025287 A KR19940025287 A KR 19940025287A KR 100337073 B1 KR100337073 B1 KR 100337073B1
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Abstract

본 발명에 의한 반도체 소자간의 격리방법은 종래의 로코스격리방법을 개선한 것으로, 소자의 고집적화에 적당하도록 하기 위해 반도체기판상에 단일층 이상의 제 1 물질층을 형성시키는 단계와, 제 1 물질층상에 제 2 물질층과 제 3 물질층을 순차적으로 형성시키는 단계와, 제 3 물질층상에 포토레지스터로 소자격리영역과 소자형성영역을 구분하는 패턴을 형성시키고, 소자격리영역의 제 3 물질층과 제 2 물질층을 식각하여 소자격리영역의 제 1 물질층을 노출시키는 단계와, 제 1 물질층을 노출시킨 소자격리영역에서 제 2 물질층과 제 3 물질층의 양측벽에 측벽스패이스를 형성시키는 단계와, 소자격리영역의 측벽스페이스와 소자형성영역의 제 3 물질층을 마스크로 소자격리영역의 제 1 물질층을 제거하고 소자격리영역의 기판을 식각하여 트랜치를 형성시키는 단계와, 소자격리영역의 측벽스페이스와 소자형성영역의 제 3 물질층을 마스크로 소자격리영역의 트랜치를 형성시킨 기판 저면에 기판과 같은 도전형의 채널 스톱용 이온을 주입시키는 단계와, 측벽스패이스와 소자격리영역에서 양측 벽면의 제 1 물질층과 제 3 물질층의 사이에 형성된 제 2 물질층의 일정량을 소자형성영역의 가장자리에서 수평방향으로 제거하는 단계와, 소자격리영역의 트랜치된 기판표면을 산화시키고 성장시켜서 필드격리막를 형성시키는 단계를 포함하여 이루어진다.

Description

반도체 소자간의 격리방법.
본 발명은 반도체 집적회로에서의 소자간의 격리(isolation)방법에 관한 것으로, 특히 소자의 고집적화에 적당하도록 한 반도체 소자간을 전기적으로 격리하고자 하는 반도체 소자간의 격리방법에 관한 것이다.
반도체 집적회로의 제조에 있어서 소자의 고집적화를 가능하게 하는 여러기술중에서도 반도체기판상의 단위소자와 단위소자를 격리하는 비활성영역인 소자격리영역의 면적을 최소화시키는 격리기술이 반도체 집적회로의 집적도를 향상시키는데 가장 중요한 기술이다.
반도체 소자간의 격리방법은 바이폴라 소자(bipolar device)에서 사용되는 p-n정션(p-n junction)기술로 부터 1970년에 E.Kooi 와 J.A.Appels가 소개한 산화방법인 로코스(LOCOS;Local Oxidation of Silicon) 격리방법의 도입으로 모스(MOS)소자 및 바이폴라 소자분야에서 집적도를 크게 향상시킬수 있었다.
또한, 디램(DRAM)소자의 발전 및 집적화 추세는 매우 적극적으로 반도체 집적회로의 집적도 향상에 필요한 기술개발을 요구하게 되었으며, 특히 반도체 집적회로에서 소자격리영역의 면적을 최소화할 수 있는 격리방법개발의 성패가 반도체 집적회로의 집적화 향상에 중요한 문제가 되고 있다.
종래의 반도체 소자간의 격리방법인 로코스 격리방법은 기판상에서 소자의 형성영역이 최소선폭 1㎛인 1 메가(M) 디램소자의 제조기술로는 수월하게 실시되었으나, 소자의 형성영역이 선폭 0.8㎛인 소자개발을 시작하면서 로코스 격리방법의 한계론이 대두되었으며 이를 극복하기 위한 연구활동들이 1985년 이후 현재까지 활발히 진행되고 있다.
그 예로는 로코스방법을 개선시키는 방향의 기술개발의 연구활동과 반도체기판을 식각하여 트랜치(trench)을 형성하고 절열체막을 채우는 트랜치격리기술의 개발이다.
그러나, 트랜치격리기술은 기술적인 어려움때문에 현재까지 양산에의 적용이 미미하며, 로코스 격리방법을 개선시킨 기술이 기판상에서 소자의 형성영역이 최소선폭 0.4㎛인 64 메가(M) 디램소자급까지 개발의 주류를 이루고 있으며, 양산까지 연결될 가능성이 높다.
제 1 도는 종래의 반도체 소자간의 격리방법으로 반도체기판상에 형성시킨 소자격리영역을 도시한 도면으로, 제 1 도의 (가)는 종래의 반도체 소자간의 격리방법인 로코스 격리방법으로 형성시킨 소자격리영역의 필드산화막을 도시한 도면이고, 제 1 도의 (나)는 종래의 로코스 격리방법을 개선한 폴리실리콘 버퍼드로코스(poly-silicon buffered LOCOS)으로 형성시킨 필드산화막을 도시한 도면이고, 제 1 도의 (다)는 반도체기판상의 소자형성영역에서의 활성영역의 평면도를 개략적으로 도시한 도면으로, 이하 도면을 참고하여 종래의 반도체 소자간의 격리방법을 설명하면 다음과 같다.
종래의 반도체 소자간의 격리방법인 로코스 격리방법에서는 제 1 도의 (가)에 도시된 바와 같이, 반도체 기판(10)의 소자격리영역(A)에 기판과 같은 도전형의 불순물을 이온주입하여 채널 스톱용 이온층(11)을 형성시킨 후에, 기판상의 소자형성영역(B)을 패드산화막(12)상에 형성시킨 패드질화막(13)으로 보호하면서 소자격리영역의 기판표면을 일정 두께이상의 산화막을 성장시킴으로써 단위소자간을 격리시키는 필드격리막(14)을 형성시킨다.
즉, 반도체기판(10)상에서 소자 형성영역(B)의 사이에 필드격리막(14)을 형성시킨 소자격리영역(A)에서는 문턱전압(threshold voltage)이 높아지게 되어 인접한 소자들간의 필드격리막 아래의 기판 표면으로 전자의 이동이 일어나지 않게 되어 소자격리가 이루어지며, 채널 스톱용 이온층(11)은 필드격리막의 두께조건속에서 소자격리영역의 문턱전압을 더욱 증가시킨다.
그러나, 반도체 집적회로외 직접도가 높아짐에 따라 필드산학막의 양쪽 가장자리가 소자형성영역에 형성시킨 질화막의 하층인 패드(pad)산화막의 측면을 침투(ⓐ부위)하는 버즈비크(bird's beak)현상이 발생되고, 기판표면의 내부에서는 각 소자간의 격리를 위한 필드산화막 아래의 채널 스톱용 이온층이 소자형성영역의 기판 내부로 측면확산하게 되어 활성영역의 면적이 축소되는 문제가 발생하였다.
종래의 이러한 로코스 격리방법의 문제을 해결하기 위하여, 제 1도의 (나)에 도시된 바와 같이, 소자형성영역(B)의 패드질화막(13)과 패드산화막(12)사이에 폴리실리콘버퍼층(15)을 형성시키는 폴리실리콘버퍼 로코스 격리방법(1988년.IEDM,page 100 참고)이 제안되었으며, 이 외에도 (도면에 도시안함) SILO(Sealed Interface Local Oxidation, 1988년.IEEE Transaction electron device,page 96 참고) 및 SWAMI(Side Wall Masked Isolation) 격리방법등의 기술이 제안되었으나, 이러한 개량된 로코스계열의 격리방법에도 문제점이 표출되었다.
즉, 폴리실리콘 버퍼드 로커스 격리방법에서는 필드산화막의 표면에서 크게 돌출되므로 게이트라인 형성공정 및 금속층의 배선공정등의 소자형성공정에서 기판 표면의 토포로지(topology)가 불량하게 되어 기판표면의 해상도가 저하되는 문제가있고, 단위소자간에 형성되는 기생 필드 트랜지스터(field transistor)의 채널 길이가 짧기 때문에 각 소자의 문턱전압(threshold volotage)이 증가되고 펀치 쓰루우(punch through)전압이 저하되는 문제등으로 각 소자간의 격리특성이 악화되었다.
그리고, SWAMI 격리방법에서는 기판의 소자격리영역부위를 식각하고, 식각된 부위의 측면부에도 질화막을 형성하여 소자격리영역의 기판표면에 일정 두께이상의 산화막을 성장시켜서 필드산화막을 형성시킬때에 버즈비크효과를 방지할수 있고 단위소자간에 형성되는 기생 필드 트랜지스터의 체널 길이를 충분히 크게 할수 있으나, 공정이 복잡성과 재현성, 결정구조의 결함등의 문제들이 지적되고 있다.
그 외에도 종래의 반도체 소자간의 격리방법인 로코스 격리방법의 큰 문제점은 반도체 집적회로의 고집적화에 적당하도록 소자형성영역의 폭과 길이의 크기를 감소시켰으나, 필드산화막의 두께는 감소되지 않았고, 따라서 기존의 집적화가 낮은 기판상의 소자에서와 같은 히트사이클(heat cycle)을 갖으며, 단위소자간의 소자격리영역에 형성되는 기생 필드 트랜지스터의 짧은 채널에서의 펀치 쓰루우전압을 안정적으로 유지시키기 위헤서는 소자격리영역의 기판 내부에 고농도의 채널 스톱용 이온층을 형성시키기 위한 이온주입이 필요하다.
그러므로 반도체기판에서 소자격리영역의 고농도 채널 스톱용 이온층이 기존과 동일한 길이로 소자형성영역의 활성영역으로 측면확산하게 되며, 이로 인하여 기판상에서 실제적인 소자형성영역애서 활성영역의 폭 감소량은 기존과 동일하게 되었다.
즉, 반도체 집적회로의 집적도가 증가됨에 따라 반도체기판상에 패턴(pattern)을 형성하기 위한 디자인(design)할때에 소자격리영역의 폭도 크게 줄어들게 되었지만, 소자격리영역의 채널 스톱용 이온층의 측면확산은 소자형성영역에서 활성영역 폭의 큰 손실을 가져오게 되었다.
그 실례로서 제 1 도의 (다)에 도시된 바와 같이, 반도체기판상에 소자형성영역이 폭(W) 0.4㎛에 소정 길이(L)로 디자인된 경우에, 소자형성영역의 양쪽에 형성된 소자격영역의 채널 스톱용 이온층이 소자형성영역의 양측면으로 측면확산하게 되는 폭(△ W)이 O.1㎛ 정도만 되어도 소자형성영역에서의 활성영역의 폭은 0.4㎛(W) - (2 * 0.1㎛(△ W))가 되어 0.2㎛가 된다. 즉, 종래의 로코스 격리방법에서 필드산화막의 실제두께가 5000Å가 되도록 형성시키면 소자격리영역의 채널 스톱용 이온층이 소자형성영역의 양측면으로 측면확산하게 되는 폭은 0.15㎛ 내지 0.2㎛로 측정되고 있었다. 따라서, 반도체기판상에서 트렌지스터를 소자형성영역에 형성시킬 경우에 활성영역의 폭이 감소하게 되면, 소오스와 드레인간에 흐르는 전류의 양이 제한을 받게 되어 전류구동 능력이 저하되고 그 트렌지스터 문턱전압의 상승효과로 인하여 트렌지스터가 전체적으로 동작성능이 저하되게 되었다.
본 발명은 이러한 로코스 격리방법을 개선하여 종래의 격리방법의 문제점인 버즈비크효과와 소자격리영역에서 활성영역으로 채널 스톱용 이온층의 측면확산과, 결정구조의 결함, 복잡한 공정 단계등의 문제점을 해결하는 것을 그 목적으로 한다.
본 발명에 의한 반도체 소자간의 격리방법에서는 반도체기판상에 단일층 이상의 제 1 물질층을 형성시키는 단계와, 제 1 물질층상에 제 2 물질층과 제 3 물질층을 순차적으로 형성시키는 단계와, 제 3 물질층상에 포토레지스터로 소자격리영역과 소자형성영역을 구분하는 패턴을 형성시키고, 소자격리영역의 제 3 물질층과 제 2 물질층을 식각하여 소자격리영역의 제 1 물질층을 노출시키는 단계와, 제 1 물질층을 노출시킨 소자격리영역에서 제 2 물질층과 제 3 물질층의 양측벽에 측벽스페이스를 형성시키는 단계와, 소자격리영역의 측벽스페이스와 소자형성영역의 제 3 물질층을 마스크로 소자격리영역의 제 1 물질층을 제거하고 소자격리영역의 기판을 식각하여 트랜치를 형성시키는 단계와, 소자격리영역의 측벽스페이스와 소자형성영역의 제 3 물질층을 마스크로 소자격리영역의 트랜치를 형성시킨 기판 저면에 기판과 같은 도전형의 채널 스톱용 이온을 주입시키는 단계와, 측벽스페이스와 소자격리영역에서 양측 벽면의 제 1 물질층과 제 3 물질층의 사이에 형성된 제 2 물질층의 일정량을 소자형성영역의 가장자리에서 수평방향으로 제거하는 딘계와, 소자격리영역의 트랜치된 기판표면을 산화시키고 성장시켜서 필드격리막을 형성시키는 단계를 포함하여 이루어진다.
제 2 도는 본 발명에 의한 반도체 소자간의 격리방법을 도시한 도면으로 도면을 참고하여 본 발명에 의한 반도체 소자간의 격리방법 설명하면 다음과 같다.
본 발명에 의한 반도체 소자간의 격리방법에서는 반도체기판상에 단일층 이상의 제 1 물질층을 형성시키고, 그 상면에 제 2 물질층과 제 3 물질층을 형성시킨다.
이때, 반도체기판상에서 제 1 물질층으로는 300Å에서 500Å의 범위로 실리콘질화막을 형성시키거나, 또는 30Å에서 50Å의 범위로 실리콘산화막 또는 열산화질화막(oxynitride)을 반도체기판상에 형성시키고 그 상면에 300Å에서 500Å의 범위로 실리콘질화막을 형성시킬수 있다.
또한 제 2 물질층으로는 실리콘산화막등을 주로 형성시키고, 제 3 물질층으로는 실리콘질화막등을 형성시킨다.
본 발명에 의한 반도체 소자간의 격리방법의 공정단계의 실시예로서는 우선 제 2 도에 도시된 바와 같이, 제 1 물질층(21)으로 제 1 실리콘산화막(21-1)과 제 1 실리콘질화막(21-2)을 순차적으로 형성시켰고, 그 상면에 제2 물질층(22)으로 제 2 실리콘산화막(22-1)을, 제 3 물질층(23)으로는 제 2실리콘질화막(23-1)을 순차적으로 형성시켰다.
즉, 제 2 도의 (가)와 같이, 반도체기판(20)상에 제 1 물질층(21)으로 제 1 실리콘산화막(21-1)과 제 1 실리콘질화막(21-2)을 순차적으로 형성시키고, 제 1 실리콘질화막(21-2)상에 제 2 물질층(22)의 제 2 실리콘산화막(22-1)과 제 3 물질층(23)의 제 2 실리콘질화막(23-1)을 순차적으로 형성시켜서, 반도체기판(20)상에 제 1 실리콘산화막(21-1)-제 1 실리콘질화막(21-2)-제 2 실리콘산화막(22-1)-제 2 실리콘질화막(23-1)의 적층구조를 형성시킨다.
이때, 반도체기판(20)상에서 제 1 실리콘산화막(21-1)은 용광로내 온도 대략 850℃, 내부기체 H2＼02의 분위기속에시 기판 전면을 산화시켜 형성시키고, 제 1 실리콘산화막의 상면에 제 1 실리콘질화막을 저압 화학 기상증착법으로 형성시킨 후에, 제 1 실리콘질화막(21-2)의 상면에 제 2 물질층(22)의 제 2 실리콘산화막(22-1)을 두께 500Å에서 1500Å의 범위로 형성시키며, 제 2 물질층의 제 2 실리콘산화막의 상면에는 제 3 물질층(23)의 제 2실리콘질화막(23-1)을 저압 화학 기상 증착법으로 두께 1000Å에서 2500Å의 범위로 형성시킨다.
그 후에는 반도체기판(20)의 제 2 실리콘질화막(23-1)상에 포토래지스터로 소자격리영역(A')과 소자형성영역(B')을 구분하는 패턴을 형성시키고, 제 2 도의 (나)와 같이, 소자격리영역(A')의 제 2 실리콘질화막(23-1)과 제 2 실리콘산화막(22-1)을 방향성이 강한 반응성 이온식각방식으로 식각하여 소자격리영역의 제 1 실리콘질화막(21-2)을 노출시킨다. 이때 반응성 이온식각방식은 CHF3/ CF4가스를 플라즈마상태로 변환시켜 사용한다.
이어서 반도체기판전면에 저압 화학 기상증착 산화막을 형성시키고 에치백하여 제 2 도의 (다)와 같이, 소자격리영역(A')의 양측벽에 측벽스페이스(24)를 형성시킨다. 이때 저압 화학 기상증착 산화막의 두께로 측벽스페이스(24)의 폭을 결정하며, 기판(20)상에 노출시킨 제 1 실리콘질화막(21-2)의 면적을 조절한다.
그리고 제 2 도의 (라)와 같이, 반도체기판(20)상에서 소자격리영역(A')의 측벽스페이스(24)와 소자형성영역(B')의 제 2 실리콘질화막(23-1)을 마스크로 하여 소자격리영역의 제 1 물질층(21)을 건식식각방식으로 제거하여 소자격리영역(A')의 반도체기판표면을 노출시킨 후에, 인가파워(power)을 낮추고도 식각효과가 뛰어난 일렉트론 사이클로트론 레저넌스 식각방식으로 노출시킨 기판을 식각하여 트랜치를형성시키고, 소자격리영역의 측벽스페이스(24)와 소자형성영역(B')의 제 2 실리콘질화막(23-1)을 마스크로 기판과 같은 도전형의 채널 스톱용 이온을 소자격리영역의 트랜치를 형성시킨 기판 저면에 주입시킨다.
이때 측벽스페이스 제거후에 채널 스톱용 이온주입을 하기도 하며, 채널 스톱용 이온은 노출시킨 기판이 P형인 경우에 붕소 단일이온이나 BF2 +이온을 40 KeV에서 농도 3.0 * 1013개/㎝-2의 조건으로 주입시키고, 노출시킨 기판이 N형인 경우에 인 이나 비소 단일이온을 50 KeV에서 농도 5.0 * 1012개/cm-2의 조건으로 주입시킨다.
그 후에는 반도체기판(20)을 HF수용액에 담구어 제 2 도의 (마)와 같이, 측벽스페이스와 소자격리영역(A')에서 양측벽면의 제 1 실리콘질화막(21-2)과 제 2 실리콘질화막(23-1)의 사이에 형성된 제 2 실리콘산화막(22-1)의 일정량을 소자형성영역(B')의 가장자리에서 수평방향의 활성영역쪽으로 제거한다.
이어서, 제 2 도의 (바)와 같이, 소자격리영역(A')의 트랜치된 기판표면을 온도 1000℃, 내부 기체 H2＼02의 분위기속에서 산화시키고 4000Å에서 7000Å 범위의 두께로 성장시켜서 필드격리막(25)을 형성시킨다.
그리고, 소자격리영역(A')에 필드격리막(25)을 형성시킨 반도체기판(20)에서 소자형성영역(B')의 제 1 실리콘질화막과 제 2 실리콘질화막은 반도체기판을 온도 170℃의 H3P04수용액에 담구어 제거하고 소자형성영역의 제 1실리콘산화막과 제 2실리콘산화막은 HF 수용액에 담구어 제거하여, 제 2도의 (사)와 같이, 소자격리영역에만 필드격리막이 남도록 하여 기판상의 소자형성영역(B')에 형성되는 단일소자간이 격리되도록 한다.
이상 설명한 실시예에서 구체적으로 언급한 온도나 압력등의 수치는 개략적인 수치를 의미한다. 즉, 정확하게 그 온도나 그 압력에서 공정이 이루어지는 것은 아니고 공정의 오차나 기계의 정밀도 등을 감안하여 그 수치의 적당한 범위내에서 이루어 진다는 것이다.
본 발명에 의한 반도체 소자간의 격리방법은 측벽스페이스방식으로 소자격리영역의 필드격리막을 형성시킬 때에, 소자형성영역에서 활성영역의 가장자리에서부터 소자격리영역쪽으로 형성되도록하여 필드격리막의 버즈비크침투를 억제시켰으며, 그에 따라 필드격리막의 채널 스톱용 이온층의 측면확산에 따른 소자형성영역에서의 활성영역 폭감소가 최소화된다.
또한 반도체기판의 일부를 식각하여 트랜치를 형성시킨후에, 필드격리막을 형성시켜서 단일 소자간의 생성되는 기생 필드 트랜지스터의 채널 길이를 충분히 크게함으로 펀치쓰루우현상의 조정이 용이하게 되며, 필드격리막의 평탄도가 개선되어 기판 표면의 토포로지가 양호하게 되어 기판표면의 해상도가 높아진다.
그리고, 필드산화막을 형성시키기 위해 소사격리영역의 기판을 산화 및 성장시킬때에, 마스크로 사용되는 제 3 물질층의 실리콘질화막과 제 1 물질층의 실리콘질화막간의 열팽창계수의 차이에 따른 스트레스(stress) 발생에 따른 기판의 결정결함을 제어하기 위해 제 3 물질층의 실리콘질화막보다 제 1 물질층의 실리콘질화막의 두께를 얇게 형성하며, 소자형성영역의 기판표면에는 제 1 물질층/제 2 물질층/제3 물질층의 다층구조를 택하여 소자격리영역의 산화공정시에 소자형성영역을 보호하는 마스킹(masking)효과 및 버즈비크 침투에 따른 리프트 오프(lift-off) 형성을 최소화하는 기계적 강도를 높였다.
또한, 제 3 물질층의 실리콘질화막과 제 1 물질층의 실리콘질화막사이에 형성된 제 2 물질층의 실리콘산화막의 일정량을 소자형성영역의 가장자리에서 수평방향으로 제거하여 제 1 물질층의 실리콘질화막이 필드격리막을 형성시기기 위해 소자격리영역을 산화 및 성장시킴에 따라 설정된 범위(즉, 수평방향으로 실리콘산화막의 제거된 길이)만큼의 굽어짐(bending)을 자유롭게 유도하여 소자격리영역의 산화 및 성장에 따른 부피팽창의 스트레스 방출을 자유롭게 하며, 이는 기판에 작용하게 되는 스트레스를 최소화하여 기판의 손상 및 결정결함을 억제한다.
제 1 도는 종래의 반도체 소자간의 격리방법을 도시한 도면.
제 2 도는 본 발명에 의한 반도체 소자간의 격리방법의 공정단계를 도시한 도면.
※ 도면 주요부분에 대한 부호의 설명 ※
10.20.반도체기판 11. 채널 스톱용 이온층
12. 페드산화막 13. 페드질화막
14.25.필드격리막 15. 폴리실리콘버피층
21. 제 1 물질층 12-1.제 1 실리콘산화막
21-2. 제 1 실리콘질화막 22. 제 2 물질층
22-1. 제 2 실리콘산화막 23. 제 3 물질층
23-1. 제 2 실리콘질화막 24. 측벽스페이스
A.A' ;소자격리영역 B.B';소자형성영역

Claims (15)

  1. 반도체기판상에서 단위 소자간을 절연시키는 반도체 소자간의 격리방법에 있어서,
    1) 반도체기판에 소정 두께의 실리콘산화막과 실리콘질화막을 순차적으로 형성하여 제 1 물질층을 형성시키는 단계와,
    2) 상기 제 1 물질층상에 소정 두께의 제 2 물질층과 제 3 물질층을 순차적으로 형성시키는 단계와,
    3) 상기 제 3 물질층상에 포토레지스터로 소자격리영역과 소자형성영역을 구분하는 패턴을 형성시키고, 상기 소자격리영역의 제 3 물질층과 제 2 물질층을 식각하여 소자격리영역의 제 1 물질층을 노출시키는 단계와,
    4) 상기 제 1 물질층을 노출시킨 소자격리영역에서 제 2 물질층과 제 3 물질층의 양측벽에 측벽스페이스를 형성시키는 단계와,
    5) 상기 소자격리영역의 측벽스페이스와 상기 소자형성영역의 제 3 물질층을 마스크로 소자격리영역의 제 1 물질층을 제거하고 소자격리영역의 기판을 식각하여 트렌치를 형성시키는 단계와,
    6) 상기 소자격리영역의 측벽스페이스와 상기 소자형성영역의 제 3 물질층을 마스크로 상기 소자격리영역의 트렌치를 형성시킨 기판 저면에 기판과 같은 도전형의 채널 스톱용 이온을 주입시키는 단계와,
    7) 상기 측벽스페이스와, 상기 소자격리영역에서 양측 벽면의 제 1 물질층과제 3 물질층의 사이에 형성된 제 2 물질층을 소자형성영역의 가장자리에서 수평방향으로 일정량 제거하는 단계와,
    8) 상기 소자격리영역의 트랜치된 기판표면을 산화시키고 소정 두께로 성장시켜서 필드격리막을 형성시키는 단계를 포함하여 이루어진 반도체 소자간의 격리방법.
  2. 제 1 항에 있이서,
    상기 제 1 물질층에서 실리콘산화막은 두께 30Å에서 50Å의 범위로 형성시키고 그 위에 저압화학기상증착법으로 실리콘질화막을 두께 300Å에서 500Å의 범위로 형성시키는 것이 특징인 반도체 소자간의 격리방법.
  3. 제 2 항에 있어서,
    상기 제 1물질층의 실리콘산화막은 용광로 온도 대략 850℃, 내부기체 H2＼O2의 분위기속에서 기판 전면을 산화시켜서 형성시키는 것이 특징인 반도체 소자간의 격리방법.
  4. 제 1 항에 있어서,
    상기 2)단계에서 상기 제 2 물질층으로는 실리콘산화막을 두께 500Å에서 1500Å의 범위로 형성시키고, 상기 제 3 물질층으로는 실리콘질화막을 저압 화학기상 증착법으로 두께 1000Å에서 2500Å의 범위로 형성시키는 것이 특징인 반도체 소자간의 격리방법.
  5. 제 1 항에 있어서,
    상기 3)단계에서 상기 소자격리영역의 제 2 물질층과 제 3 물질층을 반응성 이온식각방식으로 식각하여 상기 소자격리영역의 제 1 물질층 상면을 노출시키는 깃이 특징인 반도체 소자간의 격리방법.
  6. 제 5 항에 있어서,
    상기 반응성 이온식각방식은 CHF3/ CF4가스를 플라즈마상태로 변환시켜 사용하는 것이 특징인 반도체 소자간의 격리방법.
  7. 제 1 항에 있어서,
    상기 4)단계에서 상기 기판전면에 저압 화학 기상증착 산화막을 형성시키고 에치백하여 소자격리영역에서 제 2 물질층과 제 3 물질층의 양측벽에 측벽스페이스를 형성시키는 것이 특징인 반도체 소자간의 격리방법.
  8. 제 1 항에 있어서,
    상기 5)단계에서 상기 소자격리영역의 제 1 물질층을 건식식각방식으로 제기하고 일렉트론 사이클로트론 레저넌스 식각방식으로 기판을 식각하여 트랜치를 형성시키는 것이 특징인 반도체 소자간의 격리방법.
  9. 제 1 항에 있어서,
    상기 6)단계예서 상기 채널 스톱용 이온은 노출시킨 기판이 P형인 경우에 붕소 딘일이온이나 BF2 +이온을 40 KeV에서 농도 3.0 * l013개/cm-2의 조건으로 주입시키는 것이 특징인 반도체 소자간의 격리방법.
  10. 제 1 항에 있어서,
    상기 6)단계에서 상기 채널 스톱용 이온은 노출시킨 기판이 N형인 경우에 인 이나 비소 단일이온을 50 KeV에서 농도 5.0 * 1012개/㎝-2의 조건으로 주입시키는 것이 특징인 반도체 소자간의 격리방법.
  11. 제 1 항에 있어서,
    상기 6)단계에서 상기 측벽스페이스를 제거한 후에 채널 스톱용 이온주입을 실시하는 것이 특징인 반도체 소자간의 격리방법.
  12. 제 1 항에 있어서,
    상기 7)단계에서 제 2 물질층으로 실리콘산화막을 형성시킬 경우에 상기 채널 스톱용 이온을 주입시킨 기판을 HF수용액에 담구어 상기 측벽스페이스와 상기 소자격리영역의 앙벽면에서 상기 제 2 물질층의 실리콘산화막의 일정량을 소자형성영역의 가장자에서 수평방향으로 일정량 제거하는 것이 특징인 반도체 소자간의 격리방법.
  13. 제 1 항에 있어서,
    상기 8)단계에서 상기 소자격리영역의 트랜치된 기판표면을 산화시키고 4000Å에서 7000Å 범위의 두께로 성장시키서 필드격리막을 형성시키는 것이 특징인 반도체 소자간의 격리방법.
  14. 제 12 항에 있어서,
    상기 소자격리영역의 트랜치된 기판표면을 온도 1000℃, 내부 기체 H2＼02의 분위기속에서 상기 소자격리영역의 트렌치된 기판표면을 산화시키는 것이 특징인 반도체 소자간의 격리방법.
  15. 제 1 항에 있어서,
    상기 소자형성영역의 제 1 물질층과 제 3 물질층의 실리콘질화막은 온도 170℃의 H3PO4수용액에 담구어 제거하고, 상기 제 1 물질층과 제 2 물질층의 실리콘산화막은 HF 수용액에 담구어 제거하는 것이 특징인 반도체 소자간의 격리방법.
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