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KR100323323B1 - 반도체 장치 - Google Patents

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KR100323323B1
KR100323323B1 KR1019990009999A KR19990009999A KR100323323B1 KR 100323323 B1 KR100323323 B1 KR 100323323B1 KR 1019990009999 A KR1019990009999 A KR 1019990009999A KR 19990009999 A KR19990009999 A KR 19990009999A KR 100323323 B1 KR100323323 B1 KR 100323323B1
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South Korea
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channel transistor
voltage
gate
transistor
level shifting
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KR1019990009999A
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KR19990078195A (ko
Inventor
아마나이마사카즈
Original Assignee
가네코 히사시
닛폰 덴키(주)
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Publication date
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Abstract

반도체 장치는 예비 챠지 램프(extra charge pump)를 사용하지 않고 낮은 내압 트랜지스터(low withstand voltage transistors)를 이용하여 성취될 수 있는 레벨 시프팅 회로를 포함한다. 레벨 시프팅 회로(10)는 n-채널 트랜지스터(N1)인 전달 게이트의 온/오프 상태를 제어한다. 레벨 시프팅 회로(10)는 전압 모드 선택 신호(HVON) 및 입력 신호(IN)가 제공되는 NAND 게이트(11); NAND 게이트(11) 출력과 -9V 챠지 펌프 출력(Vncp) 사이에 직렬 접속된 p-채널 트랜지스터(P2), n-채널 트랜지스터(N4) 및, n-채널 트랜지스터(N6); 전압 모드 선택 신호(HVON)가 입력되고, 입력 신호(IN)가 인버터(12)를 통해 입력되는 NAND 게이트(13)와; NAND 게이트(13) 출력과 챠지 펌프 출력(Vncp) 사이에 직렬 접속된 p-채널 트랜지스터(P3), n-채널 트랜지스터(N5) 및, n-채널 트랜지스터(N7)를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 비휘발성 반도체 메모리 장치와 같은 전기적으로 기록 및 소거 가능한 반도체 장치내의 레벨 시프팅 회로에 관한 것이다.
종래의 기술에 있어서, 비휘발성 반도체 메모리 장치와 같은 반도체 장치들은 플로팅 게이트에 전자를 삽입하거나 플로팅 게이트에 전자를 제거하여 정보를 기억한다. 이를 성취하기 위하여, 제어 게이트와 드레인 사이에 약 20V의 전위차가인가되어야 한다. 그러나, 20V에서 동작하기 위해서는 반도체 장치에 이용되는 트랜지스터들의 내압(withstand voltage)이 증가되어야 할 필요가 있다. 따라서, 트랜지스터의 사이즈는 증가한다.
최근 반도체 장치 설계의 경향은 음의 전원을 반도체 장치에 집적시키는데, 그로 인해, 비교적 낮은 전원 전압(Vdd)이 이용된다. 특히, 이용되는 전원 전압을 낮게 함으로써, 반도체 장치는 낮은 내압 트랜지스터로 설계될 수 있고, 그 결과로서, 트랜지스터 사이즈는 감소한다.
예를 들어, 드레인에 11V를 인가하고, 워드 라인에 -9V를 인가하여 플로팅 게이트로부터 전자를 제거한다. 반면에, 전자가 제거되지 않을 때, 0V 가 워드 라인에 인가된다.
-9V 또는 0V가 공급되는 것을 제어하기 위해서는 약 3V(Vdd)에서 동작하는 회로가 공통적으로 이용된다. 따라서, 0V 또는 3V를 갖는 제어 신호를 0V 또는 3V를 갖는 신호로 변환하기 위한 스위치 회로 또는 레벨 시프팅 회로가 필요하다. 스위칭 회로 및 레벨 시프팅 회로의 형태는 이미 공지되어 있다.
일반적으로, 레벨 시프팅 회로를 이용하여 0V 내지 전원 전압(Vdd)의 범위를 갖는 다수의 제어 신호들을 단일 동작에 의해 0V 내지 -9V의 범위를 갖는 신호로 변환하는 것은 불가능하다. 따라서, 그들 변환을 가능하게 하기 위한 중간 회로가 필요하다. 예를 들어, 중간 회로로서 광학 결합 수단이 이용된다. 광학 결합 수단은 0V 내지 Vdd 범위를 갖는 제어 신호를 광학 신호로 변환시킬 수 있다. 0V 내지 -9V 범위를 갖는 신호로 변환하기 위한 회로는 제어 신호를 변환시키는 광학 신호를 수신한다. 그러나, 반도체 장치에 광학 결합 수단을 포함시키기 위해서는 별도의 제조 공정 또는 다를 반도체 장치가 필요하고, 결과적으로, 반도체 장치의 비용은 증가하게 된다.
또한, 0V 내지 -9V 범위를 갖는 신호로 변환하기 위한 레벨 시프트 회로 이전에 중간 레벨 시프팅 회로를 제공할 수 있다. 이 경우에, 0V 내지 Vdd 범위를 갖는 제어 신호는 우선 -9V에서 Vdd로 변화하는 신호로 변환되고, 그 이후에, 제어 신호는 레벨 시프팅 회로에 의해 0V 내지 -9V 범위를 갖는 신호로 변환된다. 따라서, 0V 내지 Vdd 범위를 갖는 입력 신호를 0V 내지 -9V 범위를 갖는 신호로 변환하기 위해서는 -9V 내지 Vdd 범위를 갖는 신호로 임시 변환하고, 변환 이전 및 이후에 전압 변환 범위에서 중첩하는 영역을 설정하는 중간 레벨 시프팅 회로를 우선 이용할 필요가 있다.
그러나, 중간 레벨 시프팅 회로에서 -9V 내지 Vdd 범위를 갖는 전압을 다루지 않기 위해서는 Vdd 내지 (Vdd+9V) 범위내의 내압(브레이크 다운 전압)을 갖는 트랜지스터가 이용되어야 한다. 따라서, 낮은 내압 전압에 대한 목적을 달성할 수 없다.
이러한 문제를 해소하기 위한 방법으로서, -4V를 갖는 음의 전원을 이용하여, 중간 레벨 시프팅 회로의 동작 전압을 -4V에서 전원 전압(Vdd)으로 되게 하는 것도 이미 공지되어 있다.
그러나, 중간 레벨 시프팅 회로의 진폭이 전원 전압(Vdd)에서 -4V로 되기 때문에, 중간 전압(-4V)을 갖는 중간 회로가 필요하다. 즉, 필요한 전압은 0V 및 -9V인 반면에, 한 스텝 동안 0V에서 -9V로 스위칭하는 것은 불가능하다. 따라서, 중간 레벨 시프팅 회로는 전원 전압(Vdd)에서 -4V로 전압을 변환하고, 그 이후에, 변환 회로(제 2단 레벨 시프팅 회로)에 의해 중간 전압을 0V에서 -9V로 변환하여 필요한 접합 내압 레벨을 낮춘다.
따라서, 전원 전압(Vdd)을 -4V로 변환하기 위한 레벨 시프팅 회로가 필요하고, 그로 인해, 2개의 레벨 시프팅 회로가 필요하게 된다. 반면에 불필요한 챠지 펌프가 -4V를 출력하기 위해 요구되고, 필요한 회로의 스케일 및 소비 전력도 필연적으로 증가한다.
따라서, 본 발명의 목적은 별도의 챠지 펌프를 이용하지 않고 트랜지스터의 내압이 낮은 레벨 시프팅 회로를 포함하는 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 반도체 장치는 입력 신호에 따라 출력 신호 레벨을 제어하는 레벨 시프팅 회로를 구비하는데, 여기서, 레벨 시프팅 회로는 입력 신호가 인가되는 제 1 전도형 트랜지스터와 제 1 전도형 트랜지스터의 출력 신호가 입력되는 제 2 전도형 트랜지스터를 포함하고, 본 발명에 따라, 레벨 시프팅 회로는 제 1 전도형 트랜지스터의 동작을 제어하는 제어 수단과, 제 2 전도형 트랜지스터에 인가되는 전압을 억제하는 전압 억제 수단(voltage relieving means)을 더 포함하는 것을 특징으로 한다.
따라서, 입력 신호가 인가되는 제 1 전도형 트랜지스터의 동작은 제어 수단에 의해 제어되고, 제 1 전도형 트랜지스터의 출력 신호가 입력되는 제 2 전도형 트랜지스터에 인가되는 전압은 전압 억제 수단에 의해 억제된다. 따라서, 다른 불필요한 챠지 램프를 이용하지 않고 낮은 내압 트랜지스터를 갖는 레벨 시프팅 회로를 얻을 수 있다.
도1은 관련된 종래 기술에 따른 반도체 장치내의 전형적인 제어 회로를 도시한 회로도.
도2는 도1에 도시된 제어 회로에 대한 진리표.
도3은 본 발명의 제 1 양호한 실시예에 따른 반도체 장치내의 레벨 시프팅 회로를 도시한 회로도.
도4는 도3에 도시된 레벨 시프팅 회로에 바이어스 전압을 인가하기 위한 바이어스 전압 발생 회로를 도시한 회로도.
도5는 도3에 도시된 레벨 시프팅 회로에 대한 진리표.
도6은 본 발명의 제 2 양호한 실시예에 따른 반도체 장치내의 레벨 시프팅 회로를 도시한 회로도.
도7은 본 발명의 제 3 양호한 실시예에 따른 반도체 장치내의 레벨 시프팅 회로를 도시한 회로도.
도8은 고전압이 인가되는 트랜지스터의 단면도.
도9는 본 발명에 따른 레벨 시프팅 회로에 적용되는 플래쉬 메모리 장치내의 메모리 셀을 나타내는 심볼 챠트.
도10은 FN 기록/FN 소거 플래쉬 메모리 장치의 각각의 동작 모드에 대한 전압 상태를 나타내는 표.
* 도면의 주요 부분에 대한 부호의 간단한 설명 *
10...레벨 시프팅 회로 11, 13...NAND 게이트
12...인버터 IN...입력 신호
N1, N4, N5, N6, N7...n-채널 트랜지스터
P2, P3...p-채널 트랜지스터
Vncp...-9V 챠지 펌프 출력
HVON...전압 모드 선택 신호
다음은 첨부된 도면을 참조하여 본 발명의 상기 및 다른 목적과 특징을 설명하는데, 다음 설명은 양호한 실시예와 함께 설명하여 쉽게 이해할 수 있으며, 도면에 있어서, 동일한 참조 부호에 의해 표시된 부분은 동일한 부분을 나타낸다.
먼저, 첨부된 도면 중 도1 및 도2를 참조하여 관련된 종래의 기술에 따른 반도체 장치를 설명하는데, 도1은 종래 기술에 따른 반도체 장치내의 전형적인 제어 회로(100)를 도시한 회로도이고, 도2는 도1에 도시된 제어 회로에 대한 진리표를 나타낸다.
도1에 도시된 것 처럼, 제어 회로(100)(도1에는 1로서 도시됨)는 레벨 시프팅 회로들을 포함하는데, 그들 각각은 두 개의 p-채널 트랜지스터, 두 개의 n-채널 트랜지스터 및, 하나의 인버터를 2 단으로 포함한다.
제 1 레벨 시프팅 회로내의 n-채널 트랜지스터의 소스에는 -4V 챠지 펌프로부터의 -4V 챠지 전압이 인가되고, 제 2 레벨 시프팅 회로내의 n-채널 트랜지스터의 소스에는 -9V 챠지 펌프로부터의 -9V 챠지 전압이 인가된다.
제어 회로(100)의 출력 신호(LSO)의 상태는 입력 신호(IN)의 논리 값에 따라변화하는데, 예를 들어 출력 신호(LSO)는 입력 신호(IN)가 로우(L)일 때 로우가 되고, 입력 신호(IN)가 하이가 될 때 출력 신호(LSO)는 하이가 된다. n-채널 트랜지스터인 전달 게이트(200)(도1에는 2로서 도시됨)는 -9V 챠지 펌프의 출력이 전달 게이트(200)를 통해 전달 또는 전달되지 않도록 출력 신호(LSO)의 상태를 조정함으로써 제어된다.
다시 말해, 도2에 도시된 것 처럼, -9V 챠지 펌프가 동작할 때는 -4V 챠지 펌프도 동작한다. 그러면, -9V 및 -4V를 갖는 챠지 전압은 -9V 챠지 펌프 및 -4V 챠지 펌프로부터 각각 출력된다. 이때, 제 2 단 시프팅 회로에 대한 전압 모드 선택 신호(HVON)는 하이(고전압 모드)가 되고, 제 2 단 시프팅 회로내의 p-채널 트랜지스터의 소스는 0V가 된다.
레벨 시프팅 회로의 노드(A)는 전원 전압(Vdd) 또는 -4V가 되고[A의 반전인 A 바아는 -4V 또는 전원 전압(Vdd)이 됨], 출력 신호(LSO)는 유사하게 0V 또는 -9V 가 된다. 그로 인해, 전달 게이트(2)의 온/오프 상태는 제어된다. 결과적으로, 전달 게이트(200)는 -9V가 되거나 고임피던스(Hi-Z) 상태가 된다.
-9V 차지 펌프 및 -4V 차지 펌프가 동작되지 않을 때, 각각의 출력 전압은 0V가 된다. 따라서, 전압 모드 선택 신호(HVON)는 로우(정상 전압 모드)가 되고, 제 2 단 시프팅 회로내의 p-채널 트랜지스터의 각각의 소스 전압은 전원 전압(Vdd)이 된다.
레벨 시프팅 회로의 노드(A)는 전원 전압(Vdd) 또는 0V가 되고[A의 반전인 A 바아는 0V 또는 전원 전압(Vdd)이 됨], 출력 신호(LSO)는 유사하게 전원 전압(Vdd)또는 0V 가 된다. 그로 인해, 전달 게이트(2)의 온/오프 상태는 제어된다. 결과적으로, 전달 게이트(2)는 0V가 되거나 고임피던스(Hi-Z) 상태가 된다.
따라서, 레벨 시프팅 회로를 형성하는 트랜지스터들의 PN 접합에 대한 과잉 전압이 인가되는 것을 방지하기 위하여, 전압 모드 선택 신호(HVON)는 하이로 설정되고, 제 2 단 시프팅 회로의 양의 측면에서 전원 전압(Vdd)은 0으로 설정된다. 다시 말해, 전압 모드 선택 신호(HVON)가 로우일 때, 제 2 단 시프팅 회로는 0V 내지 전원 전압(Vdd)의 범위에서 동작한다. 전압 모드 선택 신호(HVON)가 하이일 때, 제 2 단 시프팅 회로는 0V 내지 -9V의 범위에서 동작한다. 따라서, -9V 내지 전원 전압(Vdd)의 범위에서 동작은 배제되고, 제 2 단 시프팅 회로내의 트랜지스터의 내압, 즉 트랜지스터들의 PN 접함에 인가된 전압은 비교적 낮은 레벨로 유지될 수 있다.
본 발명의 제 1 양호한 실시예는 도3을 참조하여 설명하는데, 도3은 본 발명의 제 1 버전에 따른 반도체 장치에 이용된 레벨 시프팅 회로의 회로도이다.
도3에 도시된 레벨 시프팅 회로는, 예를 들어 음의 전원 전압을 필요로 하는 비휘발성 반도체 저장 장치에 이용되고, 메모리 셀 제어 회로와 챠지 펌프 회로 사이에 전형적으로 배치된다. 레벨 시프팅 회로 출력에 따라, 전달 게이트(N1)는 챠지 펌프 회로 출력[Vncp(-9V)]이 온/오프 되도록 제어한다.
도3에 도시된 것 처럼, 레벨 시프팅 회로(10)는 n-채널 트랜지스터(N1)에 의해 형성된 전달 게이트의 온/오프 상태를 제어한다. 도3에 도시된 것 처럼, 레벨 시프팅 회로(10)는 NAND 게이트(11), p-채널 트랜지스터(P2), n-채널트랜지스터(N4), n-채널 트랜지스터(N6), NAND 게이트(13), p-채널 트랜지스터(P3), n-채널 트랜지스터(N5) 및 n-채널 트랜지스터(N7)를 포함한다.
p-채널 트랜지스터(P2), n-채널 트랜지스터(N4) 및 n-채널 트랜지스터(N6)는 NAND 게이트(11)의 출력과 -9V 챠지 펌프 출력(Vncp) 사이에 직렬로 접속된다.
전압 모드 선택 신호(HVON) 및 입력 신호(IN)는 인버터(12)를 통해 NAND 게이트(13)에 입력된다. p-채널 트랜지스터(P3), n-채널 트랜지스터(N5) 및, n-채널 트랜지스터(N7)는 NAND 게이트(13)의 출력과 챠지 펌프 출력(Vncp) 사이에 직렬로 접속된다.
n-채널 트랜지스터(N7)의 게이트에는 노드(b1)가 접속된다. n-채널 트랜지스터(N6)의 게이트에는 노드(b2)가 접속된다. n-채널 트랜지스터(N1)의 게이트에는 노드(b3)가 접속된다. 각각의 트랜지스터(P2, P3, 및 N4 내지 N7)의 백 게이트는 그 트랜지스터의 소스에 접속된다.
p-채널 트랜지스터(P2)의 게이트에는 입력 신호(IN)가 입력된다. n-채널 트랜지스터(N4)의 게이트에는 바이어스 전압(Vbias)이 인가된다. n-채널 트랜지스터(N6)의 소스에는 챠지 펌프 출력(Vncp)이 인가된다. p-채널 트랜지스터(P3)의 게이트에는 인버터(12)를 통해 입력 신호(IN)가 또한 입력된다. n-채널 트랜지스터(N5)의 게이트에는 바이어스 전압(Vbias)이 입력된다. n-채널 트랜지스터(N7)의 소스와 n-채널 트랜지스터(N1)의 게이트에는 챠지 펌프 출력(Vncp)이 입력되고, n-채널 트랜지스터(N1)의 드레인으로부터 출력 신호(OUT)가 출력된다.
도4는 도3에 도시된 레벨 시프팅 회로에 바이어스 전압(Vbias)을 공급하는 바이어스 전압 발생 회로를 도시한 회로도이다, 도4에 도시된 것 처럼, 바이어스 전압 발생 회로(14)는 전원 전압(Vdd)과 접지 사이에 직렬로 p-채널 트랜지스터(P8), n-채널 트랜지스터(N10) 및 n-채널 트랜지스터(N11)와, 전원 전압(Vdd)과 n-채널 트랜지스터(N10)의 게이트 사이에 접속된 p-채널 트랜지스터(P9)를 포함한다.
p-채널 트랜지스터(P8)의 게이트는 접지 되어 있고, 소스는 전원 전압(Vdd)에 접속되어 있으며, 드레인은 n-채널 트랜지스터(N10)의 트레인에 접속되어 있다. n-채널 트랜지스터(N10)의 드레인은 그 트랜지스터의 게이트에도 접속되어 있고, 그 트랜지스터의 소스는 n-채널 트랜지스터(N11)의 드레인에 접속되어 있다. n-채널 트랜지스터(N11)의 소스는 접지 되어 있고, 전압 모드 선택 신호(HVON)는 n-채널 트랜지스터(N11)의 게이트 및 p-채널 트랜지스터(P9)의 게이트에 입력된다. n-채널 트랜지스터(N10)의 드레인 전위와 p-채널 트랜지스터(P9)의 드레인 전위는 바이어스 전압(Vbias)으로서 출력된다.
바이어스 전압 발생 회로(14)내의 전압 모드 선택 신호(HVON)가 로우일 때, n-채널 트랜지스터(N11)는 턴-오프 되고, p-채널 트랜지스터(P9)는 턴-온 된다. 따라서, 바이어스 전압(Vbias)은 전원 전압(Vdd)이 된다.
전압 모드 선택 신호(HVON)가 하이일 때, p-채널 트랜지스터(P9)는 턴-오프되고, n-채널 트랜지스터(N10) 및 n-채널 트랜지스터(N11)는 턴-온된다. 이 경우에 바이어스 전압(Vbias)은 동시에 흐르는 전류에 의해 결정된 n-채널트랜지스터(N10)의 임계 전압(약 Vtn)이 된다.
따라서, 바이어스 전압(Vbias)은 상기 회로 구성으로 전압 모드 선택 신호(HVON)에 의해 제어되고, 전원 전압(Vdd) 또는 대략 임계 전압(Vtn)으로 설정될 수 있다. p-채널 트랜지스터(P8)의 음의 구동 용량이 하이일 때, p-채널 트랜지스터(P9)를 이용하지 않고 동일한 기능과 동작을 달성할 수 있음을 주목한다.
도5는 도3에 도시된 레벨 시프팅 회로에 대한 진리표를 도시한 도면이다. 전압 모드 선택 신호(HVON)가 레벨 시프팅 회로(10)에서 하이(고전압 모드를 선택)일 때, -9V 챠지 펌프는 동작하여, 챠지 펌프 출력(Vncp)(-9V)을 출력하고, 바이어스 전압(Vbias)(대략 Vth)이 인가된다.
입력 신호(IN)가 하이일 때, p-채널 트랜지스터(P2)의 소스 전위(a1)와 p-채널 트랜지스터(P3)의 소스 전위(a2)는 0V 및 전원 전압(Vdd)이 각각 되고, p-채널 트랜지스터(P2)가 턴-오프될 때, p-채널 트랜지스터(P3)는 턴-온된다. 결과적으로, p-채널 트랜지스터(P3)의 드레인은 전원 전압(Vdd)이 된다.
p-채널 트랜지스터(P3)의 드레인 전위가 전원 전압(Vdd)이 될 때, n-채널 트랜지스터(N6)가 턴-온되고, n-채널 트랜지스터(N4)의 드레인은 -9V가 된다. n-채널 트랜지스터(N7)가 턴-오프되기 때문에, n-채널 트랜지스터(N5)의 드레인은 p-채널 트랜지스터(P3)의 드레인 전위(Vdd)로 유지된다.
상기 동작 결과로서, 레벨 시프팅 회로(10)의 출력 신호(LSO)는 전원 전압(Vdd)이 되고, LSO의 반전 신호(LSO-바아 아래), 즉 트랜지스터(P2 및 N4)의 노드 출력은 -9V가 된다. 이때, n-채널 트랜지스터(N4)와 n-채널 트랜지스터(N6)사이의 노드 전위(b1)는 -9V가 된다. n-채널 트랜지스터(N5)와 n-채널 트랜지스터(N7) 사이의 노드 전위(b2)는 0V가 된다.
입력 전압(IN)이 로우가 될 때, p-채널 트랜지스터(P2)의 소스 전위(a1)와 p-채널 트랜지스터(P3)의 소스 전위(a2)는 각각 전원 전압(Vdd) 및 0V가 되고, p-채널 트랜지스터(P2)가 턴-온될 때, p-채널 트랜지스터(P3)는 턴-오프된다. 결과적으로, p-채널 트랜지스터(P2)의 드레인은 전원 전압(Vdd)이 된다.
p-채널 트랜지스터(P2)의 드레인 전위가 전원 전압(Vdd)이 될 때, n-채널 트랜지스터(N7)가 턴-온되고, n-채널 트랜지스터(N5)의 드레인은 -9V가 된다. n-채널 트랜지스터(N6)가 턴-오프되기 때문에, n-채널 트랜지스터(N4)의 드레인은 p-채널 트랜지스터(P2)의 드레인 전위(Vdd)로 유지된다.
상기 동작 결과로서, 레벨 시프팅 회로(10)의 출력 신호(LSO)는 -9V가 되고, LSO의 반전 신호는 전원 전압(Vdd)이 된다. 이때, n-채널 트랜지스터(N4)와 n-채널 트랜지스터(N6) 사이의 노드 전위(b1)는 대략 0V가 된다. n-채널 트랜지스터(N5)와 n-채널 트랜지스터(N7) 사이의 노드 전위(b2)는 -9V가 된다.
전압 모드 선택 신호(HVON)가 로우(정상 전압 모드를 선택)가 될 때, NAND 게이트(11 및 13)의 출력(a1 및 a2)은 입력 신호(IN)의 논리 값과 관계없이 전원 전압(Vdd)이 된다. 따라서, 바이어스 전압(Vbias)은 전원 전압(Vdd)이 된다. 그로 인해, 챠지 펌프는 동작하기 않게 되고, 챠지 펌프 출력(Vncp)은 0V가 된다. 이러한 상태에서, 만일, 입력 신호(IN)가 하이가 된다면, 트랜지스터(P2 및 N7)는 턴-오프되고, 트랜지스터(P3 및 N6)는 턴-온된다. 따라서, 출력 신호(LSO)는 전원 전압(Vdd)이 된다. 역으로, 만일, 입력 신호(IN)가 로우가 되면, 트랜지스터(P2 및 N7)는 턴-온되고, 트랜지스터(P3 및 N6)는 턴-오프되며, 출력 신호(LSO)는 0V가 된다.
따라서, 레벨 시프팅 회로(10)로 부터의 출력 신호(LSO)는 OV와 전원 전압(Vdd) 사이에서 변화한다. 입력 신호(IN)의 논리가 로우 또는 하이에 따라, 전달 게이트(N1)의 출력 신호(OUT)는 하이 임피던스(Hi-Z) 또는 0V 상태가 된다.
그러나, 전압 모드 선택 신호(HVON)가 하이(고전압 모드를 선택)가 될 때, 챠지 펌프는 동작하여, 챠지 펌프 출력(Vncp)은 -9V가 된다. 따라서, 바이어스 전압(Vbias)은 n-채널 트랜지스터(N4 및 N5)의 임계 근처의 전압(거의 Vtn)이 된다. 이러한 상태에서, 입력 신호(IN)가 로우가 될 때, 레벨 시프팅 회로(10)의 출력 신호(LSO)는 -9V가 되고, n-채널 트랜지스터(N7)의 소스와 p-채널 트랜지스터(P3)의 기판 사이에 -9V 전위차가 존재한다. 입력 신호(IN)가 하이가 되면, 반대의 상태가 발생하고, 레벨 시프팅 회로(10)의 출력 신호(LSO)는 전원 전압(Vdd)이 된다.
상술한 것으로부터 알 수 있듯이, p-채널 트랜지스터(P2 및 P3)의 소스 및 백 게이트 전위는 NAND 게이트(11 및 13) 및 인버터(12)에 의해 형성된 백 게이트 제어 수단에 의한 입력 신호에 따라 제어된다. 이는, 심지어 트랜지스터(P2 및 P3)가 턴-오프되고, 그 드레인에 -9V가 인가되어도, 소스 및 백 게이트 전위는 0V가 됨을 의미한다. 역으로, 트랜지스터(P2 및 P3)가 턴-온될 대, 드레인과 소스 사이의 전위차는 약 0V가 된다. 즉, p-채널 트랜지스터(P2 및 P3)의 드레인 및 소스와 백 게이트 사이에 발생할 수 있는 최대 전위차가 9V이기 때문에, 레벨 시프팅 회로는 낮은 내압 트랜지스터를 이용하여 성취될 수 있다.
또한, 전압을 억제하기 위하여 n-채널 트랜지스터(N4 및 N5)를 포함하는 전압 억제 회로를 제공한다. 그 결과, n-채널 트랜지스터(N6 및 N7)의 드레인에 인가된 최대 전압은 바이어스 전압(Vbias) - 임계(Vtn), 즉 0V가 된다.
트랜지스터(N6 및 N7)의 소스 및 백 게이트가 -9V 또는 0V가 되기 때문에, 심지어 트랜지스터(N6 및 N7)가 턴-오프되어도, 단지 최대 9V만이 n-채널 트랜지스터(N6 및 N7)의 드레인과 소스 및 백 게이트 사이에 발생할 수 있다. 이때, 전원 전압(Vdd)의 전위차는 n-채널 트랜지스터(N4 및 N5)의 드레인과 소스 및 백 게이트 사이에서 동시에 발생할 수 있는 최대치가 된다.
역으로, 트랜지스터(N6 및 N7)가 턴-온될 때, 드레인과 소스 사이의 전위차는 약 0V가 된다. 결과적으로, n-채널 트랜지스터(N4, N5, N6 및 N7)는 낮은 내압 트랜지스터를 사용하여 성취될 수 있다.
상술한 것으로부터 알 수 있듯이, p-채널 트랜지스터에 인가되는 전압(a1 및 a2)[(Vdd 및 OV) 및 (0V 및 Vdd)]과, n-채널 트랜지스터에 인가되는 전압(b1 및 b2)[(대략 0V 및 -9V) 및 (-9V 및 대략 0V)]는 본 발명의 양호한 실시예에 따른 레벨 시프팅 회로에 의해 억제될 수 있다(도5 참조).
따라서, 레벨 시프팅 회로(10)의 출력 진폭은 전원 전압(Vdd) 내지 -9V 범위이지만, 레벨 시프팅 회로(10)내의 각각의 트랜지스터의 PN 접함에 인가되는 최대 전압은 대략 9V이고, 따라서, 접합의 내압 레벨은 감소될 수 있다.
따라서, 관련된 종래 기술에 따른 반도체 장치에서 -4V를 출력하기 위해 필요한 여분의 챠지 펌프를 생략하여, 단지 하나의 레벨 시프팅 회로를 이용할 수 있다. 따라서, 전력 소비를 감소시킬 수 있다. 또한, 요구되는 트랜지스터 사이즈도 감소시킬 수 있고, 그로 인해, 최종 반도체 장치의 사이즈가 감소될 수 있는데, 그 이유는 낮은 내압 레벨을 갖는 트랜지스터를 이용할 수 있고, 전달 게이트 스위칭이 가능하기 때문이다.
다음은, 도6을 참조하여 본 발명의 제 2 실시예에 따른 반도체 장치에 이용된 레벨 시프팅 회로를 아래에 설명한다. 도6에 도시된 것 처럼, p-채널 트랜지스터(P2)와 n-채널 트랜지스터(N4) 사이의 노드는 n-채널 트랜지스터(N4)와 n-채널 트랜지스터(N6) 사이의 노드(도3)와는 달리 본 양호한 실시예에 따른 레벨 시프팅 회로(15)에서 n-채널 트랜지스터(N7)의 게이트에 접속된다.
부가적으로, p-채널 트랜지스터(P3)와 n-채널 트랜지스터(N5) 사이의 노드는 n-채널 트랜지스터(N5)와 n-채널 트랜지스터(N7) 사이의 노드(도3)와는 달리 본 양호한 실시예에서 n-채널 트랜지스터(N6)의 게이트에 접속된다. 본 양호한 실시예의 구성, 동작 및 장점의 다른 관점은 상술한 제 1 양호한 실시예에 따른 레벨 시프팅 회로(10)의 것들과 동일하고, 그들의 설명은 아래에서 생략되어 있다. 레벨 시프팅 회로(15)에 대한 진리표도 도5에 도시된 것과 동일하게 되어 있다.
상술한 것 처럼, 제 1 양호한 실시예에 따른 레벨 시프팅 회로(10)에서 전압 모드 선택 신호(HVON)가 로우이고, 입력 신호(IN)가 로우일 때, n-채널 트랜지스터(N5) 및 n-채널 트랜지스터(N7) 모두는 0V로 되기 위해 출력 신호(LSO)에 대해서 턴-온되어야 한다. 따라서, n-채널 트랜지스터(N7)의 게이트전압(Vg)(N7)은 식(1)으로 도시된 것 처럼 표시될 수 있다.
Vg(N7) ≒ Vbias - Vtn(N4)
〓 Vdd - Vtn(N4) 〉 Vtn(N7)
즉, 전원 전압(Vdd)은 Vtn(N4) 및 Vtn(N7)의 합 보다 더 커야한다. 만일, Vtn(N4) 및 Vtn(N7) 모두가 약 1V 이면, 전원 전압(Vdd)에 대한 하한은 2V이고, 레벨 시프팅 회로는 낮은 전압 동작을 위해 적당치 않게 된다.
그러나, 도6에 도시된 것과 같은 본 양호한 실시예에 따른 레벨 시프팅 회로(15)에 따라, 전압(N)이 로우일 때 p-채널 트랜지스터(P2)를 통해 Vg(N7) 게이트에 고레벨이 공급된다. 따라서, 전원 전압(Vdd)은 n-채널 트랜지스터(N5)의 게이트에 바이어스 전압(Vbias)으로서 공급된다. 그로 인해, n-채널 트랜지스터(N7)의 게이트 전압(Vg)(N7)은 실질적으로 전원 전압(Vdd)이 되고, 임계값(Vtn)(N7) 보다 커야 한다. 예를 들어, Vtn(N7)가 약 1V일 때, 전원 전압(Vdd)은 로우 레벨(대략 1.5V)이 될 것이고, 2V 이하의 낮은 전압에서 동작될 수 있다.
다음은, 도7을 참조하여 본 발명의 제 3 실시예에 따른 반도체 장치에 이용된 레벨 시프팅 회로를 아래에 설명한다. 도7에 도시된 것 처럼, 레벨 시프팅 회로(16)는, 전압 모드 선택 신호(HVON)가 입력되는 인버터(16); 입력 신호(IN)가 입력되는 인버터(18); 제 1 입력이 인버터(17)의 출력이 되고, 제 2 입력이 인버터(18)의 출력이 되는 OR 게이트(19)와; 제 1 입력이 인버터(17)의 출력이 되고, 제 2 입력이 입력 신호(IN)가 되는 OR 게이트(20)를 포함하는 백 게이트 제어 수단을 구비한다. 본 양호한 실시예의 구성, 동작 및 장점의 다른 관점은 상술한제 1 양호한 실시예에 따른 레벨 시프팅 회로(10)의 것들과 동일하고, 그들의 설명은 아래에서 생략되어 있다. 레벨 시프팅 회로(16)에 대한 진리표도 도5에 도시된 것과 동일하게 되어 있다. 도7로부터 알 수 있듯이, 본 발명에 따른 레벨 시프팅 회로는 NAND 게이트를 반드시 포함하는 것은 아니다.
도8은 고전압이 인가되는 트랜지스터의 단면도를 도시한 도면이다. 상술한 레벨 시프팅 회로(10, 15 및 16)내의 트랜지스터들에 있어서, 트랜지스터(N1, P2, P3, N4, N5, N6, N7 및 N10)에는 고전압이 인가된다. 또한, 도8로부터 알 수 있듯이, n-채널 트랜지스터들의 백 게이트들은 기판으로부터 딥-웰(deep well)에 의해 분리되어 있고, 음의 전압을 인가할 수 있게 되어 있다.
도9는 본 발명에 따른 여러 실시예에 설명된 것과 같은 레벨 시프팅 회로에 대한 응용 분야인 플래쉬 메모리 장치내의 메모리 셀의 심볼 선도를 도시한 도면이다. 도10은 FN 기록/FN 소거 플래쉬 메모리 장치의 각각의 동작 모드에 대한 전압 상태를 도시한 표이다.
도10에 도시된 것 처럼, 도9에 도시된 메모리 셀의 제어 게이트에 인가되는 저레벨 전압에서 비교할 때, 기록 모드는 -9V에서 가능하고, 소거 및 판독 모드는 0V에서 가능하다. 제어 게이트 전위는 라인 선택 신호를 형성하는 로우 디코더(low decoder)에 의해 제어된다. 로우 디코더를 동작시키기 위해서는 로우 디코더의 전원 단자에 동작 모드에 따라 조정된 전압을 인가하기 위한 회로가 또한 필요하다. 본 발명의 상술한 여러 양호한 실시예에 따른 레벨 시프팅 회로(10, 15 및 16) 중 한 회로에 대한 전형적인 응용은 동작 모드에 따라 로우 디코더의 낮은 전위측 전원 단자에 인가되는 전압을 제어하기 위한 것이다.
본 발명은 양의 전원 전압(Vdd)과 음의 전압을 온 및 오프 스위칭하는 전달 게이트를 이용하는 예를 설명하였는데, 본 발명은 또한 음의 전원 전압(Vdd)과 양의 전압을 온 및 오프 스위칭하는 전달 게이트를 이용할 수도 있음을 주목한다.
비록, 첨부된 도면을 참조하여 본 발명을 설명하였지만, 본 기술 분야에 숙련된 사람들에 의해 여러 변경안 및 수정안이 있을 수 있음을 주목한다. 그러한 변경안 및 수정안은, 첨부된 특허 청구 범위에 정의된 것 처럼, 본 발명의 범주내에서 얻어질 수 있음을 알 수 있다.
상술한 본 발명에 따른 레벨 시프팅 회로에 있어서, 입력 신호가 인가되는 제 1 전도형 트랜지스터내의 드레인과 소스 또는 백 게이트 사이의 전위차는 백 게이트 제어 수단에 의해 감소된다. 부가적으로, 제 2 전도형 트랜지스터내의 드레인과 소스 또는 백 게이트 사이의 전위차는 전압 억제 수단에 의해 감소된다. 결과적으로, 낮은 내압 레벨을 갖는 트랜지스터들이 이용될 수 있다.
또한, 여분의 챠지 펌프를 필요하지 않고, 중간 레벨 시프팅 회로가 필요치 않으며, 1-단 레벨 시프팅 회로가 이용될 수 있기 때문에, 회로의 스케일 및 전력 소비를 감소시킬 수 있다. 또한, 낮은 내압 전압 트랜지스터를 포함하는 레벨 시프팅 회로에 따라, 전달 게이트를 이용하여 전원 전압(Vdd)과 반대의 극성을 갖는 고전압을 스위칭할 수 있다.

Claims (19)

  1. 입력 신호가 제공되는 제 1 도전형 트랜지스터(P2, P3)와, 제 1 도전형 트랜지스터(P2, P3)로부터 출력 신호가 제공되는 제 2 도전형 트랜지스터(N6, N7)를 갖는 레벨 시프팅 회로(10)로서, 상기 입력 신호에 응답하여 출력 신호 레벨을 제어하는 상기 레벨 시프팅 회로(10)를 포함하는 반도체 장치에 있어서,
    상기 레벨 시프팅 회로(10)는,
    상기 제 1 도전형 트랜지스터(P2, P3)의 동작을 제어하는 제어 수단(11, 12, 13)으로서, 상기 제 1 도전형 트랜지스터(P2, P3)에 배치되어 있는, 상기 제어 수단(11, 12, 13)과;
    상기 제 2 도전형 트랜지스터(N6, N7)에 제공되는 전압을 완화하기 위한 전압 완화 수단(N4, N5)을 더 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 출력 신호는 상기 입력 신호에 대응하여 상기 입력 신호와 동일한 극성의 전압으로 설정되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 출력 신호는 상기 입력 신호에 대응하여 상기 입력 신호와 반대 극성의 전압으로 설정되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제어 수단은 상기 입력 신호에 대응하여 상기 제 1 도전형 트랜지스터(P2, P3)의 소스 및 백 게이트 전압을 제어하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 제어 수단(11, 12, 13)은 상기 제 1 도전형 트랜지스터(P2, P3)가 비도전 상태일 때 상기 제 1 도전형 트랜지스터(P2, P3)의 드레인/소스 영역과 백 게이트 사이의 전압을 감소시키도록 동작하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 제어 수단(11, 12, 13)은 상기 제 1 도전형 트랜지스터(P2, P3)의 상기 게이트 및 소스 모두를 상이한 논리 레벨로 제어하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 제어 수단(11, 12, 13)은 정상 전압 동작 모드일 때 전원 전압(Vdd)을 출력하고, 고전압 동작 모드일 때 입력 신호의 반전 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 전압 완화 수단은, 제 2 도전형 트랜지스터를 포함하고, 상기 입력 신호의 극성과 반대 극성의 전원에 접속된 다른 제 2 도전형 트랜지스터(N6, N7)와 출력 단자 사이에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 전압 완화 수단내의 제 2 도전형 트랜지스터의 게이트는 상기 정상 전압 동작 모드 또는 상기 고전압 동작 모드에 대응하여 상이한 전압에 의해 바이어스되는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서, 상기 레벨 시프팅 회로는 전달 게이트로서 기능을 하는 제 5 n-채널 트랜지스터의 온/오프 상태를 제어하고, 상기 레벨 시프팅 회로는,
    전압 모드 선택 신호 및 입력 신호가 제공되는 제 1 NAND 게이트;
    상기 제 1 NAND 게이트의 출력과 챠지 펌프 출력 사이에 직렬로 접속된 제 1 p-채널 트랜지스터, 제 1 n-채널 트랜지스터 및, 제 2 n-채널 트랜지스터;
    상기 전압 모드 선택 신호가 제공되고, 상기 입력 신호가 인버터를 통해 제공되는 제 2 NAND 게이트와;
    상기 제 2 NAND 게이트의 출력과 챠지 펌프 출력 사이에 직렬로 접속된 제 2 p-채널 트랜지스터, 제 3 n-채널 트랜지스터 및, 제 4 n-채널 트랜지스터를 포함하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 제어 수단은,
    상기 제 1 NAND 게이트와,
    상기 제 2 NAND 게이트와,
    상기 인버터를 포함하는 반도체 장치.
  12. 제 1 항에 있어서, 상기 레벨 시프팅 회로는 전달 게이트로서 기능을 하는 제 5 n-채널 트랜지스터의 온/오프 상태를 제어하고,
    전압 모드 선택 신호가 제공되는 제 1 인버터;
    입력 신호가 제공되는 제 2 인버터;
    상기 제 1 인버터의 출력이 제 1 입력이고, 상기 제 2 인버터가 제 2 입력인 제 1 OR 게이트;
    상기 제 1 인버터의 출력이 제 1 입력이고, 상기 입력 신호가 제 2 입력인 제 2 OR 게이트;
    상기 제 1 OR 게이트의 출력과 상기 챠지 램프의 출력 사이에 직렬로 접속된 제 1 p-채널 트랜지스터, 제 1 n-채널 트랜지스터 및, 제 2 n-채널 트랜지스터와;
    상기 제 2 OR 게이트의 출력과 상기 챠지 램프의 출력 사이에 직렬로 접속된 제 2 p-채널 트랜지스터, 제 3 n-채널 트랜지스터 및, 제 4 n-채널 트랜지스터를 포함하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 제어 수단은,
    상기 제 1 OR 게이트와,
    상기 제 2 OR 게이트와,
    상기 제 2 인버터를 포함하는 반도체 장치.
  14. 제 10 항 또는 제 12 항에 있어서, 상기 전압 완화 수단은 상기 제 1 n-채널 트랜지스터 및 상기 제 3 n-채널 트랜지스터를 포함하는 반도체 장치.
  15. 제 10 항에 있어서, 상기 제 1 n-채널 트랜지스터와 상기 제 2 n-채널 트랜지스터 사이의 노드는 상기 제 4 n-채널 트랜지스터의 게이트에 접속되고,
    상기 제 3 n-채널 트랜지스터와 상기 제 4 n-채널 트랜지스터 사이의 노드는 상기 제 2 n-채널 트랜지스터의 게이트에 접속되며,
    상기 제 2 p-채널 트랜지스터와 상기 제 3 n-채널 트랜지스터 사이의 노드는 전달 게이트인 상기 제 5 n-채널 트랜지스터의 게이트에 접속되고,
    상기 제 1 및 제 2 p-채널 트랜지스터의 백 게이트는 그 트랜지스터의 소스에 각각 접속되고, 상기 제 1 내지 4 n-채널 트랜지스터의 백 게이트는 그 트랜지스터의 소스에 각각 접속되어 있는 반도체 장치.
  16. 제 10 항 또는 제 12 항에 있어서, 상기 제 1 p-채널 트랜지스터와 상기 제 1 n-채널 트랜지스터 사이의 노드는 상기 제 4 n-채널 트랜지스터의 게이트에 접속되고,
    상기 제 2 p-채널 트랜지스터와 상기 제 3 n-채널 트랜지스터 사이의 노드는 상기 제 2 n-채널 트랜지스터의 게이트에 접속되며,
    상기 제 1 및 제 2 p-채널 트랜지스터의 백 게이트는 그 트랜지스터의 각각의 소스에 각각 접속되고, 상기 제 1 내지 4 n-채널 트랜지스터의 백 게이트는 그 트랜지스터의 소스에 각각 접속되어 있는 반도체 장치.
  17. 제 10 항 또는 제 12 항에 있어서, 상기 입력 신호는 상기 인버터를 통해 상기 제 2 p-채널 트랜지스터의 상기 게이트에 제공되고,
    상기 제 1 및 상기 제 2 n-채널 트랜지스터의 상기 게이트에는 바이어스 전압이 제공되며,
    상기 챠지 펌프 출력은 상기 제 2, 제 4 및 제 5 n-채널 트랜지스터의 상기 소스에 제공되고,
    상기 출력 신호는 상기 제 5 n-채널 트랜지스터의 상기 드레인으로부터 유도되는 반도체 장치.
  18. 제 17 항에 있어서, 상기 바이어스 전압을 공급하기 위한 바이어스 전압 발생 회로를 더 포함하고, 상기 바이어스 전압 발생 회로는,
    제 1 전원 전압과 접지 사이에 직렬로 접속된 제 3 p-채널 트랜지스터, 제 6 n-채널 트랜지스터 및, 제 7 n-채널 트랜지스터와;
    상기 제 6 n-채널 트랜지스터의 게이트와 제 3 전원 전압 사이에 접속된 제 4 n-채널 트랜지스터를 포함하는 반도체 장치.
  19. 제 18 항에 있어서, 상기 전압 모드 선택 신호가 로우일 때, 상기 제 7 n-채널 트랜지스터는 턴-오프되고, 상기 제 4 p-채널 트랜지스터는 턴-온되며, 상기 바이어스 전압은 상기 전원 전압과 실질적으로 동일하고,
    상기 전압 모드 선택 신호가 하이일 때, 상기 제 4 p-채널 트랜지스터는 턴-오프되고, 상기 제 6 및 제 7 n-채널 트랜지스터는 턴-온되며, 이때 흐르는 전류값에 의해 결정된 상기 제 6 n-채널 트랜지스터의 임계 전압은 바이어스 전압으로서 공급되는 반도체 장치.
    또한, 0V 내지 -9V 범위를 갖는 신호로 변환하기 위한 레벨 시프트 회로 이전에 중간 레벨 시프팅 회로를 제공할 수 있다. 이 경우에, 0V 내지 Vdd 범위를 갖는 제어 신호는 우선 -9V에서 Vdd로 변화하는 신호로 변환되고, 그 이후에, 제어 신호는 레벨 시프팅 회로에 의해 0V 내지 -9V 범위를 갖는 신호로 변환된다. 따라서, 0V 내지 Vdd 범위를 갖는 입력 신호가 0V 내지 -9V 범위를 갖는 신호로 변환하기 위해서는 -9V 내지 Vdd 범위를 갖는 신호로 임시 변환하고, 변환 이전 및 이후에 전압 변환 범위에서 중첩하는 영역을 설정하는 중간 레벨 시프팅 회로를 우선 이용할 필요가 있다.
    상기 목적을 달성하기 위하여, 반도체 장치는 입력 신호에 따라 출력 신호 레벨을 제어하는 레벨 시프팅 회로를 구비하는데, 여기서, 레벨 시프팅 회로는 입력 신호가 인가되는 제 1 도전형 트랜지스터와 제 1 도전형 트랜지스터의 출력 신호가 입력되는 제 2 도전형 트랜지스터를 포함하고, 본 발명에 따라, 레벨 시프팅 회로는 제 1 도전형 트랜지스터의 동작을 제어하는 제어 수단과, 제 2 도전형 트랜지스터에 인가되는 전압을 완화하는 전압 완화 수단(voltage relieving means)을 더 포함하는 것을 특징으로 한다.
    따라서, 입력 신호가 인가되는 제 1 도전형 트랜지스터의 동작은 제어 수단에 의해 제어되고, 제 1 도전형 트랜지스터의 출력 신호가 입력되는 제 2 도전형 트랜지스터에 인가되는 전압은 전압 완화 수단에 의해 완화된다. 따라서, 다른 불필요한 챠지 램프를 이용하지 않고 낮은 내압 트랜지스터를 갖는 레벨 시프팅 회로를 얻을 수 있다.
    제 1 레벨 시프팅 회로내의 n-채널 트랜지스터의 소스에는 -4V 챠지 펌프로부터 -4V 챠지 전압이 인가되고, 제 2 레벨 시프팅 회로내의 n-채널 트랜지스터의 소스에는 -9V 챠지 펌프로부터 -9V 챠지 전압이 인가된다.
    또한, 전압을 완화하기 위하여 n-채널 트랜지스터(N4 및 N5)를 포함하는 전압 완화 회로를 제공한다. 그 결과, n-채널 트랜지스터(N6 및 N7)의 드레인에 인가된 최대 전압은 바이어스 전압(Vbias) - 임계(Vtn), 즉 0V가 된다.
    상술한 것으로부터 알 수 있듯이, p-채널 트랜지스터에 인가되는 전압(a1 및 a2)[(Vdd 및 OV) 및 (0V 및 Vdd)]과, n-채널 트랜지스터에 인가되는 전압(b1 및 b2)[(대략 0V 및 -9V) 및 (-9V 및 대략 0V)]는 본 발명의 양호한 실시예에 따른 레벨 시프팅 회로에 의해 완화될 수 있다(도5 참조).
    상술한 본 발명에 따른 레벨 시프팅 회로에 있어서, 입력 신호가 인가되는 제 1 도전형 트랜지스터내의 드레인과 소스 또는 백 게이트 사이의 전위차는 백 게이트 제어 수단에 의해 감소된다. 부가적으로, 제 2 도전형 트랜지스터내의 드레인과 소스 또는 백 게이트 사이의 전위차는 전압 완화 수단에 의해 감소된다. 결과적으로, 낮은 내압 레벨을 갖는 트랜지스터들이 이용될 수 있다.
KR1019990009999A 1998-03-24 1999-03-24 반도체 장치 KR100323323B1 (ko)

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