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KR100316707B1 - 모스 트랜지스터 및 그 제조방법 - Google Patents

모스 트랜지스터 및 그 제조방법 Download PDF

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KR100316707B1
KR100316707B1 KR1019990003958A KR19990003958A KR100316707B1 KR 100316707 B1 KR100316707 B1 KR 100316707B1 KR 1019990003958 A KR1019990003958 A KR 1019990003958A KR 19990003958 A KR19990003958 A KR 19990003958A KR 100316707 B1 KR100316707 B1 KR 100316707B1
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Abstract

본 발명의 모스 트랜지스터는 반도체 기판 상에 게이트 절연막이 형성되어 있고, 상기 게이트 절연막 상에 폴리실리콘층으로 게이트 전극 패턴이 형성되어 있다. 그리고, 상기 게이트 전극 패턴 내부의 중간 또는 임의 영역에 불순물층이 형성되어 있다. 상기 불순물층은 불활성 원소, 예컨대 아르곤(Ar), 제논(Xe), 헬륨(He) 또는 크립톤(Kr)으로 이루어질 수 있다. 또한, 상기 불순물은 실리콘, 게르마늄, 인듐, 비소 또는 안티몬으로 이루어질 수 있다. 특히, 본 발명의 모스 트랜지스터는 게이트 절연막 상에 폴리실리콘층, 불순물층을 순차적으로 형성한 후 아몰포스 실리콘층을 형성하기 때문에 상기 아몰포스 실리콘층을 잘 형성할 수 있다. 이에 따라, 상기 아몰포스 실리콘층으로 인하여 패터닝시 게이트 전극 패턴을 신뢰성 있게 형성할 수 있다. 그리고, 상기 폴리실리콘층, 불순물층 및 아몰포스 실리콘층은 후속되는 공정에서 결정화하여 전체적으로 폴리실리콘층의 게이트 전극 패턴이 된다.

Description

모스 트랜지스터 및 그 제조방법{MOS transistor and manufacturing method thereof}
본 발명은 모스(MOS) 트랜지스터(transistor) 및 그 제조방법에 관한 것으로, 보다 상세하게는 게이트 절연막에 스트레스를 주지 않는 게이트 전극을 구비한모스 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 모스 트랜지스터는 반도체 기판과, 상기 반도체 기판에 반대 도전형의 불순물 이온을 주입하여 형성된 소오스 및 드레인영역과, 상기 소오스영역과 드레인영역 사이에 형성되는 채널영역과, 상기 채널영역 상에 게이트 절연막을 개재하여 형성된 게이트 전극으로 이루어진다.
상기 모스 트랜지스터의 게이트 전극은 일반적으로 N형 불순물, 예컨대 인(P) 나 비소(As)의 불순물이 도우프된 폴리실리콘(polysilicon)층으로 형성한다. 그런데, 상기 게이트 전극용 폴리실리콘층은 표면 모폴로지(morphology)가 매우 거칠어(rough) 사진식각공정시 많은 문제점을 야기한다.
이를 해결하기 위하여, 게이트 전극을 폴리실리콘층 대신에 표면 모폴로지가 평탄한 아몰포스 실리콘(amorphous silicon)층으로 형성하는 것이 제안되었다. 그러나, 상기 게이트 전극용 아몰포스 실리콘층은 후에 수행하는 열처리 공정시 상기 아몰포스 실리콘층(5)이 결정화함으로써 기판(1) 상에 형성되어 있는 게이트 절연막(3)에 스트레스(7)가 인가되어 결함(9)이 발생한다. 이렇게 게이트 절연막(3)에 결함(9)이 발생되면 모스 트랜지스터가 작동하지 않거나 누설전류(leakage current)가 큰 단점이 있다.
따라서, 본 발명의 기술적 과제는 게이트 절연막에 스트레스를 주지 않는 게이트 전극을 포함하는 모스 트랜지스터를 제공하는 데 있다.
또한, 본 발명의 다른 기술적 과제는 상기 게이트 절연막에 스트레스를 주지않는 게이트 전극을 포함하는 모스 트랜지스터의 제조방법을 제공하는 데 있다.
도 1은 종래의 게이트 전극을 갖는 모스 트랜지스터를 설명하기 위한 단면도이다.
도 2는 본 발명의 게이트 전극을 갖는 모스 트랜지스터를 도시한 단면도이다.
도 3 내지 도 5는 본 발명의 게이트 전극을 포함하는 모스 트랜지스터의 제조방법를 설명하기 위하여 도시한 단면도들이다.
도 6 내지 도 12는 본 발명의 다른 예에 의한 게이트 전극을 포함하는 모스 트랜지스터의 제조방법를 설명하기 위하여 도시한 단면도들이다.
도 13 및 도 14는 각각 종래 기술 및 본 발명에 의한 모스 트랜지스터의 누설 전류 특성을 도시한 그래프이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 모스 트랜지스터는 반도체 기판 상에 게이트 절연막 및 게이트 전극이 형성되어 있으며, 상기 게이트 전극은 폴리실리콘층으로 구성되고, 상기 폴리실리콘층의 내부의 중간 또는 임의 영역에 불순물층이 형성되어 있다. 상기 불순물층은 불활성 원소, 예컨대 아르곤(Ar), 제논(Xe), 헬륨(He) 또는 크립톤(Kr)으로 구성할 수 있다. 할 수 있다. 또한, 상기 불순물층은 실리콘, 게르마늄, 인듐, 비소 또는 안티몬으로 구성할 수 있다. 상기 모스 트랜지스터는 P-모스 트랜지스터와 N-모스트 트랜지스터를 구비한 C-모스 트랜지스터일 수 있다. 여기서, 상기 N-모스 트랜지스터에는 P형의 불순물층이 포함되어 있을 수 있고, 상기 P-모스 트랜지스터에는 N형의 불순물층이 포함되어 있을 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 모스 트랜지스터의 제조방법은 반도체 기판 상에 게이트 절연막을 형성하는 단계를 포함한다. 이어서, 상기 게이트 절연막 상에 폴리실리콘층을 형성한 후 상기 폴리실리콘층의 표면에 아몰포스화된 불순물층을 형성한다. 이어서, 상기 아몰포스화된 불순물층 상에 아몰포스 실리콘층을 형성한 후 상기 폴리실리콘층, 아몰포스화된 불순물층 및 아몰포스 실리콘층을 패터닝하여 게이트 전극 패턴을 형성한다. 다음에, 상기 게이트 전극 패턴이 형성된 기판을 열처리하여 상기 아몰포스 실리콘층이 폴리실리콘층으로 변경되어 상기 게이트 전극 패턴의 내부의 중간 또는 임의 영역에 불순물층이 형성된다.
상기 아몰포스화된 불순물층은 상기 폴리실리콘층의 표면을 플라즈마 처리하여 형성할 수 있다. 상기 플라즈마 처리는 아르곤(Ar), 제논(Xe), 헬륨(He) 또는 크립톤(Kr)을 이용하여 수행할 수 있다.
상기 아몰포스화된 불순물층은 상기 폴리실리콘층의 표면에 불순물을 이온주입하여 형성할 수 있다. 상기 불순물은 실리콘, 게르마늄, 인듐, 비소 및 안티몬중에서 선택된 어느 하나를 이용할 수 있다.
상술한 바와 같이 본 발명의 모스 트랜지스터는 상기 아몰포스화된 불순물층으로 인하여 상기 아몰포스 실리콘층을 잘 형성할 수 있으며, 상기 아몰포스 실리콘층으로 인하여 후속의 게이트 전극 패턴을 신뢰성 있게 형성할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명에 의한 게이트 전극을 갖는 모스 트랜지스터를 도시한 단면도이다.
구체적으로, 반도체 기판, 예컨대 실리콘 기판(111) 상에 게이트 절연막(113)이 형성되어 있고, 상기 게이트 절연막(113) 상에 N형 또는 P형의 불순물이 도핑된 폴리실리콘층(polysilicon layer)으로 게이트 전극 패턴(201)이 형성되어 있다. 그리고, 상기 게이트 전극 패턴(201) 내부의 중간 또는 임의 영역에 불순물층(117)이 형성되어 있다. 즉, 상기 게이트 전극 패턴(201)의 중간 또는 임의 영역에 불순물의 농도가 최대값(peak값)을 나타내는 불순물층(117)이 형성되어 있다. 본 발명의 일예에 의하면, 상기 불순물층(117)은 불활성 원소, 예컨대 아르곤(Ar), 제논(Xe), 헬륨(He) 또는 크립톤(Kr)으로 이루어질 수 있다. 또한, 본 발명의 다른 예에 의하면, 상기 불순물층(117)은 실리콘 또는 게르마늄층이거나, P형의 불순물인 인듐(In)층이거나, N형의 불순물인 비소(As) 또는 안티몬(Sb)층으로 이루어질 수 있다.
특히, 본 발명의 모스 트랜지스터는 불순물층(117,impurity layer)을 형성한 후 아몰포스 실리콘층(119, amorphous silicon layer)을 형성하기 때문에 상기 아몰포스 실리콘층(119)을 잘 형성할 수 있다. 이에 따라, 상기 아몰포스 실리콘층(119)으로 인하여 패터닝시 게이트 전극 패턴(201)을 신뢰성있게 형성할 수 있다. 그리고, 상기 폴리실리콘층(115), 불순물층(117,impurity layer) 및 아몰포스 실리콘층(119, amorphous silicon layer)은 후속되는 공정에서 결정화하여 전체적으로 폴리실리콘층의 게이트 전극 패턴(201)이 된다.
도 3 내지 도 5는 본 발명의 일 예에 의한 게이트 전극을 포함하는 모스 트랜지스터의 제조방법를 설명하기 위하여 도시한 단면도들이다.
도 3은 게이트 절연막(13) 및 폴리실리콘층(15)을 형성하는 단계를 나타낸다.
구체적으로, 반도체 기판(11), 예컨대 실리콘 기판 상에 게이트 절연막(13)을 형성한다. 상기 게이트 절연막(13)은 실리콘 산화막으로 형성한다. 이어서, 상기 게이트 절연막(13) 상에 게이트 전극용으로 N형 불순물, 예컨대 비소(As)나 인(P)의 불순물 또는 P형 불순물, 예컨대 보론(B)의 불순물이 도핑된 폴리실리콘층(15)을 형성한다. 상기 게이트 전극용 폴리실리콘층(15)은 500~2400Å의 두께로 형성한다. 상기 폴리실리콘층(15)은 표면 상태가 상당히 거칠어 후속의 사진식각시 균일한 게이트 전극 패턴을 얻을 수 없는 단점이 있다.
도 4는 아몰포스화된 불순물층(17)을 형성하는 단계를 나탄낸다.
구체적으로, 상기 폴리실리콘층(15)의 표면에 게이트 전극용으로 아몰포스화된 불순물층(17)을 형성한다. 상기 아몰포스화된 불순물층(17)은 후속의 아몰포스 실리콘층을 잘 형성하기 위하여 마련된다. 그리고, 상기 아몰포스화된 불순물층(17)은 두가지 방법으로 형성할 수 있다.
첫째로, 상기 아몰포스화된 불순물층(17)은 상기 폴리실리콘층(15)의 표면을 플라즈마 처리하여 형성한다. 즉, 상기 폴리실리콘층(15)이 형성된 반도체 기판(11)을 플라즈마 상태의 챔버에 주입하여 상기 폴리실리콘층(15) 표면에 플라즈마를 구성하는 불활성 원소, 예컨대 아르곤(Ar), 제논(Xe), 헬륨(He) 또는 크립톤(Kr) 등의 원소를 침투시켜 아몰포스화된 불순물층(17)을 형성한다.
둘째로, 상기 아몰포스화된 불순물층(17)은 상기 폴리실리콘층(15)의 표면에 불순물을 이온주입하여 형성한다. 상기 불순물은 폴리실리콘층(15)를 구성하고 있는 실리콘보다 원자량이 같거나 높은 원소, 예컨대 실리콘(Si), 게르마늄(Ge), 인듐(In), 비소(As) 또는 안티몬(Sb)을 이용한다.
도 5는 아몰포스 실리콘층(19)을 형성하는 단계를 나타낸다.
구체적으로, 상기 아몰포스화된 불순물층(17) 상에 게이트 전극용으로 아몰포스 실리콘층(19)을 500~2400Å의 두께로 형성한다. 이때, 상기 아몰포스 실리콘층(19)은 결정화 씨드(seed)가 없는 아몰포스화된 불순물층(17) 상에 형성되기 때문에 신뢰성 있게 잘 형성된다.
다음으로, 상기 게이트 절연막 (13), 폴리실리콘층(15), 아몰포스화된 불순물층(17) 및 아몰포스 실리콘층(19)을 사진식각공정을 이용하여 패터닝함으로써 도 2에 도시한 바와 같은 게이트 전극 패턴(201)을 형성한다. 이때, 상기 아몰포스 실리콘층(19)은 표면이 매우 평탄하기 때문에 균일하고 신뢰성 있게 패터닝공정을 수행할 수 있다.
다음에, 패터닝된 폴리실리콘층(15), 아몰포스화된 불순물층(17) 및 아몰포스 실리콘층(19)이 형성된 반도체 기판(11)은 후속되는 열처리 공정으로 인하여 상기 아몰포스화된 불순물층(17) 및 아몰포스 실리콘층(19)은 도 2에 도시한 바와 같이 각각 불순물층(117) 및 폴리실리콘층(119)으로 변경된다. 이렇게 되면, 전체적으로 폴리실리콘층으로 게이트 전극 패턴(201)이 되며, 상기 게이트 전극 패턴(201)의 중간 또는 임의 영역에 불순물의 농도가 최대값(peak값)을 나타내는 불순물층(117)이 형성된다. 다음에, 필요에 따라 상기 게이트 전극 패턴(201)에 N형 또는 P형 불순물을 도핑시켜 비저항을 조절할 수 있다(도시 안함).
도 6 내지 도 12는 본 발명의 다른 예에 의한 게이트 전극을 포함하는 모스 트랜지스터의 제조방법를 설명하기 위하여 도시한 단면도들이다. 도 6 내지 도 12에서, 좌측 도면은 N-모스 트랜지스터 영역을 나타내며, 우측 도면은 P-모스 트랜지스터 영역을 나타낸다.
도 6은 게이트 절연막(23) 및 N형의 불순물이 도핑된 폴리실리콘층(25a)을 형성하는 단계를 나타낸다.
구체적으로, 필드 절연막(20)이 형성된 반도체 기판(21), 예컨대 실리콘 기판 상에 게이트 절연막(23)을 형성한다. 상기 게이트 절연막(23)은 실리콘 산화막으로 형성한다. 이어서, 상기 게이트 절연막(23) 상에 게이트 전극용으로 폴리실리콘층(25)을 형성한다. 상기 게이트 전극용 폴리실리콘층(25)는 500~2400Å의 두께로 형성한다. 상기 폴리실리콘층(25)은 표면 상태가 상당히 거칠어 후속의 사진식각시 균일한 게이트 전극 패턴을 얻을 수 없는 단점이 있다. 이어서, 상기 P-모스 트랜지스터 영역 상에 제1 포토레지스트 패턴(27)을 형성 한 후, N-모스 트랜지스터 영역에 N형 불순물, 예컨대 비소(As)나 안티몬(Sb)을 주입하여 N형의 폴리실리콘층(25a)를 형성한다.
도 7은 P형의 불순물이 도핑된 폴리실리콘층(25b)를 형성하는 단계를 나타낸다.
먼저, 제1 포토레지스트 패턴(27)을 제거한 후, N-모스 트랜지스터 영역을 덮는 제2 포토레지스트 패턴(29)을 형성한다. 이어서, 상기 P-모스 트랜지스터 영역에 P형 불순물, 예컨대 보론(B)을 주입하여 P형의 폴리실리콘층(25b)를 형성한다. 이어서, 상기 제2 포토레지스트 패턴(29)을 제거한다.
도 8은 아몰포스화된 불순물층(31)을 형성하는 단계를 나탄낸다.
구체적으로, 상기 폴리실리콘층(25a, 25b)의 표면에 후속의 아몰포스 실리콘층을 잘 형성하기 위하여 N형 또는 P형의 아몰포스화된 불순물층(31)을 형성한다. 상기 아몰포스화된 불순물층(31)은 상기 폴리실리콘층(25a, 25b)의 표면에 P형의 불순물인 인듐(In)을 이온주입하여 형성하거나, N형의 불순물인 비소(As) 또는 안티몬(Sb)을 이온주입하여 형성한다.
도 9는 아몰포스 실리콘층(33)을 형성하는 단계를 나타낸다.
구체적으로, 상기 아몰포스화된 불순물층(31) 상에 게이트 전극용으로 아몰포스 실리콘층(33)을 500~2400Å의 두께로 형성한다. 이때, 상기 아몰포스 실리콘층(33)은 결정화 씨드가 없는 아몰포스화된 불순물층(31) 상에 형성되기 때문에 신뢰성 있게 잘 형성된다.
도 10은 게이트 절연막 패턴(23a,23b), 폴리실리콘층 패턴(25c,25d), 아몰포스화된 불순물층 패턴(31a,31b) 및 아몰포스 실리콘층 패턴(33a,33b)을 형성하는 단계를 나탄낸다.
구체적으로, 상기 게이트 절연막(23), 폴리실리콘층(25), 아몰포스화된 불순물층(31) 및 아몰포스 실리콘층(33)을 사진식각공정을 이용하여 패터닝한다. 이렇되면, N-모스 트랜지스터 영역에는 게이트 절연막 패턴(23a), N형의 폴리실리콘층 패턴(25c), N형 또는 P형의 아몰포스화된 불순물층 패턴(31a), 및 아몰포스 실리콘층패턴(33a)이 형성된다. 그리고, P-모스 트랜지스터 영역에는 게이트 절연막 패턴(23b), P형의 폴리실리콘층 패턴(25d), N형 또는 P형의 아몰포스화된 불순물층 패턴(31b), 및 아몰포스 실리콘층 패턴(33b)가 형성된다. 이때, 상기 아몰포스 실리콘층(33)은 표면 모폴로지가 매우 평탄하기 때문에 균일하고 신뢰성 있게 패터닝공정을 수행할 수 있다.
도 11은 N형 소오스/드레인 영역(35)을 형성하는 단계를 나타낸다.
구체적으로, P-모스 트랜지스터 영역에 제3 포토레지스트 패턴(37)을 덮고 N-모스 트랜지스터 영역에 N형 불순물, 예컨대 비소(As)나 인(P)를 이온주입한다. 이어서, 상기 제3 포토레지스트 패턴(37)을 제거한 후 열처리하면 기판(21)의 표면에는 N형의 소오스/드레인 영역(35)이 형성된다. 그리고, 상기 아몰포스 실리콘층 패턴(33a)은 N형의 폴리 실리콘층 패턴(33c)으로 변경되고, 아몰포스화된 불순물층(31a)는 N형 또는 P형의 불순물층(31c)이 된다. 결과적으로, N-모스 트랜지스터 영역의 게이트 전극 패턴은 N형의 폴리실리콘층 패턴들(25c, 33c) 사이에 P형 또는 N형의 불순물층(31c)이 포함되어 있다. 즉, 폴리실리콘층 패턴들(25c, 33c)의 중간 또는 임의 영역에 불순물의 농도가 최대값(peak값)을 나타내는 불순물층(31c)이 형성된다.
도 12는 P형 소오스/드레인 영역(41)을 형성하는 단계를 나타낸다.
먼저, 제3 포토레지스트 패턴(37)을 제거한 후, N-모스 트랜지스터 영역에 제4 포토레지스트 패턴(39)을 덮는다. 이어서, P-모스 트랜지스터 영역에 P형 불순물, 예컨대 보론(B)를 이온주입한다. 이어서, 상기 제4 포토레지스트 패턴(39)을 제거한 후 열처리하면 기판(21)의 표면에는 P형의 소오스/드레인 영역(41)이 형성된다. 그리고, 상기 아몰포스 실리콘층 패턴(33b)는 P형의 폴리실리콘층 패턴(33d)으로 변경되고, 아몰포스화된 불순물층(31b)는 N형 또는 P형의 불순물층(31d)이 된다. 결과적으로, P-모스 트랜지스터 영역의 게이트 전극 패턴은 P형의 폴리실리콘층 패턴들(25d, 33d) 사이에 P형 또는 N형의 불순물층(31d)이 포함되어 있다. 즉,폴리실리콘층 패턴들(25d, 33d)의 중간 또는 임의 영역에 불순물의 농도가 최대값(peak값)을 나타내는 불순물층(31d)이 형성된다. 이상과 같은 공정을 통하여 본 발명은 N-모스 트랜지스터와 P-모스 트랜지스터를 구비한 C-모스 트랜지스터가 완성된다.
도 13 및 도 14는 각각 종래 기술 및 본 발명에 의한 모스 트랜지스터의 누설 전류 특성을 도시한 그래프이다.
구체적으로, 도 13은 아몰포스 실리콘층만 형성한 후 열처리한 게이트 전극을 갖는 종래의 모스 트랜지스터의 누설 전류 특성이며, 도 14는 폴리실리콘층 및 아몰포스 실리콘층을 순차적으로 형성한 후 열처리한 게이트 전극을 갖는 본 발명의 모스 트랜지스터의 누설 전류 특성이다. 도 13 및 도 14에서, X축 및 Y축은 각각 게이트 전압 및 단위 면적(㎛2)당 게이트 전류를 나타내며, a 및 c는 초기 상태의 누설 전류를 나타내며, b 및 d는 게이트 전극에 수 볼트, 예컨대 6V 정도의 스트레스 후의 누설 전류를 나타낸다.
도 13에 도시한 바와 같이 종래의 모스 트랜지스터는 게이트 절연막에 많은 손상(damage)이 가하여져 스트레스 후에는 큰 누설 전류가 발생하고 산포도 매우 심하다. 이에 반하여, 도 14에 도시한 바와 같은 본 발명의 모스 트랜지스터는 게이트 절연막에 손상이 가하여지지 않아 스트레스 후에도 누설 전류가 크게 증가하지 않는 매우 양호한 상태를 알 수 있다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같이 본 발명의 모스 트랜지스터는 폴리실리콘층 표면에 후에형성되는 아몰포스실리콘층을 잘 형성할 수 있도록 아몰포스화된 불순물층을 형성한다. 이에 따라, 후속의 패터닝시 상기 아몰포스화된 불순물층으로 인하여 게이트 전극 패턴을 신뢰성 있게 형성할 수 있다. 또한, 상기 아물포스 실리콘층은 후속의 열처리 공정에서 폴리실리콘층으로 변경되어, 결과적으로 본 발명은 불순물층이 포함된 폴리실리콘층으로 게이트 전극 패턴을 구성하게 된다.

Claims (14)

  1. 반도체 기판 상에 게이트 절연막 및 게이트 전극이 형성되어 있는 모스 트랜지스터에 있어서,
    상기 게이트 전극은 폴리실리콘층으로 구성되고, 상기 폴리실리콘층 내부의 중간 또는 임의 영역에 불순물층이 형성되어 있는 것을 특징으로 하는 모스 트랜지스터.
  2. 제1항에 있어서, 상기 불순물층은 불활성 원소로 이루어지는 것을 특징으로 하는 모스 트랜지스터.
  3. 제2항에 있어서, 상기 불활성 원소는 아르곤(Ar), 제논(Xe), 헬륨(He) 또는 크립톤(Kr)인 것을 특징으로 하는 모스 트랜지스터.
  4. 제1항에 있어서, 상기 불순물층은 실리콘, 게르마늄, 인듐, 비소 또는 안티몬으로 이루어지는 것을 특징으로 하는 모스 트랜지스터.
  5. 제1항에 있어서, 상기 모스 트랜지스터는 P-모스 트랜지스터와 N-모스트 트랜지스터를 구비한 C-모스 트랜지스터인 것을 특징으로 하는 모스 트랜지스터.
  6. 제5항에 있어서, 상기 N-모스 트랜지스터에는 P형의 불순물층이 포함되어 있는 것을 특징으로 하는 모스 트랜지스터.
  7. 제5항에 있어서, 상기 P-모스 트랜지스터에는 N형의 불순물층이 포함되어 있는 것을 특징으로 하는 모스 트랜지스터.
  8. 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층의 표면에 아몰포스화된 불순물층을 형성하는 단계;
    상기 아몰포스화된 불순물층 상에 아몰포스 실리콘층을 형성하는 단계;
    상기 폴리실리콘층, 아몰포스화된 불순물층 및 아몰포스 실리콘층을 패터닝하여 게이트 전극 패턴을 형성하는 단계; 및
    상기 게이트 전극 패턴이 형성된 반도체 기판을 열처리하여 상기 아몰포스 실리콘층이 폴리실리콘층으로 변경되어 상기 게이트 전극 패턴의 내부의 중간 또는 임의 영역에 불순물층이 형성되어 있는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  9. 제8항에 있어서, 상기 아몰포스화된 불순물층은 상기 폴리실리콘층의 표면을 플라즈마 처리하여 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  10. 제9항에 있어서, 상기 플라즈마 처리는 아르곤(Ar), 제논(Xe), 헬륨(He) 또는 크립톤(Kr)을 이용하여 수행하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  11. 제8항에 있어서, 상기 아몰포스화된 불순물층은 상기 폴리실리콘층의 표면에 불순물을 이온주입하여 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  12. 제8항에 있어서, 상기 불순물은 실리콘, 게르마늄, 인듐, 비소 및 안티몬중에서 선택된 어느 하나인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  13. 제8항에 있어서, 상기 폴리실리콘층은 500~2400Å의 두께로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  14. 제8항에 있어서, 상기 아몰포스 실리콘층은 500~2400Å의 두께로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101354660B1 (ko) 2006-09-15 2014-01-24 인피니언 테크놀로지스 아게 스트레인드 반도체 소자 및 그 제조 방법

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2775119B1 (fr) * 1998-02-19 2000-04-07 France Telecom Procede pour limiter l'interdiffusion dans un dispositif semi-conducteur a grille composite si/si 1-x ge x, o inferieur a x inferieur ou egal a 1.
US6387784B1 (en) * 2001-03-19 2002-05-14 Chartered Semiconductor Manufacturing Ltd. Method to reduce polysilicon depletion in MOS transistors
KR20030003380A (ko) * 2001-06-30 2003-01-10 주식회사 하이닉스반도체 폴리 ＳｉＧｅ 게이트 전극 및 그 제조 방법
US6759308B2 (en) * 2001-07-10 2004-07-06 Advanced Micro Devices, Inc. Silicon on insulator field effect transistor with heterojunction gate
US6867087B2 (en) * 2001-11-19 2005-03-15 Infineon Technologies Ag Formation of dual work function gate electrode
US6861339B2 (en) * 2002-10-21 2005-03-01 Taiwan Semiconductor Manufacturing Co., Ltd Method for fabricating laminated silicon gate electrode
US6803611B2 (en) * 2003-01-03 2004-10-12 Texas Instruments Incorporated Use of indium to define work function of p-type doped polysilicon
US6780741B2 (en) * 2003-01-08 2004-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a novel gate electrode structure comprised of a silicon-germanium layer located between random grained polysilicon layers
US7229919B2 (en) * 2003-01-08 2007-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a random grained polysilicon layer and a method for its manufacture
CN1751381A (zh) * 2003-02-19 2006-03-22 松下电器产业株式会社 杂质导入方法
JP4619951B2 (ja) 2003-08-25 2011-01-26 パナソニック株式会社 不純物導入層の形成方法
US20050054182A1 (en) * 2003-09-08 2005-03-10 Macronix International Co., Ltd. Method for suppressing boron penetration by implantation in P+ MOSFETS
CN101436534B (zh) * 2003-10-09 2012-02-08 松下电器产业株式会社 制作器件的方法以及采用该方法形成的已加工材料
US6884672B1 (en) 2003-11-04 2005-04-26 International Business Machines Corporation Method for forming an electronic device
US7858479B2 (en) * 2004-05-14 2010-12-28 Panasonic Corporation Method and apparatus of fabricating semiconductor device
CN1993806A (zh) * 2004-06-04 2007-07-04 松下电器产业株式会社 引入杂质的方法
US8178902B2 (en) 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US8399934B2 (en) 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
KR100634260B1 (ko) * 2005-07-29 2006-10-13 삼성전자주식회사 박막 형성 방법 및 이를 이용하는 반도체 소자 형성 방법
US7704823B2 (en) * 2006-08-31 2010-04-27 Infineon Technologies Ag Strained semiconductor device and method of making same
KR100861835B1 (ko) * 2006-08-31 2008-10-07 동부일렉트로닉스 주식회사 듀얼 게이트 ｃｍｏｓ형 반도체 소자의 제조 방법
US20080057636A1 (en) * 2006-08-31 2008-03-06 Richard Lindsay Strained semiconductor device and method of making same
KR100842747B1 (ko) * 2006-12-29 2008-07-01 주식회사 하이닉스반도체 반도체 소자의 듀얼 폴리게이트 형성방법
US7791172B2 (en) * 2007-03-19 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
KR101495348B1 (ko) * 2008-06-09 2015-02-25 엘지디스플레이 주식회사 투명 박막트랜지스터의 제조방법
US8461034B2 (en) * 2010-10-20 2013-06-11 International Business Machines Corporation Localized implant into active region for enhanced stress
KR102005485B1 (ko) 2011-11-04 2019-07-31 삼성디스플레이 주식회사 표시 패널
US10043888B2 (en) * 2016-12-27 2018-08-07 United Microelectronics Corp. Method for forming a semiconductor structure

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4479831A (en) * 1980-09-15 1984-10-30 Burroughs Corporation Method of making low resistance polysilicon gate transistors and low resistance interconnections therefor via gas deposited in-situ doped amorphous layer and heat-treatment
JPS63219170A (ja) * 1986-10-17 1988-09-12 Sanyo Electric Co Ltd Ｍｏｓ半導体装置の製造方法
US5563093A (en) * 1993-01-28 1996-10-08 Kawasaki Steel Corporation Method of manufacturing fet semiconductor devices with polysilicon gate having large grain sizes
JPH0878659A (ja) * 1994-09-02 1996-03-22 Sanyo Electric Co Ltd 半導体デバイス及びその製造方法
US5614428A (en) * 1995-10-23 1997-03-25 Lsi Logic Corporation Process and structure for reduction of channeling during implantation of source and drain regions in formation of MOS integrated circuit structures
US5837598A (en) * 1997-03-13 1998-11-17 Lsi Logic Corporation Diffusion barrier for polysilicon gate electrode of MOS device in integrated circuit structure, and method of making same
US6252283B1 (en) * 1999-01-22 2001-06-26 Advanced Micro Devices, Inc. CMOS transistor design for shared N+/P+ electrode with enhanced device performance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101354660B1 (ko) 2006-09-15 2014-01-24 인피니언 테크놀로지스 아게 스트레인드 반도체 소자 및 그 제조 방법

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