JPH0878659A - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
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Landscapes
- Photovoltaic Devices (AREA)
- Bipolar Transistors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 この発明は、簡単な工程で、しかも安定した
ヘテロ接合特性を得ることができる半導体デバイスを提
供することを目的とする。 【構成】 この発明は、結晶系シリコン１表面に原子を
打ち込み、非晶質化させて非晶質シリコン層２を形成
し、この非晶質シリコン層２上に非晶質シリコン層３を
形成する。
ヘテロ接合特性を得ることができる半導体デバイスを提
供することを目的とする。 【構成】 この発明は、結晶系シリコン１表面に原子を
打ち込み、非晶質化させて非晶質シリコン層２を形成
し、この非晶質シリコン層２上に非晶質シリコン層３を
形成する。
Description
【０００１】
【産業上の利用分野】この発明は、太陽光などの光エネ
ルギーを電気エネルギーに直接変換する光起電力素子
や、バイポーラトランジスタ、ダイオードなどヘテロ接
合を有する半導体デバイス及びその製造方法に関する。
ルギーを電気エネルギーに直接変換する光起電力素子
や、バイポーラトランジスタ、ダイオードなどヘテロ接
合を有する半導体デバイス及びその製造方法に関する。
【０００２】
【従来の技術】単結晶又は多結晶の結晶系シリコン（以
下、ｃ−Ｓｉと略記する。）基板上に、非晶質シリコン
層（以下、ａ−Ｓｉと略記する。）或いは微結晶シリコ
ン層（μｃ−Ｓｉと略記する。）を積層したヘテロ接合
型光起電力素子が知られている。
下、ｃ−Ｓｉと略記する。）基板上に、非晶質シリコン
層（以下、ａ−Ｓｉと略記する。）或いは微結晶シリコ
ン層（μｃ−Ｓｉと略記する。）を積層したヘテロ接合
型光起電力素子が知られている。
【０００３】従来、上記のｃ−Ｓｉとａ−Ｓｉ或いはμ
ｃ−Ｓｉを用いたヘテロ接合においては、ａ−Ｓｉ或い
はμｃ−Ｓｉに不純物がドーピングされることにより、
その接合の機能を持っている。
ｃ−Ｓｉを用いたヘテロ接合においては、ａ−Ｓｉ或い
はμｃ−Ｓｉに不純物がドーピングされることにより、
その接合の機能を持っている。
【０００４】しかしながら、不純物をドーピングされた
ａ−Ｓｉ或いはμｃ−Ｓｉは、ドーピングにより欠陥が
増加し、そのヘテロ接合界面特性が低下するという問題
があった。この接合界面特性の低下により、光起電力素
子に用いた場合、キャリアが再結合する結果、高い変換
効率を得るに至っていない。，
ａ−Ｓｉ或いはμｃ−Ｓｉは、ドーピングにより欠陥が
増加し、そのヘテロ接合界面特性が低下するという問題
があった。この接合界面特性の低下により、光起電力素
子に用いた場合、キャリアが再結合する結果、高い変換
効率を得るに至っていない。，
【０００５】この問題点を解決するために、特開平３−
７０１８３号公報（Ｈ０１Ｌ ３１／０４）には、ｃ−
Ｓｉ基板とａ−Ｓｉ層との間に実質的に真性なａ−Ｓｉ
を挟み、その界面での欠陥を低減し、ヘテロ接合界面の
特性を改善することが提案されている。
７０１８３号公報（Ｈ０１Ｌ ３１／０４）には、ｃ−
Ｓｉ基板とａ−Ｓｉ層との間に実質的に真性なａ−Ｓｉ
を挟み、その界面での欠陥を低減し、ヘテロ接合界面の
特性を改善することが提案されている。
【０００６】
【発明が解決しようとする課題】しかし、上述した方法
は、ａ−Ｓｉ層をｃ−Ｓｉ基板上に堆積させる方法を用
いているため、堆積前のｃ−Ｓｉ基板表面の清浄度がそ
の特性を左右するので、ｃ−Ｓｉ基板表面のクリーニン
グに細心の注意を払う必要があった。そのため、条件に
よっては、良好な特性が得られない場合がたびたび発生
するなどの難点があった。
は、ａ−Ｓｉ層をｃ−Ｓｉ基板上に堆積させる方法を用
いているため、堆積前のｃ−Ｓｉ基板表面の清浄度がそ
の特性を左右するので、ｃ−Ｓｉ基板表面のクリーニン
グに細心の注意を払う必要があった。そのため、条件に
よっては、良好な特性が得られない場合がたびたび発生
するなどの難点があった。
【０００７】この発明は、上述した従来の難点を解消す
るべくなされたものにして、簡単な工程で、しかも安定
したヘテロ接合特性を得ることができる半導体デバイス
を提供することを目的とする。
るべくなされたものにして、簡単な工程で、しかも安定
したヘテロ接合特性を得ることができる半導体デバイス
を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明の半導体デバイ
スは、結晶系シリコン上に非晶質あるいは微結晶シリコ
ンを形成することにより得られるヘテロ接合を用いた半
導体デバイスにおいて、前記へテロ接合界面が堆積界面
の表面から深い部分に形成されていることを特徴とす
る。
スは、結晶系シリコン上に非晶質あるいは微結晶シリコ
ンを形成することにより得られるヘテロ接合を用いた半
導体デバイスにおいて、前記へテロ接合界面が堆積界面
の表面から深い部分に形成されていることを特徴とす
る。
【０００９】また、この発明は、結晶系シリコン表面に
原子を打ち込み、非晶質化させ、その上に非晶質あるい
は微結晶シリコンを形成することを特徴とする。
原子を打ち込み、非晶質化させ、その上に非晶質あるい
は微結晶シリコンを形成することを特徴とする。
【００１０】
【作用】この発明は、ヘテロ接合を形成する際におい
て、少なくともｃ−Ｓｉ表面に原子を打ち込むことによ
って、そのｃ−Ｓｉ表面を非晶質化する。そして、その
上にａ−Ｓｉ或いはμｃ−Ｓｉを堆積させることによ
り、ヘテロ界面が堆積界面より表面から深い部分に形成
される。このように簡単な工程により、堆積界面で問題
になっていた不純物による欠陥を抑制し、キャリアの再
結合を低減でき、接合特性が改善される。
て、少なくともｃ−Ｓｉ表面に原子を打ち込むことによ
って、そのｃ−Ｓｉ表面を非晶質化する。そして、その
上にａ−Ｓｉ或いはμｃ−Ｓｉを堆積させることによ
り、ヘテロ界面が堆積界面より表面から深い部分に形成
される。このように簡単な工程により、堆積界面で問題
になっていた不純物による欠陥を抑制し、キャリアの再
結合を低減でき、接合特性が改善される。
【００１１】
【実施例】以下、この発明の実施例を図面を参照して説
明する。
明する。
【００１２】図１は、この発明による光起電力素子の一
実施例を示す断面図である。図１に示すように、膜厚数
μｍ〜数百μｍの単結晶又は多結晶の結晶系シリコン半
導体からなるｐ又はｎ型の基板１の表面には、水素など
の原子を打ち込むことにより形成されたａ−Ｓｉ層２が
設けられている。このａ−Ｓｉ層２は、例えば、基板１
表面が水素プラズマに曝されることにより、基板１表面
に水素が導入され、水素化非晶質シリコンとなることに
より形成される。このａ−Ｓｉ層２には、基板１に導入
されているｐ又はｎ型の不純物が混入するがその濃度は
下地の基板と同等である。
実施例を示す断面図である。図１に示すように、膜厚数
μｍ〜数百μｍの単結晶又は多結晶の結晶系シリコン半
導体からなるｐ又はｎ型の基板１の表面には、水素など
の原子を打ち込むことにより形成されたａ−Ｓｉ層２が
設けられている。このａ−Ｓｉ層２は、例えば、基板１
表面が水素プラズマに曝されることにより、基板１表面
に水素が導入され、水素化非晶質シリコンとなることに
より形成される。このａ−Ｓｉ層２には、基板１に導入
されているｐ又はｎ型の不純物が混入するがその濃度は
下地の基板と同等である。
【００１３】例えば、下地の基板１として、導電率が〜
１Ωｃｍのｎ型単結晶シリコンを用いた場合、ａ−Ｓｉ
層２には、燐（Ｐ）が３×１０15ｃｍ-3程度混入する。
この程度の不純物の混入は、非晶質シリコンでは、暗導
電率が１０-10（Ωｃｍ）-1であり、真性（ｉ型）非晶
質シリコンとみなすことができる。
１Ωｃｍのｎ型単結晶シリコンを用いた場合、ａ−Ｓｉ
層２には、燐（Ｐ）が３×１０15ｃｍ-3程度混入する。
この程度の不純物の混入は、非晶質シリコンでは、暗導
電率が１０-10（Ωｃｍ）-1であり、真性（ｉ型）非晶
質シリコンとみなすことができる。
【００１４】このａ−Ｓｉ層２は膜厚１０〜５００Å、
好ましくは５０〜２００Åになるように原子の打ち込み
を制御する。
好ましくは５０〜２００Åになるように原子の打ち込み
を制御する。
【００１５】そして、このａ−Ｓｉ層２上に基板１とは
逆導電型、すなわちｎまたはｐ型のａ−Ｓｉ層３がプラ
ズマＣＶＤ法などにより設けられる。このａ−Ｓｉ層３
は膜厚１０〜５００Å、好ましくは５０〜２００Åの厚
さで、ａ−Ｓｉ層２上に堆積される。
逆導電型、すなわちｎまたはｐ型のａ−Ｓｉ層３がプラ
ズマＣＶＤ法などにより設けられる。このａ−Ｓｉ層３
は膜厚１０〜５００Å、好ましくは５０〜２００Åの厚
さで、ａ−Ｓｉ層２上に堆積される。
【００１６】更に、このａ−Ｓｉ層３の露出表面を覆う
ように、ＳｎＯ2、ＩＴＯ、ＺｎＯ等の透光性導電酸化
膜からなる膜厚が〜７００Åの透明電極４が設けられ、
この透明電極４の上に銀（Ａｇ）からなる集電極５が設
けられている。
ように、ＳｎＯ2、ＩＴＯ、ＺｎＯ等の透光性導電酸化
膜からなる膜厚が〜７００Åの透明電極４が設けられ、
この透明電極４の上に銀（Ａｇ）からなる集電極５が設
けられている。
【００１７】また、基板１の裏面には、アルミニウム
（Ａｌ）からなる膜厚が〜２μｍの裏面電極６が設けら
れ、この発明の光起電力素子が得られる。
（Ａｌ）からなる膜厚が〜２μｍの裏面電極６が設けら
れ、この発明の光起電力素子が得られる。
【００１８】このように、この実施例の光起電力素子
は、少なくともｃ−Ｓｉの基板１表面に原子を打ち込む
ことによって、そのｃ−Ｓｉ表面が非晶質化され、ａ−
Ｓｉ層２が形成される。そして、その上にａ−Ｓｉ層３
を堆積させることにより、ヘテロ界面が堆積界面より表
面から深い部分に形成される。その結果、堆積界面で問
題になっていた不純物による欠陥が解消される。更に、
堆積の界面が清浄でなくても特性を大きく左右するヘテ
ロ界面は別の部分となるため表面の清浄の状態に関わら
ず安定した特性が得られる。
は、少なくともｃ−Ｓｉの基板１表面に原子を打ち込む
ことによって、そのｃ−Ｓｉ表面が非晶質化され、ａ−
Ｓｉ層２が形成される。そして、その上にａ−Ｓｉ層３
を堆積させることにより、ヘテロ界面が堆積界面より表
面から深い部分に形成される。その結果、堆積界面で問
題になっていた不純物による欠陥が解消される。更に、
堆積の界面が清浄でなくても特性を大きく左右するヘテ
ロ界面は別の部分となるため表面の清浄の状態に関わら
ず安定した特性が得られる。
【００１９】この発明の光起電力素子は、前述した従来
の方法で作成した光起電力素子に比べて素子特性が安定
し、しかも歩留まりを５０％から８０％に向上させるこ
とができた。
の方法で作成した光起電力素子に比べて素子特性が安定
し、しかも歩留まりを５０％から８０％に向上させるこ
とができた。
【００２０】次に、この発明の光起電力素子の製造方法
の一例を図２を参照して説明する。図２は、この発明の
製造方法を工程別に示す断面図である。
の一例を図２を参照して説明する。図２は、この発明の
製造方法を工程別に示す断面図である。
【００２１】まず、導電率が〜１Ωｃｍ、厚さが３００
μｍのｎ型単結晶シリコンを用意し、これを基板１とし
て用いる。この基板１を通常の方法により洗浄後、ＲＦ
プラズマ装置内に配置する。基板温度を１２０℃、水素
のガス流量を１００ＳＣＣＭ、圧力を０．５Ｔｏｒｒ、
ＲＦパワーを１００〜３００ｍＷ／ｃｍ2とした条件
で、基板１表面を水素プラズマに曝すことにより、水素
を結晶シリコンに導入し、水素化非晶質シリコンを形成
し、ｎ型ａ−Ｓｉ層２を形成する（図２（ａ）参照）。
μｍのｎ型単結晶シリコンを用意し、これを基板１とし
て用いる。この基板１を通常の方法により洗浄後、ＲＦ
プラズマ装置内に配置する。基板温度を１２０℃、水素
のガス流量を１００ＳＣＣＭ、圧力を０．５Ｔｏｒｒ、
ＲＦパワーを１００〜３００ｍＷ／ｃｍ2とした条件
で、基板１表面を水素プラズマに曝すことにより、水素
を結晶シリコンに導入し、水素化非晶質シリコンを形成
し、ｎ型ａ−Ｓｉ層２を形成する（図２（ａ）参照）。
【００２２】前述したように、このａ−Ｓｉ層２には、
基板１に導入されている燐（Ｐ）が混入するがその濃度
は下地の基板と同等であり、ａ−Ｓｉ層２には、燐
（Ｐ）が３×１０15ｃｍ-3程度混入する。この程度の不
純物の混入は、非晶質シリコンでは、暗導電率が１０
-10（Ωｃｍ）-1であり、真性（ｉ型）非晶質シリコン
とみなすことができる。
基板１に導入されている燐（Ｐ）が混入するがその濃度
は下地の基板と同等であり、ａ−Ｓｉ層２には、燐
（Ｐ）が３×１０15ｃｍ-3程度混入する。この程度の不
純物の混入は、非晶質シリコンでは、暗導電率が１０
-10（Ωｃｍ）-1であり、真性（ｉ型）非晶質シリコン
とみなすことができる。
【００２３】このａ−Ｓｉ層２の膜厚が１０〜５００
Å、好ましくは５０〜２００Åになるように原子の打ち
込みを制御する。
Å、好ましくは５０〜２００Åになるように原子の打ち
込みを制御する。
【００２４】続いて、ｐ型ａ−Ｓｉ層３をプラズマＣＶ
Ｄ法により膜厚１０〜５００Å、好ましくは５０〜２０
０Åの厚さで、ａ−Ｓｉ層２上に堆積する（図２（ｂ）
参照）。この時の条件は、基板温度が１２０℃、ガス流
量がＳｉＨ4は５ＳＣＣＭ、Ｂ2Ｈ6は０．１ＳＣＣＭ、
Ｈ2は１００ＳＣＣＭ、圧力が０．２Ｔｏｒｒ、ＲＦパ
ワーが３０ｍＷ／ｃｍ2である。
Ｄ法により膜厚１０〜５００Å、好ましくは５０〜２０
０Åの厚さで、ａ−Ｓｉ層２上に堆積する（図２（ｂ）
参照）。この時の条件は、基板温度が１２０℃、ガス流
量がＳｉＨ4は５ＳＣＣＭ、Ｂ2Ｈ6は０．１ＳＣＣＭ、
Ｈ2は１００ＳＣＣＭ、圧力が０．２Ｔｏｒｒ、ＲＦパ
ワーが３０ｍＷ／ｃｍ2である。
【００２５】更に、このａ−Ｓｉ層３の露出表面を覆う
ように、ＳｎＯ2、ＩＴＯ、ＺｎＯ等の透光性導電酸化
膜からなる膜厚が〜７００Åの透明電極４が設けられ、
この透明電極４の上に銀（Ａｇ）からなる集電極５がメ
タルマスクを用いた蒸着法により設けられる（図２
（ｃ）参照）。
ように、ＳｎＯ2、ＩＴＯ、ＺｎＯ等の透光性導電酸化
膜からなる膜厚が〜７００Åの透明電極４が設けられ、
この透明電極４の上に銀（Ａｇ）からなる集電極５がメ
タルマスクを用いた蒸着法により設けられる（図２
（ｃ）参照）。
【００２６】また、基板１の裏面には、アルミニウム
（Ａｌ）からなる膜厚が〜２μｍの裏面電極６を蒸着に
より設け、この発明の光起電力素子が得られる（図２
（ｄ）参照）。
（Ａｌ）からなる膜厚が〜２μｍの裏面電極６を蒸着に
より設け、この発明の光起電力素子が得られる（図２
（ｄ）参照）。
【００２７】なお、裏面電極６での反射率を向上させる
ためＩＴＯ、ＺｎＯ、ＳｎＯ2等と反射率の高い銀（Ａ
ｇ）、金（Ａｕ）などを全面または一部分に積層しても
よい。
ためＩＴＯ、ＺｎＯ、ＳｎＯ2等と反射率の高い銀（Ａ
ｇ）、金（Ａｕ）などを全面または一部分に積層しても
よい。
【００２８】上記実施例では、ａ−Ｓｉ層２の形成を水
素プラズマにより行っているが、他の方法によっても同
様に基板表面の非晶質化を行うことができる。例えば、
イオン注入装置や、イオンシャワー装置を用いることに
より非晶質化を行うことができる。イオンシャワー装置
においては、水素ガスを導入し、３〜２０ｋｅＶの加速
電圧で、５〜２０μＡ／ｃｍ2の電流を３分間流すこと
により、非晶質シリコンが得られる。
素プラズマにより行っているが、他の方法によっても同
様に基板表面の非晶質化を行うことができる。例えば、
イオン注入装置や、イオンシャワー装置を用いることに
より非晶質化を行うことができる。イオンシャワー装置
においては、水素ガスを導入し、３〜２０ｋｅＶの加速
電圧で、５〜２０μＡ／ｃｍ2の電流を３分間流すこと
により、非晶質シリコンが得られる。
【００２９】また、水素以外の原子を打ち込むことによ
っても非晶質シリコンを形成することができる。例え
ば、シリコン（Ｓｉ）、アルゴン（Ａｒ）、フッ素
（Ｆ）、ゲルマニウム（Ｇｅ）、炭素（Ｃ）などの原子
を打ち込むことにより、基板１表面にａ−Ｓｉ層を形成
することができる。
っても非晶質シリコンを形成することができる。例え
ば、シリコン（Ｓｉ）、アルゴン（Ａｒ）、フッ素
（Ｆ）、ゲルマニウム（Ｇｅ）、炭素（Ｃ）などの原子
を打ち込むことにより、基板１表面にａ−Ｓｉ層を形成
することができる。
【００３０】そして、この打ち込みによる原子の非晶質
シリコン中の分布は、そのエネルギーを調整することに
より任意の分布を得ることができる。
シリコン中の分布は、そのエネルギーを調整することに
より任意の分布を得ることができる。
【００３１】なお、ａ−Ｓｉ層２とａ−Ｓｉ層３との間
に更にｉ型ａ−Ｓｉ層を設けても良い。特にａ−Ｓｉ層
２の膜厚が５０Å以下と薄い場合には、ｉ型非晶質シリ
コンを両者の間に介在させる方がよい。
に更にｉ型ａ−Ｓｉ層を設けても良い。特にａ−Ｓｉ層
２の膜厚が５０Å以下と薄い場合には、ｉ型非晶質シリ
コンを両者の間に介在させる方がよい。
【００３２】図３は、この発明による光起電力素子の他
の実施例を示す断面図である。図３に示すように、膜厚
数十μｍ〜数百μｍの単結晶シリコン半導体からなるｎ
型の基板１１の表面には、前述した図１及び図２と同様
に水素などの原子を打ち込むことにより形成されたａ−
Ｓｉ層１２が設けられている。
の実施例を示す断面図である。図３に示すように、膜厚
数十μｍ〜数百μｍの単結晶シリコン半導体からなるｎ
型の基板１１の表面には、前述した図１及び図２と同様
に水素などの原子を打ち込むことにより形成されたａ−
Ｓｉ層１２が設けられている。
【００３３】そして、このａ−Ｓｉ層１２上に基板１１
とは逆導電型、すなわちｐ型のａ−Ｓｉ層１３がプラズ
マＣＶＤ法などにより設けられる。このａ−Ｓｉ層１３
は膜厚が１０〜５００Å、好ましくは５０〜２００Åの
厚さで、ａ−Ｓｉ層１２上に堆積される。更に、このａ
−Ｓｉ層１３の露出表面を覆うように、ＳｎＯ2、ＩＴ
Ｏ、ＺｎＯ等の透光性導電酸化膜からなる膜厚が〜７０
０Åの透明電極１４が設けられ、この透明電極１４の上
に銀（Ａｇ）からなる集電極１５が設けられている。
とは逆導電型、すなわちｐ型のａ−Ｓｉ層１３がプラズ
マＣＶＤ法などにより設けられる。このａ−Ｓｉ層１３
は膜厚が１０〜５００Å、好ましくは５０〜２００Åの
厚さで、ａ−Ｓｉ層１２上に堆積される。更に、このａ
−Ｓｉ層１３の露出表面を覆うように、ＳｎＯ2、ＩＴ
Ｏ、ＺｎＯ等の透光性導電酸化膜からなる膜厚が〜７０
０Åの透明電極１４が設けられ、この透明電極１４の上
に銀（Ａｇ）からなる集電極１５が設けられている。
【００３４】一方、この実施例では、基板１１の裏面に
も、水素などの原子を打ち込むことにより形成されたａ
−Ｓｉ層１６が設けられている。このａ−Ｓｉ層１６は
前述したａ−Ｓｉ層１２と同様に、例えば、基板１１表
面を水素プラズマに曝すことにより、基板１表面に水素
を導入し、形成される。このａ−Ｓｉ層１６には、基板
１に導入されているｎ型の不純物が混入するがその濃度
は下地の基板と同等であり、前述した如く真性（ｉ型）
非晶質シリコンとみなすことができる。
も、水素などの原子を打ち込むことにより形成されたａ
−Ｓｉ層１６が設けられている。このａ−Ｓｉ層１６は
前述したａ−Ｓｉ層１２と同様に、例えば、基板１１表
面を水素プラズマに曝すことにより、基板１表面に水素
を導入し、形成される。このａ−Ｓｉ層１６には、基板
１に導入されているｎ型の不純物が混入するがその濃度
は下地の基板と同等であり、前述した如く真性（ｉ型）
非晶質シリコンとみなすことができる。
【００３５】このａ−Ｓｉ層１６の膜厚は１０〜５００
Å、好ましくは５０〜２００Åになるように原子の打ち
込みを制御する。
Å、好ましくは５０〜２００Åになるように原子の打ち
込みを制御する。
【００３６】そして、このａ−Ｓｉ層１６上に基板１１
と同導電型、すなわちｎ型のａ−Ｓｉ層１７がプラズマ
ＣＶＤ法などにより設けられる。このａ−Ｓｉ層１７は
膜厚１０〜１００００Å、好ましくは５００〜２０００
Åの厚さで、ａ−Ｓｉ層１６上に堆積される。このａ−
Ｓｉ層１７上にアルミニウム（Ａｌ）からなる膜厚〜２
μｍの裏面電極１８が設けられ、この発明の光起電力素
子が得られる。
と同導電型、すなわちｎ型のａ−Ｓｉ層１７がプラズマ
ＣＶＤ法などにより設けられる。このａ−Ｓｉ層１７は
膜厚１０〜１００００Å、好ましくは５００〜２０００
Åの厚さで、ａ−Ｓｉ層１６上に堆積される。このａ−
Ｓｉ層１７上にアルミニウム（Ａｌ）からなる膜厚〜２
μｍの裏面電極１８が設けられ、この発明の光起電力素
子が得られる。
【００３７】上記の光起電力素子は、前述した方法と同
様にして形成される。なお、ｎ型ａ−Ｓｉ層１７の条件
は、基板温度が１２０℃、ガス流量がＳｉＨ4は１０Ｓ
ＣＣＭ、ＰＨ3は０．１ＳＣＣＭ、Ｈ2は１００ＳＣＣ
Ｍ、圧力が０．２Ｔｏｒｒ、ＲＦパワーが３０ｍＷ／ｃ
ｍ2である。
様にして形成される。なお、ｎ型ａ−Ｓｉ層１７の条件
は、基板温度が１２０℃、ガス流量がＳｉＨ4は１０Ｓ
ＣＣＭ、ＰＨ3は０．１ＳＣＣＭ、Ｈ2は１００ＳＣＣ
Ｍ、圧力が０．２Ｔｏｒｒ、ＲＦパワーが３０ｍＷ／ｃ
ｍ2である。
【００３８】図４は、この発明を薄膜トランジスタに適
用した実施例を示す断面図である。図４に示すように、
ガラス基板２１上に形成された薄膜多結晶シリコン薄膜
２２のソース領域及びドレイン領域となる箇所を除いて
他の領域をマスクし、水素プラズマにより原子を打ち込
むことにより、ソース領域、ドレイン領域となる箇所に
ａ−Ｓｉ層２３Ｓ，２３Ｄが形成されている。そして、
このａ−Ｓｉ層２３Ｓ，２３Ｄ上にそれぞれｎ型のａ−
Ｓｉ層２４Ｓ，２４Ｄを形成することによりソース、ド
レイン領域が設けられる。ゲート絶縁膜２５を介してゲ
ート電極２６が多結晶シリコン薄膜２２上に設けられ、
ソース領域２４Ｓ及びドレイン領域２４Ｄ上にそれぞれ
ソース電極２７Ｓ、ドレイン電極２７Ｄが設けられ、こ
の発明の薄膜トランジスタが得られる。
用した実施例を示す断面図である。図４に示すように、
ガラス基板２１上に形成された薄膜多結晶シリコン薄膜
２２のソース領域及びドレイン領域となる箇所を除いて
他の領域をマスクし、水素プラズマにより原子を打ち込
むことにより、ソース領域、ドレイン領域となる箇所に
ａ−Ｓｉ層２３Ｓ，２３Ｄが形成されている。そして、
このａ−Ｓｉ層２３Ｓ，２３Ｄ上にそれぞれｎ型のａ−
Ｓｉ層２４Ｓ，２４Ｄを形成することによりソース、ド
レイン領域が設けられる。ゲート絶縁膜２５を介してゲ
ート電極２６が多結晶シリコン薄膜２２上に設けられ、
ソース領域２４Ｓ及びドレイン領域２４Ｄ上にそれぞれ
ソース電極２７Ｓ、ドレイン電極２７Ｄが設けられ、こ
の発明の薄膜トランジスタが得られる。
【００３９】このように、この実施例の薄膜トランジス
タは、少なくとも多結晶シリコン薄膜２２表面に原子を
打ち込むことによって、その多結晶シリコン薄膜２２表
面が非晶質化され、ａ−Ｓｉ層が形成される。そして、
その上に不純物をドープしたａ−Ｓｉ層を堆積させるこ
とにより、ヘテロ界面が堆積界面より表面から深い部分
に形成される。その結果、堆積界面で問題になっていた
不純物による欠陥が解消される。
タは、少なくとも多結晶シリコン薄膜２２表面に原子を
打ち込むことによって、その多結晶シリコン薄膜２２表
面が非晶質化され、ａ−Ｓｉ層が形成される。そして、
その上に不純物をドープしたａ−Ｓｉ層を堆積させるこ
とにより、ヘテロ界面が堆積界面より表面から深い部分
に形成される。その結果、堆積界面で問題になっていた
不純物による欠陥が解消される。
【００４０】なお、上述した実施例では、基板上に原子
の打ち込みにより形成したａ−Ｓｉ層上にａ−Ｓｉを設
けているが、μｃ−Ｓｉを用いることもできる。
の打ち込みにより形成したａ−Ｓｉ層上にａ−Ｓｉを設
けているが、μｃ−Ｓｉを用いることもできる。
【００４１】また、この発明は、上記各実施例以外に、
ヘテロバイポーラトランジスタのエミッタ部に用いるこ
とができる。
ヘテロバイポーラトランジスタのエミッタ部に用いるこ
とができる。
【００４２】
【発明の効果】以上説明したように、この発明は、ヘテ
ロ接合を形成する際において、少なくともｃ−Ｓｉ表面
に原子を打ち込むことによって、そのｃ−Ｓｉ表面を非
晶質化する。そして、その上にａ−Ｓｉ或いはμｃ−Ｓ
ｉを堆積させることにより、ヘテロ界面が堆積界面より
表面から深い部分に形成される。このように簡単な工程
により、堆積界面で問題になっていた不純物によるキャ
リアの再結合を低減でき、接合特性が改善される。
ロ接合を形成する際において、少なくともｃ−Ｓｉ表面
に原子を打ち込むことによって、そのｃ−Ｓｉ表面を非
晶質化する。そして、その上にａ−Ｓｉ或いはμｃ−Ｓ
ｉを堆積させることにより、ヘテロ界面が堆積界面より
表面から深い部分に形成される。このように簡単な工程
により、堆積界面で問題になっていた不純物によるキャ
リアの再結合を低減でき、接合特性が改善される。
【図１】この発明による光起電力素子の一実施例を示す
断面図である。
断面図である。
【図２】この発明の製造方法を工程別に示す断面図であ
る。
る。
【図３】この発明による光起電力素子の他の実施例を示
す断面図である。
す断面図である。
【図４】この発明を薄膜トランジスタに適用した実施例
を示す断面図である。
を示す断面図である。
１ 単結晶シリコン基板 ２ ａ−Ｓｉ層 ３ ｐ型ａ−Ｓｉ層 ４ 透明電極 ５ 集電極 ６ 裏面電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/786 21/336 31/04 Ｈ０１Ｌ 29/72 9056−4Ｍ 29/78 ６１８ Ｚ 31/04 Ｌ Ｎ Ｍ
Claims (2)
- 【請求項１】 結晶系シリコン上に非晶質あるいは微結
晶シリコンを形成することにより得られるヘテロ接合を
用いた半導体デバイスにおいて、前記へテロ接合界面が
堆積界面の表面から深い部分に形成されていることを特
徴とする半導体デバイス。 - 【請求項２】 結晶系シリコン表面に原子を打ち込み、
非晶質化させ、その上に非晶質あるいは微結晶シリコン
を形成することを特徴とする半導体デバイスの製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6209750A JPH0878659A (ja) | 1994-09-02 | 1994-09-02 | 半導体デバイス及びその製造方法 |
| US08/521,114 US5648675A (en) | 1994-09-02 | 1995-08-29 | Semiconductor device with heterojunction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6209750A JPH0878659A (ja) | 1994-09-02 | 1994-09-02 | 半導体デバイス及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878659A true JPH0878659A (ja) | 1996-03-22 |
Family
ID=16578020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6209750A Pending JPH0878659A (ja) | 1994-09-02 | 1994-09-02 | 半導体デバイス及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5648675A (ja) |
| JP (1) | JPH0878659A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009524916A (ja) * | 2006-01-26 | 2009-07-02 | アライズ テクノロジーズ コーポレーション | 太陽電池 |
| JP2011513997A (ja) * | 2008-03-05 | 2011-04-28 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | 太陽電池の連鎖注入の使用 |
| JP2012182503A (ja) * | 2000-08-14 | 2012-09-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2018037751A1 (ja) * | 2016-08-25 | 2018-03-01 | パナソニックＩｐマネジメント株式会社 | 太陽電池セル及びその製造方法 |
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|---|---|---|---|---|
| JPH1064907A (ja) * | 1996-08-13 | 1998-03-06 | Toshiba Corp | 電気的固体装置及びその製造方法 |
| JP3276930B2 (ja) * | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| KR100316707B1 (ko) * | 1999-02-05 | 2001-12-28 | 윤종용 | 모스 트랜지스터 및 그 제조방법 |
| JP4157459B2 (ja) * | 2003-10-30 | 2008-10-01 | シャープ株式会社 | 軽量太陽電池モジュールとその製造方法 |
| US20070023081A1 (en) * | 2005-07-28 | 2007-02-01 | General Electric Company | Compositionally-graded photovoltaic device and fabrication method, and related articles |
| US7906723B2 (en) * | 2008-04-30 | 2011-03-15 | General Electric Company | Compositionally-graded and structurally-graded photovoltaic devices and methods of fabricating such devices |
| DE202005019799U1 (de) * | 2005-12-13 | 2006-03-02 | Hahn-Meitner-Institut Berlin Gmbh | Amorph/kristalline Silizium-Heterosolarzelle |
| US20080000522A1 (en) * | 2006-06-30 | 2008-01-03 | General Electric Company | Photovoltaic device which includes all-back-contact configuration; and related processes |
| US20080110486A1 (en) * | 2006-11-15 | 2008-05-15 | General Electric Company | Amorphous-crystalline tandem nanostructured solar cells |
| US20080135089A1 (en) * | 2006-11-15 | 2008-06-12 | General Electric Company | Graded hybrid amorphous silicon nanowire solar cells |
| US20080174028A1 (en) * | 2007-01-23 | 2008-07-24 | General Electric Company | Method and Apparatus For A Semiconductor Structure Forming At Least One Via |
| US20080173347A1 (en) * | 2007-01-23 | 2008-07-24 | General Electric Company | Method And Apparatus For A Semiconductor Structure |
| US7858427B2 (en) * | 2009-03-03 | 2010-12-28 | Applied Materials, Inc. | Crystalline silicon solar cells on low purity substrate |
| WO2012154373A2 (en) * | 2011-05-11 | 2012-11-15 | Applied Materials, Inc. | Surface dose retention of dopants by pre-amorphization and post-implant passivation treatments |
| US20150007875A1 (en) * | 2012-04-02 | 2015-01-08 | Jose Briceno | Pin photovoltaic cell and process of manufacture |
| DE102012104289A1 (de) * | 2012-05-16 | 2013-11-21 | Roth & Rau Ag | Heterokontakt-Solarzelle und Verfahren zu deren Herstellung |
| WO2024047257A1 (de) | 2022-09-02 | 2024-03-07 | Fusion Bionic Gmbh | Strukturiertes optoelektronisches bauelement |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239055A (ja) * | 1984-05-11 | 1985-11-27 | Sanyo Electric Co Ltd | アモルフアスシリコン光センサ |
| US4946514A (en) * | 1987-03-27 | 1990-08-07 | Canon Kabushiki Kaisha | Thin film photoelectromotive force element having multi-thin films stacked semiconductor layer |
| US5213628A (en) * | 1990-09-20 | 1993-05-25 | Sanyo Electric Co., Ltd. | Photovoltaic device |
| US5371380A (en) * | 1992-04-15 | 1994-12-06 | Canon Kabushiki Kaisha | Si- and/or Ge-containing non-single crystalline semiconductor film with an average radius of 3.5 A or less as for microvoids contained therein and a microvoid density 1×10.sup.(19) (cm-3) or less |
-
1994
- 1994-09-02 JP JP6209750A patent/JPH0878659A/ja active Pending
-
1995
- 1995-08-29 US US08/521,114 patent/US5648675A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2012182503A (ja) * | 2000-08-14 | 2012-09-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2009524916A (ja) * | 2006-01-26 | 2009-07-02 | アライズ テクノロジーズ コーポレーション | 太陽電池 |
| JP2011513997A (ja) * | 2008-03-05 | 2011-04-28 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | 太陽電池の連鎖注入の使用 |
| WO2018037751A1 (ja) * | 2016-08-25 | 2018-03-01 | パナソニックＩｐマネジメント株式会社 | 太陽電池セル及びその製造方法 |
| JP2018032786A (ja) * | 2016-08-25 | 2018-03-01 | パナソニックＩｐマネジメント株式会社 | 太陽電池セル及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5648675A (en) | 1997-07-15 |
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