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KR100315839B1 - 활성 에프이티 몸체 소자 및 그 제조 방법 - Google Patents

활성 에프이티 몸체 소자 및 그 제조 방법 Download PDF

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KR100315839B1
KR100315839B1 KR1019990028142A KR19990028142A KR100315839B1 KR 100315839 B1 KR100315839 B1 KR 100315839B1 KR 1019990028142 A KR1019990028142 A KR 1019990028142A KR 19990028142 A KR19990028142 A KR 19990028142A KR 100315839 B1 KR100315839 B1 KR 100315839B1
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버틴클라우드엘
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맨델맨잭알랜
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포만 제프리 엘
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Abstract

본 발명에 의하면 활성 FET 영역을 포함하는 활성 FET 몸체 소자가 제공되는데, 활성 FET 영역은 게이트, 몸체 영역, 게이트와 활성 FET 영역 내에 위치한 몸체 영역 사이의 전기적 접속부를 구비하며, 소자를 제조하는 다양한 방법도 아울러 제공된다. 전기적 접속부는 실질적으로 FET의 전체 폭에 걸쳐 확장된다.

Description

활성 에프이티 몸체 소자 및 그 제조 방법{LOW VOLTAGE ACTIVE BODY SEMICONDUCTOR DEVICE}
본 발명은 활성 전계 효과 트랜지스터(Field Effect Transistor: FET) 몸체 소자에 관한 것으로, 보다 상세하게는 낮은 문턱 동작 전압을 갖지만 오프-조건(off-condition)에서는 높은 문턱 전압을 나타내는 활성 몸체 반도체 소자에 관한 것이다. 본 발명의 소자는 낮은 오프-전류(off-current) 및 높은 온-전류(on-current)를 나타냄으로써, 극히 낮은 전압을 사용하는 소자에 적합하다. 또한, 본 발명은 이와 같은 활성 몸체 소자를 제조하는 방법에 관한 것이다.
반도체 소자에 대한 동작 전압이 낮아짐에 따라, 게이트 오버 라이드(Vgs-Vt)의 양은 감소하는데, 그 이유는 소자에 대해 원하는 예비 전원에 의해 부여된 오프-전류 요구 조건을 만족시키기 위해 Vt를 충분히 높게 유지해야 하기 때문이다. 예를 들어, 동작 전압을 낮추면, 부-문턱값 기울기(sub-threshold slope) 및 기판 감도의 제한 효과 때문에 문턱 전압을 조절할 수 없으므로, 사용 가능한 신호를 동적 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM) 저장 캐패시터에 기록하는 것이 점점 어렵게 된다. 소정 온도에 대해, 부-문턱값 기울기는 소스-채널 전위 장벽을 넘어 캐리어를 운반하는 물리적 특성에 의해 제한된다. 요구되는 전류(I)가 오프(off)일 때, 부-문턱값 기울기는 Vt를 결정한다. 따라서 최소 Vt는 한정되거나 제한된다.
Vt의 비조정성에 기인하여, 소자 오프-전류 목표에 부합하기 위하여, 워드 라인이 전원 이상으로 부스팅되어야 하는 백분율은 이전 세대의 그것 보다 크다. 따라서 최소 게이트 산화물 두께는 신뢰성을 고려하면 제한된다. 원하는 게이트 산화물층보다 두껍게 하면, 지원 소자에 대해서뿐만 아니라 어레이 소자에 대해서도, 소자 성능의 결함이 생긴다.
아주 최근에는, 저 전압 DRAM용으로서 향상된 부-문턱값 기울기 및 감소된 백 바이어스 감도의 저하 때문에 실리콘 온 절연(Silicon On Insulation: SOI) 구조가 제안되었다. 특히, SOI 소자의 게이트와 몸체를 동시에 구동함으로써 동적인 Vt 동작을 유지할 수 있다. 다시 말해서, 게이트 전압이 경사식으로 증가함에 따라 MOSFET의 백 바이어스가 감소하여 문턱 전압이 저하되는 결과가 된다. 따라서 낮은 오프-전류와 상대적으로 높은 전류 구동을 얻을 수도 있다. 그러나, 몸체 구동 동적 Vt MOSFET을 제안한 종래 기술은 몸체가 활성 소자에 인접하도록 게이트 콘택트까지 몸체를 연장함으로써 달성되는데, 이 경우에는 값비싼 기판을 이용하는 방식이다. 또한, 부동 몸체 누설 메커니즘은 원하는 데이터 보유 시간을 달성하는데 심각한 난점을 노출시킨다. 이에 대해서는, 1996년의 IEEE SOI 학술 회의 책자의 136-137 쪽에 나와 있는 만델만(Mandelman) 등에 의한 'Floating-Body Concernsfor SOI Dynamic Random Access Memory(DRAM)'라는 제목의 자료를 참조하면 될 것이다.
따라서, 종래의 SOI 소자와 연관된 누설 문제를 극복함과 아울러 소자에 대한 오프-전류 목적을 만족시키면서 재 기록(write back) 중에 낮은 Vt를 제공하는 것이 바람직하다.
본 발명은 활성 FET 몸체 소자 및 전술한 바와 같은 유해한 부동 몸체 효과를 제거하는 그 제조 방법을 제공한다. 본 발명은 빠른 전하 평형, 오프-전류의 대폭적인 감소, 온-전류의 향상을 달성한다. 특히, 본 발명은 게이트와 활성 전계 효과 트랜지스터 영역 내에 위치한 게이트와 몸체 사이의 전기적 접속부를 포함하는 활성 FET 몸체 소자를 제공한다.
본 발명에 따른 몸체 접촉부에 대한 게이트는 FET의 전체 폭에 걸쳐 또는 적어도 실질적으로 전체 폭에 걸쳐 확장된다. 본 발명에 따른 이 구조에서는 소자의 폭에 걸쳐 전압 강하가 낮게 일어난다. 전체 폭에 걸친 몸체 접촉부는 빠르고 효율적인 몸체 전하 평형이 게이트에서 일어나는 것을 보장한다. 몸체가 소자에 인접하여 접촉하도록 하는 종래의 기술 및 설계에서는, 빠르고 효율적인 몸체 전하 평형은 소자의 채널 폭이 최소의 리소그래피 규정 가능 치수를 크게 넘지 않는 경우에만 가능하다. 본 발명에서는 소자 폭에 제한이 없다. 이것은 넓은 소자를 사용할 수 있게 하여 성능을 향상시킨다. 채널 폭은 채널 전류에 수직인 소자 치수에 의해 정의된다.
본 발명은 활성 FET 영역을 포함하는 활성 FET 몸체 소자를 제공하는데, 상기 활성 FET 영역은 게이트, 몸체 영역, 게이트와 활성 전계 효과 트랜지스터 영역 내에 위치한 몸체 영역 사이의 전기적 접속부를 구비한다. 바람직하게는, 반도체 기판의 표면에 걸친 몸체 접촉부에 대한 상기 게이트의 길이는 약 200 옹스트롱 이하이다.
또한 본 발명은 전술한 활성 FET 몸체 소자의 제조 공정과 관련된다. 특히, 본 발명에 따른 소자 제조의 바람직한 일 실시예에 따르면 반도체 기판, 활성 소자 영역, 격리 영역을 포함하는 구조가 제공된다. 절연 패드 구조를 반도체 기판 상에 제공한다. 패드 구조 내에 개구를 기판에까지 닿도록 규정하여 후속 게이트 접촉부의 모양을 결정한다. 희생 산화물층을 제공하고 문턱 전압(Vt)을 조절하기 위해 도펀트를 주입한다. 희생 산화물층을 제거하고 게이트 절연 층을 형성한다. 도핑된 다결정 실리콘 층을 형성하고 이어서 이를 에칭하여 격리 패드 구조 내의 개구 측벽 상에 스페이서를 제공한다. 부합층을 형성한다. 부합층은 도전성 확산 장벽 재료, 도핑된 비정질 실리콘 또는 도핑된 다결정 실리콘이다. 금속 규화물을 형성하거나 또는 부합층이 도핑된 비정질 실리콘 또는 도핑된 다결정 실리콘일 때, 규화물 형성 금속을 형성하고 반응시켜서 규화물을 형성한다. 금속 규화물을 격리 패드 구조의 상부까지 평탄화시킨다. 또한 금속 규화물로 부합층에 의해 형성된 공동을 충진한다. 격리 패드에 의해 보호되지 않는 도핑된 다결정 실리콘, 도전성 확산 장벽 재료, 금속 규화물의 일부분을 에칭한다. 격리 패드를 제거하고 소스및 드레인 영역을 주입한다.
본 발명의 활성 FET 몸체 소자 제조를 위한 또다른 실시예에 있어서, 반도체 기판, 활성 소자 영역, 격리 영역을 포함하는 구조가 제공된다. 절연 패드가 기판 상에 제공된다. 절연 층을 절연 패드 구조 상에 제공한다. 절연층은 그것이 접촉하는 패드 구조의 재료와 다르다. 개구를 패드 구조 내에 기판에까지 닿도록 규정하여 후속 게이트 접촉부의 모양을 결정한다. 희생 산화물층을 제공하고 문턱 전압(Vt)을 조절하기 위해 도펀트를 주입한다. 절연 패드 구조의 측벽의 일부를 에칭하여 절연층이 패드 구조 위에 걸치도록 한다. 희생 산화물층을 제거하고 게이트 절연층을 형성한다. 도핑되지 않은 다결정 실리콘 층을 형성하여 절연 패드 구조 내의 개구를 충진하고 다결정 실리콘 내에서 공극을 형성한다. 다결정 실리콘을 평탄화하고 연마하여 절연 패드 구조와 같은 평면상에 오게 하며, 도핑되지 않은 다결정 실리콘 내의 공극을 노출시킨다. 공극의 바닥에 위치한 게이트 절연체를 제거하여 기판의 상부 표면을 드러낸다. 규화물 형성 금속층을 갭 또는 공극 충진부를 포함하는 구조 위에 형성한다. 도핑되지 않은 다결정 실리콘과 접촉하고 있는 금속은 그것과 반응하여 다결정 실리콘 영역 위에 금속 규화물을 형성한다. 반응하지 않은 규화물 형성 금속을 선택적으로 제거한다. 다결정 실리콘을 도핑하여 게이트 전도체를 형성한다. 또한 소스 및 드레인 영역을 생성한다.
본 발명에 따른 또다른 실시예에 따르면, 전술한 바와 같은 활성 FET 몸체 소자의 제조를 위한, 반도체 기판, 활성 소자 영역, 격리 영역을 포함하는 구조를 제공한다. 절연 패드를 기판 상에 제공한다. 절연층을 절연 패드 구조 상에 제공한다. 절연층은 그것이 접촉하는 패드 구조의 재료와 다르다. 절연층 및 패드 구조 내에 개구를 기판에까지 닿도록 규정하여 후속 게이트 접촉부의 모양을 결정한다. 희생 산화물층을 제공한다. 문턱 전압(Vt)을 조절하기 위해 도펀트를 주입한다. 절연 패드 구조의 측벽의 일부를 에칭하여 절연층이 패드 구조 위에 걸치도록 한다. 희생 산화물층을 제거하고 게이트 산화물층을 형성한다. 제 1 유형의 불순물로 도핑된 제 1 다결정 실리콘 층을 형성하여 절연 패드 구조 내의 개구를 충진하고 다결정 실리콘 층 내에 공극을 생성한다. 다결정 실리콘을 평탄화하고 연마하여 절연 패드 구조와 같은 평면상에 오게 하며 공극을 노출시킨다. 공극의 바닥에 위치한 게이트 산화물을 제거하여 기판의 상부 표면을 드러낸다. 제 1 유형과 다른 제 2 유형의 불순물로 가볍게 도핑된 제 2 박막 다결정 실리콘 층을 형성한다. 제 2 유형의 도핑은 바람직하게는 반도체 기판의 유형과 같다. 제 1 유형과 다른 제 2 유형의 불순물로 도핑되는데, 제 2 다결정 실리콘 층의 불순물의 분량보다 많은 불순물의 분량으로 도핑된 제 3 다결정 실리콘 층을 형성한다. 다결정 실리콘을 평탄화하고 연마하여 절연 패드 구조와 같은 평면상에 오게 하며, 이어서 절연 패드 구조의 레벨 아래로 리세스(recess)시킨다. 규화물 형성 금속층을 구조 위에 형성한다. 다결정 실리콘과 접촉하고 있는 금속은 그것과 반응하여 다결정 실리콘 영역 위에 금속 규화물을 형성한다. 반응하지 않은 규화물 형성 금속을 선택적으로 제거한다. 또한 소스 및 드레인 영역을 생성한다.
본 발명의 다른 목적 및 장점은 이어지는 상세한 설명을 참조함으로써 당업자에게 명백해질 것인데, 여기서 도시되고 설명되는 본 발명의 실시예는 본 발명을달성하기 위해 고려된 최상의 모드를 단지 예시하기 위한 것이다. 본 발명의 범주를 일탈하지 않고도 본 발명에 따른 상이한 실시예가 가능하며 다양한 측면에서의 변형이 가능하다. 따라서 이하의 설명은 본질적으로 제한적인 것이 아닌 예시적인 것으로서 간주되어야 한다.
도 1 내지 6은 본 발명의 바람직한 일 실시예에 따른 공정의 여러 단계에서의 구조의 개략도,
도 7은 부동 몸체(floating body)를 구비한 표준 소자에 대해 도 1 내지 6에서 도시한 공정에서 마련된 소자의 Id-Vg 특성을 시뮬레이션하는 그래프,
도 8 내지 15는 본 발명에 따른 다른 공정의 여러 단계에서의 구조의 개략도,
도 16 내지 23은 본 발명의 또다른 실시예에 따른 공정의 여러 단계에서의 구조의 개략도.
도면의 주요 부분에 대한 부호의 설명
2: 실리콘 기판 3: 후부 실리콘 이산화물층
4: 상부 단결정 실리콘 막 5: 실리콘 이산화물층
6: 실리콘 질화물층 7: 유전체 층
8: 다결정 실리콘 9: 얕은 트렌치 절연(STI)
10: 개구 13: 스페이서
15: 부합층 16: 금속 규화물층
17: 실리콘 이산화물층 18: 절연 측벽 스페이서
19: 실리콘 산화물층 21: 다결정 실리콘
본 발명의 이해를 돕기 위해 본 발명에 따른 다양한 실시예의 단계들을 예시하는 도면이 참조될 것이다. 상이한 도면에 있어서의 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
우선, n형 불순물을 언급할 때 특정 단계들은 p형 불순물에도 적용 가능하며 그 역도 마찬가지라는 점을 이해하여야 한다. 또한, 공정이 기판으로서 실리콘 온 절연체(Silicon On Insulator: SOI) 구조를 이용하는 것에 관하여 기술하였지만, 본 발명은 활성 몸체 소자를 달성하기 위한 다른 반도체 기판에도 적용 가능하다. 또한 제 1 유형의 불순물과 제 2 유형의 불순물이 참조로서 언급될 때, 제 1 유형은 n형 또는 p형 불순물을 지칭하며 제 2 유형은 그 반대의 전도성 유형을 지칭한다. 즉, 제 1 유형이 p였으면 제 2 유형은 n이다. 또 제 1 유형이 n이었으면 제 2 유형은 p이다. 실리콘 및 다결정 실리콘에 대한 P형 도펀트에는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 있다. 실리콘 및 다결정 실리콘에 대한 N형 도펀트에는 비소(As), 인(P), 안티몬(Sb) 등이 있다. 또한 적절히 설명하고 본 발명에 대한 이해를 돕기 위해, 제조 공정이 동적 랜덤 액세스 메모리(DynamicRandom Access Memory: DRAM) SOI MOSFET, 로직 소자 또는 고성능 구동 소자를 제공하는 것을 언급할 것이다.
특히, DRAM 제조에 가장 유용한 본 발명의 일 실시예(도 1 참조)에 따르면, 실리콘 기판(2), 후부(back) 실리콘 이산화물층(3), 상부 단결정 실리콘 막(4)을 포함하는 SOI 기판(1)이 제공된다. SOI(실리콘 온 절연체) 기판은 (웨이퍼로부터 시작하여) 실리콘 웨이퍼 제조업체로부터 구입할 수 있으며, 전형적으로 SIMOX(가장 흔한 것으로서, 산소가 있는 상태에서의 실리콘 주입), 접착/에칭 백 또는 스마트컷(SMARTCUT)을 포함하는 몇 가지 알려진 방법 중 어느 하나를 이용하여 제조된다. 전형적으로, 후부 산화물층(3)은 약 500 내지 5000 옹스트롱의 두께를 지니며 더 전형적으로는 약 1000 내지 3000 옹스트롱의 두께를 지닌다. 단결정 실리콘 층(4)은 실리콘 이산화물층(3) 상에 제공된다. 이 층(4)은 전형적으로 약 250 내지 3000 옹스트롱, 더 전형적으로는 약 750 내지 약 2000 옹스트롱의 두께를 지닌다. 얇은 실리콘 이산화물층 및 두꺼운 실리콘 질화물층을 포함하는 패드 구조가 제공된다. 실리콘 이산화물층은 전형적으로 약 40 내지 150 옹스트롱, 더 전형적으로는 약 50 내지 약 80 옹스트롱의 두께를 지닌다. 이 층은 화학 기상 증착법이나 그 밑에 있는 실리콘 층(4)의 열 산화법에 의해 형성할 수 있다. 실리콘 질화물층은 전형적으로 약 500 내지 4000 옹스트롱의 두께를 지닌다. 실리콘 질화물층은 열 및 플라즈마 강화 CVD 등의 CVD법에 의해 형성될 수 있다.
깊은 저장 트렌치는 실리콘 질화물층, 실리콘 이산화물층, 실리콘 층(4), 후부 산화물층(3)의 선택된 부분을 통과하여 실리콘 기판(2) 내로 약 4 내지 8 μm,예를 들면 6 μm만큼 에칭해 들어감으로써 형성될 수 있다.
트렌치는 실리콘 질화물/실리콘 산화물의 복합체인 유전체층(7)으로 절연된다. 도핑된 다결정 실리콘과 같은 도전 재료(8)는 트렌치를 채우는 데 사용된 후, 실리콘 질화물 패드 상부에 맞추어 평탄화될 수 있다. 트렌치 내의 다결정 실리콘(8)은 리세스(recess)되고, 노출된 트렌치 절연체(7)는 전형적으로 실리콘 층(4)의 바닥에 이르기까지 제거된다. 도핑된 다결정 실리콘 층이 다시 트렌치 내에 형성되고 실리콘 질화물층에 대해 평탄화된다. 이 다결정 실리콘은 후속 어레이 MOSFET을 저장 캐패시터에 접속시키는 역할을 한다. 또한 얕은 트렌치 절연(STI)(9)에 의해 한정된 활성 영역은 실리콘 질화물층 내에 개구 또는 트렌치를 만들고 실리콘 이산화물층, 실리콘 층(4), 후부 산화물층(3)까지 에칭함으로써 규정될 수 있다. 이 개구가 사에틸오르소실리케이트(tetraethylorthosilicate: TEOS)의 CVD에 의해 형성된 실리콘 이산화물과 같은 절연 재료로 충진된 다음 평탄화된다. STI 내에서의 실리콘 이산화물은 실리콘 질화물에 대해 선택적으로 리세스될 수 있다. 실리콘 질화물 및 실리콘 이산화물의 패드 구조가 제거된다.
새로운 패드 구조가 형성된다. 이 패드 구조는 실리콘 이산화물의 얇은 층(5)과 실리콘 질화물의 두꺼운 층(6)을 포함한다. 실리콘 이산화물층(5)의 두께는 전형적으로 약 40 내지 150 옹스트롱이고 더 전형적으로는 약 50 내지 80 옹스트롱이다. 층(5)은 화학 기상 증착 또는 그 밑에 있는 실리콘 층(4)의 열산화에 의해 형성될 수 있다.
실리콘 질화물층(6)의 두께는 전형적으로 약 500 내지 4000 옹스트롱이며 더전형적으로는 약 1000 내지 3000 옹스트롱이다. 층(6)은 열 및 플라즈마 강화 CVD를 포함하는 CVD에 의해 형성될 수 있다.
도 2에 도시한 바와 같이, 개구(10)는 알려진 리소그래피 공정을 이용하여 실리콘 패드층(6) 내에 규정된 후, 예를 들어 반응성 이온 에칭(Reactive Ion Etching: RIE)을 이용하여 층(6)을 선택적으로 에칭한다. 층(5)의 노출된 부분은 예를 들어 불소 기반 조성물을 이용하여 에칭된다. 희생 산화물층(도시되지 않음)은 실리콘 질화물 패드(6) 내에 생성된 개구 내에서 성장된다. 그 다음, 문턱 전압(Vt) 테일러 주입물(tailor implants)이 희생층을 통해 제공된다.
희생 산화물층은 완충 HF 습식 에칭 또는 불소 조성물을 포함하는 화학적 다운스트림 에칭(Chemical Downstream Etching: CDE)에 의해 제거된다. 산화물층과 같은 게이트 절연층(12)이 그 밑의 실리콘 층(4)의 열산화에 의해 형성된다. 질화물층이 또한 이용될 수도 있다. 게이트 절연층(12)의 두께는 전형적으로 약 25 내지 약 100 옹스트롱이다.
N+ 도핑된 다결정 실리콘과 같은 제 1 유형의 도펀트로 도핑된 제 1 다결정 실리콘 층이 형성된다(도 3 참조). 다결정 실리콘은 RIE에 노출되어 실리콘 질화물 패드층(6)의 개구의 측벽에 스페이서(13)를 형성한다. 적합한 RIE 공정의 예는 래티스 출판사(Lattice Press)가 간행한 울프(Wolf) 등에 의한 Silicon Processing for the VLSI Era, Vol. 1, Process Technology의 539 내지 585 쪽에 기술되어 있는데, 이 내용은 본 명세서에 참조로서 인용된다. 게이트 절연층(12)의 노출된 부분은 에칭에 의해 제거된다. 티타늄 질화물 또는 탄탈륨 실리콘 질화물과 같은 도전성 확산 장벽 재료로 이루어진 얇은 부합층(15)이 형성된다. 장벽층의 두께는 전형적으로 약 50 내지 약 1000 옹스트롱, 더 전형적으로는 약 100 내지 약 300 옹스트롱이다.
금속 규화물층(16)이 형성되고 실리콘 질화물층(6)의 상부에 맞추어 평탄화된다. 적합한 금속 규화물층의 예로서는 티타늄 규화물, 몰리브덴 규화물, 지르코늄 규화물, 하프늄 규화물, 바나듐 규화물, 니오븀 규화물, 탄탈륨 규화물, 크롬 규화물, 텅스텐 규화물 등이 있다. 이와 같은 것들은 고체 규화물 타겟과 같은 것으로부터 스퍼터링함으로써 형성할 수 있다. 층(15, 16)은 실리콘 질화물층(6)의 상부에 맞추어 평탄화된다. 규화물층(16)의 상부 표면은 질화물 패드(6)의 표면 아래로 리세스될 수 있다.
또다른 실시예에 있어서, 층(16)은 제 2 유형의 불순물로 도핑된 다결정 실리콘 또는 비정질 실리콘일 수 있다. 도핑된 다결정 실리콘 또는 비정질 실리콘 층(16)을 형성한 다음에, 층(15)과 층(16)은 패드 질화물(6)의 상부 표면에 맞추어 평탄화된다. 그 후, 규화물 형성 금속 층이 구조 위에 형성된다.
적합한 규화물 형성 금속으로서는 티타늄, 몰리브덴, 지르코늄, 하프늄, 바나듐, 니오븀, 탄탈륨, 크롬, 텅스텐 등이 바람직하다. 금속은 그 다음에 그것이 접촉하고 있는 다결정 실리콘 또는 비정질 실리콘과 반응하여 다결정 실리콘 또는 비정질 실리콘 상에 금속 규화물(16)을 형성한다. 티타늄의 경우에는 아르곤과 같은 불활성 분위기에서 반응시킬 수 있다.
반응하지 않은 금속은 금속 규화물에 대해 선택적인 에칭 물질을 이용하여제거될 수 있다. 예를 들어, 티타늄의 경우에, 그것은 황산과 과산화 수소의 혼합과 같이 잘 알려진 기법을 이용하면 제거될 수 있다.
층(13, 15, 16)(게이트 전도체)의 상부 표면은 질화물 패드의 상부 표면 밑으로 약 100 내지 500 옹스트롱 정도 리세스된다.
CVD 실리콘 이산화물층(17)이 증착된 후, 실리콘 질화물 패드(6)의 상부 표면에 맞춘 평탄화와 연마가 이어진다. 이것은 도 4에 도시한 바와 같이 게이트 전도체 위에 산화물 절연 덮개(cap)를 형성한다.
실리콘 질화물 패드층(6)은 고온 인산 에칭과 같은 것을 이용하여 제거된다. 패드 산화물층(5)은 남아 있고 소스-드레인 주입에 대한 스크린 산화물로서 기능한다. 절연 측벽 스페이서(18)가 도 5에 도시한 바와 같이 워드 라인 상에 형성된다.
얇은 실리콘 산화물층(19)(도 6참조)이 CVD와 같은 방법에 의해 형성된 다음 그 내에 창(20)을 만들어 비트 라인 접촉을 위하여 그 밑의 확산부를 노출시킨다.
제 1 유형의 도펀트를 포함하는 도핑된 다결정 실리콘(21)이 형성된다. 다결정 실리콘(21)의 가장자리를 다듬기 위한 마스킹 단계가 제공되어 비트 라인 확산에 대한 무경계 접촉부를 생성한다.
그 다음에, 접촉 스터드(stud)의 형성과 다양한 배선 레벨의 정의를 포함하는 통상적인 공정이 수행된다.
제공된 구조는 N+게이트 및 P+게이트를 모두 포함하는데, N+게이트가 SOI의 단결정 실리콘으로부터 격리되는 반면 P+게이트는 그것에 접촉한다.
오프-조건에서 도 6에 도시한 구성의 몸체에 대한 게이트 접촉부가 몸체를 워드 라인에서 저 레벨(0.0 또는 음의 레벨)로 유지시킨다. 이 조건에서 문턱 전압은 가장 큰 값을 갖는다. 워드 라인이 양의 방향으로 경사지게 증가함에 따라, 게이트 전도체의 N+부분에 인가된 전압에 더해서 몸체 대 소스 전위가 올라간다. 이로 인해 소자의 턴온시에, Vt(및 가파른 부 문턱 기울기)가 낮아진다. 도 7에서 이 소자의 시뮬레이션된 Id-Vg 특성이 도 7에서 부동 몸체를 구비한 표준 SOI MOSFET과 비교된다. 오프-전류의 대폭적인 감소, 부 문턱 기울기의 개선, 표준 소자에 비해 증가된 오프-전류에 주목할 필요가 있다. 온-전류가 몸체 구동된 소자에 비해 약 40 % 정도 큰 반면, 오프-전류는 10-4이상 감소된다. 25℃에서의 부 문턱 기울기가 부동 몸체 소자에 대해 80 mV/dec에 달하지만 몸체 구동 소자에 대해서는 60 mV/dec로 떨어진다.
게이트 전압이 경사지게 증가함에 따라, 소스에 가장 가까운 채널의 MOS 게이트 측이 먼저 반전된다. 이것은 전술한 바와 같은 Vt의 동적 저하뿐만 아니라 의사 베이스 폭(psuedo base width)이 동적으로 좁혀지는 결과를 초래한다. 소스에 가장 가까운 MOS 게이트 측면 상의 반전 층은 게이트 전압의 증가에 따른 바이폴라 게인의 증가를 낳는 의사 에미터(소스)에 대한 확장으로서 기능한다. 본 발명의 구조와 관련된 이 동적 바이폴라 이득 효과는 독특한 결과를 낳는다. 본 발명의 소자의 저 오프-전류에 따르는 동적 Vt 저하 효과로 인해 본 발명의 소자는 0.7 볼트와 같은 극히 낮은 전압에서의 사용에 적합하다. 따라서, 통상적인MOSFET을 뛰어 넘는 성능 상의 장점은 상당하다.
도 8 내지 15 및 도 16 및 23에 도시한 본 발명에 따른 또다른 실시예는 게이트 가장자리와 같은 소자의 다른 특징에 대해 게이트와 몸체간의 접촉의 자기 정렬을 제공한다. 또한 그 형태가 고도로 재현 가능하고 게이트 길이와 상관없는 접촉부를 형성하는 바람직한 기술을 제공한다. 본 발명에 따른 몸체에 대한 게이트 접촉부의 크기는 보통의 포토리소그래피 공정에 의해 규정될 수 있는 것에 비해 상당히 작다. 전술한 바와 같이, 반도체 기판의 표면을 따라 난 몸체에 대한 게이트 접촉부의 길이는 바람직하게는 약 200 옹스트롱 이하이며 가장 바람직하게는 약 100 옹스트롱 이하이다. 접촉부의 길이가 200 옹스트롱보다 크면 게이트로 분기되는 소스 전류의 비중이 지나치게 되어 이득을 떨어뜨리기 때문에 바람직하지 않다. 본 발명의 또다른 제조 공정에 따르면, 도 1 내지 6에서 정의된 공정에 대해 전술한 바와 같이 표준 SOI 기판(1), 활성 영역 및 격리 영역이 잘 알려진 통상적인 기술에 의해 제공된다.
활성 영역을 정의하는 데 사용된 원래의 패드층이 제거되고 새로운 패드층 구조가 형성된다. 이 새로운 패드층 구조는 실리콘 질화물층(6) 상에 화학 기상 증착과 같은 방법에 의해 증착된 열적으로 성장된 얇은 실리콘 산화물층(22)을 포함한다(도 8 참조). 이 실리콘 산화물층(22)을 관통하는 개구(10)와 실리콘 질화물층(6) 및 얇은 실리콘 산화물층(5)을 포함하는 패드 구조가 RIE를 이용한 하부의 단결정 실리콘 층(4)에 이르는 에칭에 의해 제공된다. 이 개구(10)는 후속 하여 형성될 게이트 접촉 배선 레벨의 모양을 결정한다.
그 다음, 희생 산화물층(도시되지 않음)이 개구(10) 내에서 하부의 단결정 실리콘 층(4)의 열 산화에 등의 방법에 의해 성장된다. Vt 조절 주입물이 이어서 제공된다.
그 다음, 실리콘 질화물층(6)의 가장자리 또는 측벽(23)을, 예를 들어 인산 에칭 조성물을 이용하여, 상부 실리콘 산화물층(22) 위로부터 리세스시키거나 뒤로 당긴다. 이 에칭 공정은 극히 잘 제어되며 실리콘 질화물층(6) 위에 걸치는 상부 산화물층(22)의 정확한 양을 결정하는 데 쉽게 이용될 수 있다.
희생 산화물층은 그 다음에 습식 담금 에칭과 같은 방법을 이용하여 벗겨진다. 실리콘 이산화물과 같은 게이트 절연층(12)이 그 밑의 실리콘 층(4)의 열 산화에 의해 형성된다. 게이트 절연층(12)의 두께는 전형적으로 약 25 내지 100 옹스트롱, 더 전형적으로는 약 30 내지 약 80 옹스트롱이다(도 9 참조).
도 10에 도시한 바와 같이 도핑되지 않은 다결정 실리콘 층(24)이 패드층 내의 개구(10)를 완전히 충진하도록 형성된다. 그러나, 증착 공정 및 상부 실리콘 산화물(22)이 패드 실리콘 질화물층(6)의 일부에 걸친다는 점 때문에, 공극(25)이 다결정 실리콘 층(24) 내에 형성된다. 이 공극(25)은 나중에 게이트 전도체의 가장자리가 될 것들의 중간에 위치할 것이다.
다음에, 도 11에 도시한 바와 같이 다결정 실리콘(24)을 실리콘 질화물층(6)과 같은 평면에 오도록 CMP 연마를 이용하여 평탄화하고 연마한다. 이 연마 공정은 상부 산화물층 및 실리콘 질화물층의 일부를 제거한다. 또한, 도 11에 도시한 바와 같이, 이 공정은 다결정 실리콘(24) 내의 공극(25)을 노출시킨다.
그 다음, 공극(25)의 바닥에 있는 게이트 절연체(12)를 완층 HF와 같은 불소 기반 에칭을 이용하여 에칭시켜 실리콘 층(4)의 상부를 노출시킨다.
티타늄, 텅스텐, 니오븀, 탄탈륨, 몰리브덴, 지르코늄, 하프늄, 바나듐, 크롬과 같은 규화물 형성 금속 층(41)을, 도 12에 도시한 바와 같이, 다결정 실리콘(24) 내의 갭 또는 공극(25)을 완전히 충진시키기 위해 전체 구조에 결쳐 전면적으로 덮는다.
티타늄과 같은 금속은 이어서 그것이 접촉하고 있는 다결정 실리콘과 반응함으로써 다결정 실리콘 상에 금속 규화물(16)을 형성한다(도 13 참조). 티타늄의 경우에, 이와 같은 반응은 아르곤과 같은 불활성 분위기에서 이루어질 수 있다. 실리콘 질화물 상의 티타늄과 같은 반응하지 않은 금속을 티타늄 규화물에 대해 선택적인 에천트를 이용하여 제거할 수 있다. 이와 같은 에천트의 일예로 황산과 과산화수소 조성물이 있을 수 있다.
또한 질화물 위에 형성되었을 수도 있는 티타늄 질화물의 미약한 또는 얇은 층이 티타늄 규화물을 그다지 많이 소모하지 않고도 이 에천트 조성물로서 쉽게 제거될 수 있다. 이것은 게이트 다결정 실리콘이 SOI MOSFET의 몸체에 대한 게이트 전도체에 또한 접촉하는 저 저항 금속으로 씌워진 게이트 구조를 제공한다.
원하는 특정 유형의 소자에 적합한 게이트 전도체의 일함수를 설정하기 위해 N+ 혹은 P+ 형 불순물(26)이 주입된 게이트 다결정 실리콘을 규화물을 통해 주입할 수 있다(도 14 참조). 다결정 실리콘 내에서의 급속한 확산 때문에 게이트 주입이 게이트 다결정 실리콘의 상부에 도달하기만 하면 족하다. 이것은 채널 영역이 반대 도핑될 가능성을 줄인다. 실리콘 규화물층의 두께는 게이트 도핑 주입이 채널 영역을 반대 도핑하지 않고 실리콘 규화물층을 통해 소스/드레인 확산부를 형성하는데 사용될 수 있도록 형성할 수 있다. 실리콘 규화물의 전형적인 두께는 약 100 내지 600 옹스트롱이며 더 전형적으로는 약 200 내지 약 500 옹스트롱이다. 소스/드레인 접합의 깊이는 실리콘 막 두께에 의해 제한되어 스트래글(straggle) 문제를 덜 심각하게 한다.
실리콘 질화물층(6)은 잘 알려진 바와 같이 게이트 전도체 및 측벽 스페이서에 대한 선택적인 에천트를 이용하여 제거할 수 있다. 원할 경우에 이 특정 시점에서 소스/드레인 주입(27)을 수행할 수 있다(도 15). 또한, 이전의 저도핑 밀도 소스/드레인 공정이 실리콘 질화물을 통해 수행했을 때, 그 시점에서 추가적인 고농도 소스/드레인 주입을 수행하는 것이 바람직할 수 있다.
또한, 원할 경우에, 질화물이 아직 존재할 때 게이트 다결정 실리콘을 주입하지 않고 실리콘 질화물을 제거한 후 이와 같이 주입할 수도 있으며, 그러면 다결정 실리콘 및 소스/드레인 영역을 동시에 도핑할 수도 있다.
이에 이어서, 해당 분야에서 잘 알려진 바와 같이 통상적인 라인의 중앙부(Middle Of Line: MOL) 및 라인의 후면 끝(Back End Of Line: BEOL) 공정을 수행할 수 있다.
또다른 실시예에 있어서, 공정을 도 11에 도시한 바와 같이 공극을 노출시키고 공극의 바닥에 있는 게이트 절연체를 에칭시킬 때까지, 제 1 유형(예를 들면 N+형)의 불순물로 도핑된 다결정 실리콘을 도핑되지 않은 다결정 실리콘(24) 대신에사용하는 것을 제외하고, 도 8 내지 15에 도시한 바와 같은 방식으로 수행할 수 있다.
이 단계(도 18 참조)에서, 얇은 재료를 증착하고 이어서 측벽 상에 잔류 재료만을 남기는 반응성 이온 에칭법을 수행함으로써 공극(25)의 측벽 상에 확산 장벽 층(29)을 선택적으로 형성할 수 있다. 적합한 확산 장벽 층은 티타늄 질화물, 탄탈륨 실리콘 질화물, TaSiN과 같은 도전성 재료나 실리콘 질화물과 같은 절연 재료를 포함한다. 확산 장벽 층의 두께는 전형적으로 약 20 내지 약 50 옹스트롱이며 더 전형적으로는 약 30 내지 40 옹스트롱이다.
제 2 유형의 불순물로 도핑된 얇은 제 2 다결정 실리콘 층(30)을 저온 epi와 같은 공정을 이용하여 형성한다(도 19 참조). 이 층의 두께는 전형적으로 약 20 내지 약 50 옹스트롱이며 더 전형적으로는 약 30 내지 40 옹스트롱이다. 그 다음에, 고 농도의 제 2 유형의 불순물로 도핑된 제 3 다결정 실리콘 층(31)을 형성한다. 이 층의 두께는 전형적으로 약 100 내지 약 500 옹스트롱이며 더 전형적으로는 약 200 내지 400 옹스트롱이다. 저온 epi 형성 공정을 이용하면 제 2 유형의 불순물로 도핑된 다결정 실리콘과 제 1 유형의 불순물로 도핑된 다결정 실리콘과의 상호 확산이 최소화될 수 있다. 그러나, 선택하기에 따라 확산 장벽 층이 사용되면, 확산 장벽 재료가 이 상호 확산을 방지할 수 있기 때문에 더 높은 온도에서 epi 형성을 수행할 수도 있다. 층(31)에서의 도펀트 레벨은 층(30)에서의 그것보다 높다. 전형적으로 층(30)에 대한 도펀트 농도는 약 5x1015/cm3내지 약5x1017/cm3이고, 층(31)에 대한 도펀트 농도는 약 5x1019/cm3내지 약 5x1021/cm3이다.
그 후, 다결정 실리콘은 실리콘 질화물 패드(6)의 상부에 이르기까지 평탄화된 다음, 그 밑의 원하는 거리까지 리세스된다(도 21 참조). 이것은 반응성 이온 에칭법을 이용하여 수행한다.
전술한 금속과 같은 규화물 형성 금속 층, 바람직하게는 텅스텐 또는 티타늄 또는 니오븀을 표면 위에 형성하고, 그것이 접촉하고 있는 노출된 다결정 실리콘과 반응시켜 규화물층을 형성한다. 전형적으로, 이 규화물층의 두께는 약 100 내지 1000 옹스트롱, 더 전형적으로는 약 300 내지 600 옹스트롱이다.
질화물 상의 반응하지 않은 금속은 규화물에 대한 선택적인 에칭 공정을 이용하여 제거한다. 티타늄의 경우에, 이와 같은 에천트는 황산과 과산화수소의 조성물을 포함한다(도 21 참조).
예를 들어 화학 기상 증착된 실리콘 산화물과 같은 실리콘 산화물 덮개 층(32)을 형성하고 실리콘 질화물 패드층의 상부까지 평탄화시킨다. 이로써 게이트 전도체 위에 절연 덮개가 형성된다. 확산부에 대한 무경계 접촉부를 원할 때 이와 같은 것을 수행할 수 있다.
다음에, 질화물 패드를 제거하고 소스/드레인 주입(27)을 수행한다. 게이트 측벽 절연 스페이서(33)를 형성할 수 있다(도 23 참조). 소자는 해당 분야에 알려져 있듯이 원하는 구조를 형성하기 위한 통상적인 처리에 들어갈 수 있다.
전술한 내용은 본 발명을 설명하고 기술한다. 또한 이상의 설명은 본 발명의 바람직한 실시예를 예시하고 설명하지만, 전술한 바와 같이, 본 발명은 다른 조합, 수정, 환경에서 이용 가능하며 여기에서 표현된 본 발명의 개념의 범위 내에서 이상의 개시 및/또는 해당 분야의 기술 또는 지식에 맞게 변경 또는 변형을 할 수 있음을 이해해야 할 것이다. 이상에서 언급한 실시예는 본 발명의 최선의 실행 모드를 설명하도록 의도되며 당업자가, 다른 실시예 및 본 발명의 특정한 응용 또는 이용을 도모하는데 요구되는 다양한 변형을 통해, 본 발명을 이용할 수 있도록 한다. 따라서, 이상의 서술은 여기에서 기술된 형태만으로 본 발명을 제한하지 않도록 의도된다. 또한, 첨부하는 청구항은 또다른 실시예를 포함하는 의도로 작성되었다.
본 발명에 따라 활성 FET 영역을 포함하는 활성 FET 몸체 소자가 제공되는데, 활성 FET는 게이트, 몸체, 게이트와 활성 FET 영역 내에 위치한 몸체 영역 사이의 전기적 접속부를 구비하며, 전기적 접속부는 소자를 제조하는 다양한 방법에 따라 제공된다. 이로써, 본 발명에 따른 활성 FET 몸체 소자는 빠른 전하 평형, 오프-전류의 대폭적인 감소, 온-전류의 증가를 달성할 수 있다.

Claims (16)

  1. 활성 FET 영역을 포함하는 활성 FET 몸체 소자에 있어서,
    활성 FET 영역은 게이트, 몸체 영역, 상기 게이트와 활성 FET 영역 내에 위치한 상기 몸체 영역 사이의 전기적 접속부를 구비하며,
    상기 전기적 접속부는 실질적으로 상기 FET 의 폭 전체에 걸쳐 있는
    활성 FET 몸체 소자.
  2. 활성 FET 영역을 포함하되, 상기 활성 FET 영역은 게이트, 몸체 영역, 상기 게이트와 상기 활성 FET 영역 내에 위치한 상기 몸체 영역 사이에 전기적 접속부를 구비하며, 상기 전기적 접속부는 실질적으로 상기 FET의 폭 전체에 걸쳐 있는 활성 FET 몸체 소자 제조 방법에 있어서,
    반도체 기판, 활성 소자 영역, 격리 영역을 구비하는 구조를 제공하는 단계와,
    상기 기판 상에 절연 패드 구조를 제공하는 단계와,
    패드 구조 내에 기판까지 닿는 개구를 규정하여 후속 게이트 접촉부의 모양을 결정하는 단계와,
    희생 산화물층을 제공하는 단계와,
    문턱 전압(Vt)을 조절하기 위해 도펀트를 주입하는 단계와,
    상기 희생 산화물층을 제거하고 게이트 절연체 층을 형성하는 단계와,
    도핑된 다결정 실리콘 층을 형성하고 상기 도핑된 다결정 실리콘 층을 에칭하여 상기 패드 구조 내의 개구 측벽 상에 도핑된 다결정 실리콘 스페이서를 생성하는 단계와,
    전도성 장벽 재료, 도핑된 비정질 실리콘, 도핑된 다결정 실리콘으로 구성된 그룹으로부터 선택된 재료로 이루어진 부합층을 형성하는 단계와,
    금속 규화물과 규화물 형성 금속으로 구성된 그룹으로부터 적어도 하나의 재료를 증착(deposit)하되, 상기 재료가 상기 규화물 형성 금속일 때, 상기 규화물형성 금속을 상기 금속과 접촉하고 있는 다결정 실리콘 또는 비정질 실리콘과 반응시켜 다결정 실리콘 또는 비정질 실리콘 상에 금속 규화물을 형성하는 단계와,
    상기 금속 규화물을 상기 격리 패드 상부에 맞추어 평탄화시키고 상기 도전성 확산 장벽 재료에 의해 경계 지워진 공동을 충진하는 단계와,
    상기 격리 패드에 의해 보호되지 않은 상기 도핑된 다결정 실리콘, 전도성 확산 장벽 재료, 금속 규화물의 부분을 에칭하는 단계와,
    상기 격리 패드를 제거하는 단계와,
    소스 및 드레인 영역을 주입하는 단계를 포함하는
    활성 FET 몸체 소자 제조 방법.
  3. 제 9 항에 있어서,
    상기 부합층이 도핑된 다결정 실리콘을 포함하는 활성 FET 몸체 소자 제조 방법.
  4. 제 11 항에 있어서,
    상기 부합층이 상부 층과 하부 층의 두 개의 도핑된 다결정 실리콘 층을 포함하되, 상기 상부층이 상기 하부층보다 더 고도로 도핑된 활성 FET 몸체 소자 제조 방법.
  5. 제 9 항에 있어서,
    상기 게이트 전도체 위에 실리콘 산화물 덮개를 형성하는 단계를 더 포함하는 활성 FET 몸체 소자 제조 방법.
  6. 제 13 항에 있어서,
    상기 실리콘 산화물 덮개를 상기 격리 덮개의 제거에 앞서서 형성하며, CVD 실리콘 산화물층을 형성하는 단계와, 상기 격리 패드 상부에까지 그것을 평탄화하고 연마하는 단계를 포함하는 활성 FET 몸체 소자 제조 방법.
  7. 제 9 항에 있어서,
    무경계 비트 라인 접촉부를 생성하고, 접촉 스터드를 형성하고, 배선 레벨을정의하기 위해 랜딩 패드를 형성하는 단계를 더 포함하는 활성 FET 몸체 소자 제조 방법.
  8. 활성 FET 영역을 포함하되, 상기 활성 FET 영역은 게이트, 몸체 영역, 상기 게이트와 상기 활성 FET 영역 내에 위치한 상기 몸체 영역 사이에 전기적 접속부를 구비하며, 상기 전기적 접속부는 실질적으로 상기 FET 의 폭 전체에 걸쳐 있는 활성 FET 몸체 소자 제조 방법에 있어서, 상기 방법이
    반도체 기판, 활성 소자 영역, 격리 영역을 구비하는 구조를 제공하는 단계와,
    상기 기판 상에 절연 패드 구조를 제공하는 단계와,
    상기 패드 구조 상에 절연층을 제공하되, 상기 절연층은 그것이 접촉하고 있는 상기 패드 구조의 재료와 다른 재료인 단계와,
    상기 절연층 및 상기 패드 구조를 통하여 상기 기판에까지 닿는 개구를 정의하여 후속 게이트 접촉부의 모양을 결정하는 단계와,
    희생 산화물층을 제공하는 단계와,
    문턱 전압(Vt)을 조절하기 위해 도펀트를 주입하는 단계와,
    상기 절연 패드 구조의 측벽의 일부를 에칭하여 상기 절연층이 상기 패드 구조에 걸치도록 하는 단계와,
    상기 희생 산화물층을 제거하는 단계와,
    게이트 절연체 층을 형성하는 단계와,
    도핑되지 않은 다결정 실리콘 층을 형성하여 상기 절연 패드 구조 내의 상기 개구를 충진하고 도핑되지 않은 다결정 실리콘 층 내에 공극이 생성되는 단계와,
    상기 다결정 실리콘 층을 평탄화하고 연마하여 그것을 상기 절연 패드 구조와 동일 평면에 오도록 함으로써 상기 공극을 노출시키는 단계와,
    상기 공극의 바닥에 위치한 게이트 절연체를 제거하여 그 밑의 상기 기판의 상부 표면을 노출시키는 단계와,
    실리콘 규화물 형성 금속을 상기 공극의 충진부를 포함하는 상기 구조 위에 형성하는 단계와,
    상기 금속을 상기 금속과 접촉하고 있는 도핑되지 않은 실리콘과 반응시켜다결정 실리콘 영역 위에 금속 규화물을 형성하는 단계와,
    비 반응성의 규화물 형성 금속을 선택적으로 제거하는 단계와,
    상기 다결정 실리콘을 도핑하여 게이트 도전체를 형성하는 단계와,
    소스 및 드레인 영역을 형성하는 단계
    를 포함하는 활성 FET 몸체 소자 제조 방법.
  9. 제 18 항에 있어서,
    상기 절연 패드 구조의 측벽의 일부를 인산 조성물로 에칭하여 상기 절연층을 상기 구조에 걸쳐지도록 하는 단계를 포함하는 활성 FET 몸체 소자 제조 방법.
  10. 제 18 항에 있어서,
    상기 절연 구조를 제거하고 이어서 반응하지 않은 실리콘 규화물 형성 금속을 제거하는 단계를 포함하는 활성 FET 몸체 소자 제조 방법.
  11. 활성 FET 영역을 포함하되, 상기 활성 FET 영역은 게이트, 몸체 영역, 상기 게이트와 상기 활성 FET 영역 내에 위치한 상기 몸체 영역 사이에 전기적 접속부를 구비하며, 상기 전기적 접속부는 실질적으로 상기 FET 의 폭 전체에 걸쳐 있는 활성 FET 몸체 소자 제조 방법에 있어서,
    반도체 기판, 활성 소자 영역, 격리 영역을 구비하는 구조를 제공하는 단계와,
    상기 기판 상에 절연 패드 구조를 제공하는 단계와,
    상기 패드 구조 상에 절연층을 제공하되, 상기 절연층은 그것이 접촉하고 있는 상기 패드 구조의 재료와 다른 재료인 단계와,
    상기 기판에까지 닿는 개구를 상기 절연층 및 상기 패드 구조 내에 정의하여 후속 게이트 접촉부의 모양을 결정하는 단계와,
    희생 산화물층을 제공하는 단계와,
    문턱 전압(Vt)을 조절하기 위해 도펀트를 주입하는 단계와,
    상기 절연 패드 구조의 측벽의 일부를 에칭하여 상기 절연층이 상기 패드 구조에 걸치도록 하는 단계와,
    상기 희생 산화물층을 제거하는 단계와,
    게이트 절연체 층을 형성하는 단계와,
    제 1 유형의 불순물로 도핑된 다결정 실리콘 층을 형성하여 상기 절연 패드 구조 내의 상기 개구를 충진하고 상기 다결정 실리콘 층 내에 공극을 생성하는 단계와,
    상기 다결정 실리콘 층을 평탄화하고 연마하여 그것을 상기 절연 패드 구조와 동일 평면에 오도록 하고 상기 공극을 노출시키는 단계와,
    상기 공극의 바닥에 위치한 게이트 절연체를 제거하여 상기 기판의 상기 상부 표면을 노출시키는 단계와,
    상기 제 1 유형과 다른 제 2 유형의 불순물로 약하게 도핑된 얇은 다결정 실리콘 층을 형성하는 단계와,
    상기 제 1 유형과 다른 제 2 유형의 불순물로 도핑된 제 2 다결정 실리콘 층을 형성하되, 상기 제 1 다결정 실리콘 층의 불순물의 분량이 상기 제 2 다결정 실리콘 층의 그것보다 많은 단계와,
    상기 다결정 실리콘 층을 평탄화하고 연마하여 그것을 상기 절연 패드 구조와 동일 평면에 오도록 하고 상기 다결정 실리콘 층이 상기 절연 패드 구조의 레벨 아래에 오도록 리세스시키는 단계와,
    실리콘 규화물 형성 금속을 상기 구조 위에 형성하는 단계와,
    상기 금속을 상기 금속과 접촉하고 있는 다결정 실리콘과 반응시켜 다결정 실리콘 영역 상에 금속 규화물을 형성하는 단계와,
    반응하지 않은 규화물 형성 금속을 선택적으로 제거하는 단계와,
    소스 및 드레인 영역을 형성하는 단계
    를 포함하는 활성 FET 몸체 소자 제조 방법.
  12. 제 30 항에 있어서,
    상기 절연 패드 구조의 측벽의 일부를 인산 조성물로 에칭하여 상기 절연층이 상기 패드 구조에 걸쳐지도록 하는 단계를 포함하는 활성 FET 몸체 소자 제조 방법.
  13. 제 30 항에 있어서,
    상기 공극의 측벽에 확산 장벽 층을 제공하는 단계를 더 포함하는 활성 FET 몸체 소자 제조 방법.
  14. 제 30 항에 있어서,
    반응하지 않은 실리콘 규화물 형성 금속을 선택적으로 제거한 다음 실리콘 이산화물층을 형성하는 단계와 그것을 상기 절연 패드 구조의 상부에까지 평탄화하는 단계를 더 포함하는 활성 FET 몸체 소자 제조 방법.
  15. 제 30 항에 있어서,
    상기 절연 패드 구조를 제거하고 이어서 상기 반응하지 않은 실리콘 규화물 형성 금속을 선택적으로 제거하는 단계를 더 포함하는 활성 FET 몸체 소자 제조 방법.
  16. 제 30 항에 있어서,
    상기 게이트의 측벽 상에 절연 스페이서를 제공하는 단계를 더 포함하는 활성 FET 몸체 소자 제조 방법.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3568385B2 (ja) * 1998-03-16 2004-09-22 沖電気工業株式会社 半導体装置の製造方法
JP4540142B2 (ja) * 1999-01-19 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2000311871A (ja) * 1999-04-27 2000-11-07 Nec Corp 半導体装置の製造方法
JP2000332242A (ja) * 1999-05-21 2000-11-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6221767B1 (en) * 1999-10-28 2001-04-24 United Microelectronics Corp. Method of fabricating a silicide landing pad
US6429056B1 (en) * 1999-11-22 2002-08-06 International Business Machines Corporation Dynamic threshold voltage devices with low gate to substrate resistance
US6555446B1 (en) * 1999-12-10 2003-04-29 Texas Instruments Incorporated Body contact silicon-on-insulator transistor and method
US6433371B1 (en) * 2000-01-29 2002-08-13 Advanced Micro Devices, Inc. Controlled gate length and gate profile semiconductor device
US6635552B1 (en) 2000-06-12 2003-10-21 Micron Technology, Inc. Methods of forming semiconductor constructions
TW509984B (en) * 2000-07-24 2002-11-11 United Microelectronics Corp Manufacture method of metal silicide
TW501227B (en) * 2000-08-11 2002-09-01 Samsung Electronics Co Ltd SOI MOSFET having body contact for preventing floating body effect and method of fabricating the same
DE10041748A1 (de) * 2000-08-27 2002-03-14 Infineon Technologies Ag SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren
US6583460B1 (en) * 2000-08-29 2003-06-24 Micron Technology, Inc. Method of forming a metal to polysilicon contact in oxygen environment
US6429070B1 (en) * 2000-08-30 2002-08-06 Micron Technology, Inc. DRAM cell constructions, and methods of forming DRAM cells
US6448131B1 (en) * 2001-08-14 2002-09-10 International Business Machines Corporation Method for increasing the capacitance of a trench capacitor
KR20030070652A (ko) * 2002-02-26 2003-09-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100483564B1 (ko) * 2002-05-14 2005-04-15 재단법인서울대학교산학협력재단 전계 효과 트랜지스터 및 그의 제조 방법
US6869853B1 (en) 2002-12-18 2005-03-22 Cypress Semiconductor Corporation Fabrication of a bipolar transistor using a sacrificial emitter
US6803611B2 (en) * 2003-01-03 2004-10-12 Texas Instruments Incorporated Use of indium to define work function of p-type doped polysilicon
US6964897B2 (en) * 2003-06-09 2005-11-15 International Business Machines Corporation SOI trench capacitor cell incorporating a low-leakage floating body array transistor
KR100543004B1 (ko) * 2003-09-18 2006-01-20 삼성에스디아이 주식회사 평판표시장치
KR100574358B1 (ko) * 2003-12-29 2006-04-27 삼성전자주식회사 반도체 장치 및 그 제조방법
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
JP4680850B2 (ja) 2005-11-16 2011-05-11 三星モバイルディスプレイ株式會社 薄膜トランジスタ及びその製造方法
KR100729055B1 (ko) * 2005-11-29 2007-06-14 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조 방법
KR100722112B1 (ko) * 2005-12-09 2007-05-25 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법
KR100729054B1 (ko) * 2005-11-16 2007-06-14 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조 방법
US8148780B2 (en) 2009-03-24 2012-04-03 Micron Technology, Inc. Devices and systems relating to a memory cell having a floating body
US7929343B2 (en) 2009-04-07 2011-04-19 Micron Technology, Inc. Methods, devices, and systems relating to memory cells having a floating body
US9240354B2 (en) * 2012-11-14 2016-01-19 Globalfoundries Inc. Semiconductor device having diffusion barrier to reduce back channel leakage
CN104251751B (zh) * 2014-09-26 2017-01-25 中国科学院半导体研究所 一种多感官集成的电子皮肤及其制造方法
CN107611168B (zh) * 2017-08-24 2020-07-10 长江存储科技有限责任公司 一种消除体效应中窄沟道效应影响的mos器件结构

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4359816A (en) * 1980-07-08 1982-11-23 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits
US4716131A (en) * 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
JPS6293977A (ja) * 1985-10-21 1987-04-30 Seiko Epson Corp 固体撮像装置
JPH02302044A (ja) * 1989-05-16 1990-12-14 Fujitsu Ltd 半導体装置の製造方法
KR940010564B1 (ko) * 1991-10-10 1994-10-24 금성일렉트론 주식회사 전계효과 트랜지스터 및 그 제조방법
JPH05343669A (ja) * 1992-06-08 1993-12-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR0161380B1 (ko) * 1994-12-28 1998-12-01 김광호 반도체장치의 트랜지스터 및 그 제조방법
US5714393A (en) * 1996-12-09 1998-02-03 Motorola, Inc. Diode-connected semiconductor device and method of manufacture
US6025232A (en) * 1997-11-12 2000-02-15 Micron Technology, Inc. Methods of forming field effect transistors and related field effect transistor constructions

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Publication number Publication date
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