KR100483564B1 - 전계 효과 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 전계 효과 트랜지스터 및 그의 제조방법에 관한 것으로, SOI((Silicon-On-Insulator)기판을 이용하여, 게이트의 형상을 'T'자형을 갖는 소자를 제조함으로써, 넓은 디자인 창의 게이트 길이(L1)를 제공하고, 채널영역에서 바라보는 게이트 길이(L2)는 상대적으로 짧아, 극소 채널 형성이 용이하고, 게이트의 지연 및 저항을 줄여 소자의 동작을 빠르게 할 수 있는 효과가 있다.
더불어, 소스와 드레인 영역(3a,3b)의 실리콘층 두께(T0)는 채널의 두께(T2)보다 두껍게 하여, 저 저항으로 소스/드레인을 동작시킬 수 있는 효과가 발생한다.
Description
본 발명은 전계 효과 트랜지스터 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 에스오아이(Silicon-On-Insulator, 이하 'SOI'라 칭함.)기판을 이용하여, 게이트의 형상을 'T'자형으로 형성함으로써, 극소 채널 형성이 용이하고, 게이트의 신호전달 지연 및 저항을 줄여 소자의 동작을 빠르게 할 수 있는 전계 효과 트랜지스터 및 그의 제조 방법에 관한 것이다.
일반적으로 금속-산화막-반도체 전계 효과 트랜지스터( Metal-Oxide- Semiconductor Field Effect Transistor, 이하 'MOSFET'라 칭함.)는 고성능화 및 고집적화의 일환으로 소자 크기의 축소화가 진행되어 왔다.
향후, 사용될 극소 채널 길이를 가지는 트랜지스터를 구현하기 위해서는 필수적으로 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 단채널 효과(Short Channel Effect)를 효율적으로 억제해야 한다.
최근, 몇 년 동안, 고성능의 전계 효과 트랜지스터 소자를 구현하기 위해 게이트 길이를 수십 ㎚ 정도까지 축소화하기 위한, 많은 연구들이 진행되었다.
그러나, 연구 결과로 발표된 반도체 소자는 제조 공정의 복잡성 및 높은 생산비용에 따른 문제들을 내재하고 있었다.
그러므로, 단채널 효과가 억제되며, 전계 효과 특성이 우수한 고성능 전계 효과 트랜지스터를 구현하기 위하여, 소자 구조를 개선하는 것이 필요하게 되었다.
따라서, 기존의 벌크(Bulk) 실리콘에서 평면 구조(Planar structure)의 소자를 그대로 축소화(Scaling-down)해서 사용하는 경우, 안정된 소자 동작을 기대하기가 어려워, 벌크 실리콘의 대안으로 SOI기판 상에서 전계 효과 트랜지스터를 만드는 방법이 수년 전부터 연구되었다.
SOI 기판 상에서 제조되어지는 전계 효과 트랜지스터(이하 'MOSFET'라 칭함.)의 경우, 완전 공핍형(Fully Depleted Type)과 부분 공핍형(Partially Depleted Type)의 동작 모드에 따라 소자의 구조가 달라질 수 있다.
먼저, 완전 공핍형 동작 모드를 갖는 소자는 채널이 완전 공핍됨에 따라 기판이 플로팅(Floating)됨으로 인한 킨크(Kink) 효과같은 플로팅 바디 특성이 발생되지 않고, 서브쓰레숄드(Subthreshold)특성 및 단채널 특성이 우수하다.
더불어, 수직 방향 전계가 낮아짐으로 인한 채널 이동도(Mobility)의 증가로 인하여 드레인 포화 전류가 증가되는 장점이 있다.
그러나, 이 완전 공핍형 동작 모드를 갖는 소자는 완전 공핍 동작을 위해 사용하는 얇은 SOI기판에서 소스/드레인 저항이 매우 커서 드레인 전류가 작아지게 되고, MOSFET 소자 제조 공정에서 소스/드레인 영역의 실리사이드 공정이 얇은 SOI기판으로 인해 적용되기가 어려우며, 오히려 접합파괴가 일어날 수 있는 단점이 있다.
이와는 대조적으로 부분 공핍 동작모드를 갖는 소자는 전술된 완전 공핍형 동작 모드를 갖는 소자의 장점과 단점에 반대인 특성을 갖는다. 그리고, 부분 공핍형 동작 모드를 갖는 소자는 바디(Body)가 플로팅되어 기판 전압이 불안정하고, 이에 의해서 MOSFET에 회로설계에 악영향을 미친다.
결국, SOI기판에서 MOSFET를 제조하는 방법은 완전공핍 동작을 수행하면서, 기존의 벌크 실리콘에서의 소자 제조 기술을 기반으로 연구가 진행되어야 한다.
한편, MOSFET의 게이트를 형성하는 방법은 수년 전부터 광학적인 방법을 통해서 게이트를 형성하는 것 외에, 채널 방향으로 만들어지는 측벽을 이용하여 원래 설계된 게이트 길이보다 축소된 게이트 구조를 형성하는 연구가 제시되었으나, 제조방법 및 소자 구조의 측면에서 실제 소자 제작으로 활용하기 위한 개선의 여지가 있었다.
이에 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 게이트를 채널 방향으로 만들어지는 측벽을 통해 형성함으로써, 미세 게이트 구현 및 게이트 저항 및 지연 문제를 해결하면서, 이와 동시에 소스/드레인의 저항을 낮추고, 접합 파괴 문제를 가지지 않으며, 자기 정렬(Self alignment)되는 전계 효과 트랜지스터의 구조 및 그의 제조방법을 제공하는 데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위한 바람직한 양태(樣態)는, SOI(Silicon on Insulator)기판(10)의 실리콘 층 내부 양측면에 형성되고, 상호 이격되게 형성된 소스영역(3a) 및 드레인영역(3b)과;
상기 소스와 드레인영역(3a,3b)의 사이에 이격되고, 채널영역인 실리콘층의 상부에 형성된 한 쌍의 절연성 제 1 측벽(14a,14b)과;
상기 한 쌍의 제 1 측벽(14a,14b)과 실리콘층의 상부에 형성된 게이트(16")와;
상기 게이트(16")와 한 쌍의 제 1 측벽(14a,14b) 및 실리콘층의 사이에 개재되어 있는 게이트절연막(15)과;
상기 게이트(16"), 한 쌍의 제 1 측벽(14a,14b), 게이트절연막(15)의 측면을 감싸며, 상기 소스와 드레인영역(3a,3b)의 상부 각각에 형성된 제 2 측벽(17a,17b)과;
상기 소스와 드레인영역(3a,3b)과 게이트(16")의 상부에 각각 형성된 실리사이드층(18,19,20)으로 구성된 전계 효과 트랜지스터가 제공된다.
상기한 본 발명의 목적을 달성하기 위한 바람직한 다른 양태(樣態)는, 제 1 실리콘층(1), 실리콘 산화막(2) 및 제 2 실리콘층(3)으로 이루어진 SOI기판(10)의 상부에 산화막(11)과 질화막(12)을 순차적으로 증착하는 제 1 단계와;
상기 질화막(12)과 산화막(11)을 순차적으로 제거하여 제 2 실리콘층(3)의 일부를 노출시키고, 게이트가 형성될 영역(13)을 형성하는 제 2 단계와;
상기 질화막(12)을 마스크로 하여 상기 게이트가 형성될 영역(13)에 노출된 제 2 실리콘층(3)을 부분적으로 식각하여 일정 두께만큼 제거하는 제 3 단계와;
상기 게이트가 형성될 영역(13)의 내부에 상호 이격된 한 쌍의 제 1 측벽(14a,14b)을 노출된 제 2 실리콘층(3)의 양측면에서 상기 질화막(12)의 일부면까지 감싸도록 형성하여 노출된 실리콘층을 축소시키는 는 제 4 단계와;
상기 제 1 측벽(14a,14b)과 축소된 크기의 제 2 실리콘 노출부(3a)를 감싸며, 게이트 절연막(15)을 형성하는 제 5 단계와;
상기 질화막(12)과 게이트 절연막(15)의 상부에 다결정 실리콘층(16)을 형성하고, 상기 질화막(12) 상부면이 노출되도록 상기 다결정 실리콘층(16)을 제거하고 평탄화시키는 제 6 단계와;
상기 질화막(12)과 산화막(11)을 식각공정으로 제거하고, 이온 주입을 통해 도펀트를 도핑시켜, 제 2 실리콘층(3)에 소스와 드레인 영역(3a,3b)을 형성하고, 다결정 실리콘층(16')을 게이트(16")로 형성하는 제 7 단계와;
상기 소스와 드레인영역(3a,3b)과 게이트(16")의 상부에 각각 실리사이드층(18,19,20)을 형성하는 제 8 단계로 구성되어 있는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 1은 본 발명에 따른 전계 효과 트랜지스터의 단면도로써, SOI기판(10)의 실리콘 층 내부 양측면에 형성되고, 상호 이격된 소스와 드레인영역(3a,3b)과; 상기 소스와 드레인영역(3a,3b)의 사이에 이격되고, 채널영역인 실리콘층의 상부에 형성된 절연성 한 쌍의 제 1 측벽(14a,14b)과; 상기 한 쌍의 제 1 측벽(14a,14b)과 실리콘층의 상부에 형성된 게이트(16")와; 상기 게이트(16")와 한 쌍의 제 1 측벽(14a,14b) 및 실리콘층의 사이에 개재되어 있는 게이트절연막(15)과;상기 게이트(16"), 한 쌍의 제 1 측벽(14a,14b), 게이트절연막(15)의 측면을 감싸며, 상기 소스와 드레인영역(3a,3b)의 상부 각각에 형성된 제 2 측벽(17a,17b)과;상기 소스와 드레인영역(3a,3b)과 게이트(16")의 상부에 각각 형성된 실리사이드층(18,19,20)으로 구성된다.
여기서, 상기 게이트(16")는 채널 영역에서 바라보는 게이트의 길이가 짧은 'T'자 형상으로 형성됨으로, 넓은 디자인 창의 게이트 길이(L1)를 제공하고, 채널영역에서 바라보는 게이트 길이(L2)는 상대적으로 짧아, 극소 채널 형성이 용이한 장점이 있으므로, 게이트의 지연 및 저항을 줄일 수 있는 장점이 있다.
도 2a 내지 2k는 본 발명에 따른 전계 효과 트랜지스터의 제조공정도로써, 먼저, SOI기판(10)의 상부에 산화막(11)과 질화막(12)을 순차적으로 증착한다.(도 2a)
이 때, SOI기판(10)은 제 1 실리콘층(1), 실리콘 산화막(2)과 제 2 실리콘층(3)이 순차적으로 형성된 구조이며, SOI기판(10)은 30 ~ 80㎚두께를 갖는 기판으로 사용하는 것이 바람직하다.
이 후, 사진 식각 공정을 수행하여 상기 질화막(12)과 산화막(11)을 순차적으로 제거하여 제 2 실리콘층(3)의 일부를 노출시키고, 게이트가 형성될 영역(13)을 형성한다.(도 2b)
여기서, 게이트가 형성될 영역(13)의 폭(L1)은 차후 공정에서 형성될 측벽과 게이트 길이를 고려하여 0.04 ~ 1.0㎛이어야 바람직하다.
연이어서, 상기 질화막(12)을 마스크로 하여 상기 게이트가 형성될 영역(13)에 노출된 SOI기판(10)의 제 2 실리콘층(3)을 부분적으로 식각하여 두께 'T1' 만큼 제거한다.(도 2c)
이 때, 부분적인 식각공정 이후, 남게 되는 채널 영역의 제 2 실리콘층(3) 두께(T2)는 완전 공핍형의 동작을 위해 5 ~ 50㎚의 범위가 바람직하다.
도 2d에서는 상기 게이트가 형성될 영역(13)의 내부에 상호 이격된 한 쌍의 제 1 측벽(14a,14b)을 노출된 제 2 실리콘층(3)의 양측면에서 상기 질화막(12)의 일부면까지 감싸도록 형성하여 노출된 실리콘층을 축소시킨다.
이 제 1 측벽(14a,14b)은 화학기상증착(CVD, Chemical Vapor Deposition)공정을 수행하여 절연막을 증착하고, 이 증착된 절연막의 중앙부분을 에치백(Etch-back)공정으로 제 2 실리콘층(3)의 상부가 노출되도록(노출된 상부면이 3' 이다.) 제거함으로써 형성된다.
여기서, 제 1 측벽의 폭(L3)은 이 후 공정에서 형성되는 게이트의 길이(L2)를 결정짓는 데 중요한 영향을 미친다.
그 다음, 상기 제 1 측벽(14a,14b)이 형성된 후, 상기 제 1 측벽(14a,14b)과 축소된 크기의 제 2 실리콘 노출부(3')의 일부를 감싸며, 게이트 절연막(15)을 형성한다.(도 2e)
이 게이트 절연막(15)은 열산화 공정을 통해 형성됨으로, 질화막(12)의 상부에는 형성되지 않는다.
연이어, 상기 질화막(12)과 게이트 절연막(15)의 상부에 게이트 전극으로 활용하기 위한 다결정 실리콘층(16)을 형성한다.(도 2f)
그 후, 상기 질화막(12) 상부면이 노출되도록 상기 다결정 실리콘층(16)을 제거하여, 평탄화시킨다.(도 2g)
여기서, 상기 다결정 실리콘층(16)의 제거 및 평탄화 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch-back)공정을 수행하는 것이 바람직하다.
이렇게 다결정 실리콘층(16)이 제거되면, 'T'자 모양으로 형성된다. 이런 'T'자 모양의 게이트 구조는 게이트 길이(L2)로 인해 극소 채널 형성이 쉽다는 장점과 동시에 게이트 길이(L1)로 넓은 디자인 창을 제공함으로써, 게이트의 지연 및 저항을 줄일 수 있는 장점을 제공한다.
그러므로, 본 발명의 MOSFET는 채널 영역에서 바라보는 게이트 전극의 길이(L2)가 짧아지므로, 채널영역의 길이 또한 짧아지게 된다.
따라서, 짧은 채널영역으로 인하여, 소자의 동작 속도를 빨라지고, 고성능의 MOSFET를 구현할 수 있게 되는 장점이 발생하게 된다.
더불어, 게이트가 형성될 영역(13)의 폭(L1)을 0.15㎛으로 형성하고, 제 1 측벽(14a,14b)의 길이(L3)를 0.03㎛으로 형성하였다면, 0.15-(0.03 x 2)=0.09㎛의 채널 영역에서 바라보는 게이트의 길이(L2)를 갖는 MOSFET를 제조할 수 있는 것이다.
도 2h에서는 게이트 형성을 위해, 사용되었던 질화막(12)과 산화막(11)을 식각공정으로 제거하고, 이 식각공정은 건식 식각공정보다는 습식 식각공정을 수행하는 것이 선택비(Selectivity) 측면에서 유리함으로, 160℃ 온도로 H3PO4용액을 이용하여 질화막(12)을 제거하고, 상온에서 완충(Buffered) HF용액으로 산화막(11)을 제거한다.
그 다음, SOI기판에서 노출된 실리콘층과 게이트로 사용되는 다결정 실리콘층(16')에 이온 주입(Ion implantation)을 통해 n-타입 또는 p-타입 도펀트를 도핑시켜, SOI기판의 제 2 실리콘층(3)에 소스와 드레인 영역(3a,3b)을 형성하고, 다결정 실리콘층(16')을 게이트(16")로 형성한다.(도 2i)
여기서, 소스와 드레인 영역(3a,3b)의 실리콘층 두께(T0)는 채널의 두께(T2)보다 두꺼우므로, 본 발명의 MOSFET는 저 저항의 소스/드레인을 제조할 수 있는 잇점을 제공한다.
연이어서, 상기 소스와 드레인 영역(3a,3b)의 상부에 절연막을 증착하고, 상기 절연막을 에치백(Etch-back)하여 상기 한 쌍의 제 1 측벽(14a,14b)과 게이트(16")의 외측에 각각 한 쌍의 제 2 측벽(17a,17b)을 형성한다.(도 2j)
여기서, 이 공정은 본 발명에서 선택적으로 수행하여도 되는 공정이며, 상기 제 2 측벽(17a,17b)으로 이 후에 수행되는 실리사이드 공정에서 소스와 드레인(3a,3b) 및 게이트(16")의 절연성을 더욱 안전하게 유지할 수 있게 된다.
마지막으로, 실리사이드 공정과 어닐링(Annealing)공정을 수행하여, 상기 소스(3a)의 상부에는 소스용 실리사이드층(19)을 형성하고, 상기 드레인(3b)의 상부에는 드레인용 실리사이드층(20)을 형성하고, 상기 게이트(16")의 상부에는 게이트용 실리사이드층(18)을 형성함으로써, 본 발명의 MOSFET의 제조는 완성된다.(도 2k)
따라서, 본 발명의 MOSFET는 자기 정렬형태의 바람직한 구조로 실리사이드 공정과 어닐링 공정으로 소스(3a)/드레인(3b)과 게이트(16")의 상부에만 실리사이드층이 형성된다.
이상에서 상세히 설명한 바와 같이 본 발명은 게이트의 형상을 'T'자형으로 형성하여, 넓은 디자인 창의 게이트 길이(L1)를 제공하고, 채널영역에서 바라보는 게이트 길이(L2)는 상대적으로 짧아, 극소 채널 형성이 용이하고, 게이트의 지연 및 저항을 줄여 소자의 동작을 빠르게 할 수 있는 효과가 있다.
더불어, 소스와 드레인 영역(3a,3b)의 실리콘층 두께(T0)는 채널의 두께(T2)보다 두껍게 하여, 저 저항으로 소스/드레인을 동작시킬 수 있는 효과가 있다.
그리고, 본 발명의 제조 기술로 고속 고성능 극미세 반도체 소자 제조 및 이와 상응하는 반도체 소자 구조 설계와 제조를 포함하여, SOC(System-On-a-Chip)을 위한 차세대 반도체 기술에 응용할 수 있는 효과가 발생한다.
본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
도 1은 본 발명에 따른 전계 효과 트랜지스터의 단면도이다.
도 2a 내지 2k는 본 발명에 따른 전계 효과 트랜지스터의 제조공정도이다.
<도면의 주요부분에 대한 부호의 설명>
1,3 : 제 1,2 실리콘층 2 : 실리콘 산화막
3a,3b : 소스와 드레인영역 10 : SOI기판
11 : 산화막 12 : 질화막
13 : 게이트가 형성될 영역 14a,14b : 제 1 측벽
15 : 게이트절연막 16 : 다결정 실리콘층
16" : 게이트 17a,17b : 제 2 측벽
18,19,20 : 실리사이드층
Claims (11)
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- 제 1 실리콘층(1), 실리콘 산화막(2) 및 제 2 실리콘층(3)으로 이루어진 SOI기판(10)의 상부에 산화막(11)과 질화막(12)을 순차적으로 증착하는 제 1 단계와; 상기 질화막(12)과 산화막(11)을 순차적으로 제거하여 제 2 실리콘층(3)의 일부를 노출시키고, 게이트가 형성될 영역(13)을 형성하는 제 2 단계와;상기 질화막(12)을 마스크로 하여 상기 게이트가 형성될 영역(13)에 노출된 제 2 실리콘층(3)을 부분적으로 식각하여 일정 두께만큼 제거하는 제 3 단계와;상기 게이트가 형성될 영역(13)의 내부에 절연막으로 이루어진 상호 이격된 한 쌍의 제 1 측벽(14a,14b)을 노출된 제 2 실리콘층(3)의 양측면에서 상기 질화막(12)의 일부면까지 감싸도록 형성하여 노출된 실리콘층을 축소시키는 는 제 4 단계와;상기 제 1 측벽(14a,14b)과 축소된 크기의 제 2 실리콘 노출부(3')의 일부를 감싸는 게이트 절연막(15)을 형성하는 제 5 단계와;상기 질화막(12)과 게이트 절연막(15)의 상부에 다결정 실리콘층(16)을 형성하고, 상기 질화막(12) 상부면이 노출되도록 상기 다결정 실리콘층(16)을 제거하고 평탄화시키는 제 6 단계와;상기 질화막(12)과 산화막(11)을 식각공정으로 제거하고, 이온 주입을 통해 도펀트를 도핑시켜, 제 2 실리콘층(3)에 소스와 드레인 영역(3a,3b)을 형성하고, 다결정 실리콘층(16')을 게이트(16")로 형성하는 제 7 단계와;상기 소스와 드레인영역(3a,3b)과 게이트(16")의 상부에 각각 실리사이드층(18,19,20)을 형성하는 제 8 단계로 구성된 전계 효과 트랜지스터의 제조방법.
- 제 3 항에 있어서,제 7 단계와 제 8 단계 사이에,상기 소스와 드레인 영역(3a,3b)의 상부에 절연막을 증착하고, 상기 절연막을 에치백(Etch-back)하여 상기 한 쌍의 제 1 측벽(14a,14b)과 게이트(16")의 외측에 각각 한 쌍의 제 2 측벽(17a,17b)을 형성하는 단계를 더 구비한 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
- 제 3 항 또는 제 4 항에 있어서,상기 SOI기판(10)은 두께가 30 ~ 80㎚인 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
- 제 3 항 또는 제 4 항에 있어서,상기 제 2 단계의 게이트가 형성될 영역(13)의 폭(L1)은 0.04 ~ 1.0㎛인 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
- 제 3 항 또는 제 4 항에 있어서,상기 제 4 단계의 제 1 측벽(14a,14b)을 화학기상증착(CVD, Chemical Vapor Deposition)공정을 수행하여 절연막을 증착하고, 이 증착된 절연막의 중앙부분을 에치백(Etch-back)공정으로 제 2 실리콘층(3)의 상부가 노출되도록 제거함으로써 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
- 제 3 항 또는 제 4 항에 있어서,상기 제 5 단계의 게이트 절연막(15)을 열산화 공정을 통하여 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
- 제 3 항 또는 제 4 항에 있어서,상기 제 6 단계의 상기 다결정 실리콘층(16)의 제거 및 평탄화 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch-back)공정으로 수행하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
- 제 3 항 또는 제 4 항에 있어서,상기 제 6 단계의 상기 다결정 실리콘층(16)을 제거하고 평탄화시키는 공정에 의해, 상기 다결정 실리콘층(16)을 'T'자 모양의 게이트 구조로 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
- 제 3 항 또는 제 4 항에 있어서,상기 제 5 단계의 상기 질화막(12)과 산화막(11)의 식각공정은,160℃ 온도로 H3PO4용액을 이용하여 질화막(12)을 제거하고, 상온에서 완충(Buffered) HF용액으로 산화막(11)을 제거하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
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