KR100299012B1 - 멀티플렉싱및디멀티플렉싱장치 - Google Patents

Abstract

본 발명은 디지털 Bi-CMOS 회로와 같이 집적 회로 및 실리콘 표면의 부분 표면상의 블록으로서 구성되고, 상기 회로상에 배치된 CMOS 섹션을 이용하는 멀티플렉싱/디멀티플렉싱 장치에 관한 것으로서, 실리콘 표면의 제 1 부분 표면은 신호용의 제 1 입출력 회로의 어레이(41')를 수용하고, 제 2 부분 표면은 제 2 입출력 회로의 어레이(41")를 수용한다. 영역(50)은 제 1 및 제 2 부분 표면간의 실리콘 표면상에 배치되거나 대응하는 방식으로 배치되며, 제어 논리부(51), 메모리 기억부(52), 버퍼 회로(53), 동기 회로 구조(54) 및 필요한 도체를 수용하고, 신호를 처리하여 기억하고, 신호를 멀티플렉싱 및 디멀티플렉싱 할 시에 선택된 출력 회로를 통해 처리된 신호를 전송하는 기능을 한다.

Description

멀티플렉싱 및 디멀티플렉싱 장치

멀티플렉싱 장치로의 하나 이상의 접속부상에서 발생하는 비트 스트림을 디멀티플렉싱 장치로부터의 하나 이상의 출력 접속부상의 대응하는 내용의 비트 스트림으로 선택된 속도 변환을 행하는 것은 알려져 있다.

실리콘 칩 웨이퍼 등의 실리콘 표면상에 서로 다른 층을 입혀(apply), 이런 표면상에 집적 회로형으로 전술된 종류의 멀티플렉싱 회로 및 디멀티플렉싱 회로를 형성하는 것도 알려져 있다.

이러한 회로의 제작을 단순화 및 합리화하기 위하여, 하나의 회로, 즉, 멀티플렉싱 회로가 실리콘 칩의 하나의 표면 부분 및 영역에 적용되고, 다른 회로, 즉, 디멀티플렉싱 회로는 실리콘 칩의 인접한 표면 부분 및 영역에 적용되며, 실리콘 칩 입력 및 출력 회로와, 멀티플렉싱 기능에 필요한 회로는 칩 또는 웨이퍼의 하나의 표면 영역에 적용되고, 디멀티플렉싱 기능에 필요한 대응 회로는 이런 하나의 표면 영역에 인접하여 적용됨으로써, 제작된 집적 회로가 두 기능에 대해 완전하게 되는 것이 제안되었다.

이런 구조가 콤팩트(compact)하기 때문에 누화 현상(cross-talk phenomenon)으로 인하여 두 개의 회로를 동시에 사용할 수 없어, 실리콘 칩 또는 실리콘 웨이퍼상의 서로 다른 표면 영역에 적용된 회로는 단지 멀티플렉싱 또는 디멀티플렉싱 회로의 어느 하나로만 이용될 수 있어서 본질적으로 표면 부분의 절반이 사용되지 않는다.

그러나, 이런 공지된 기술의 장점은 실리콘 칩의 구획된 부분 표면(sub-surface)이 멀티플렉싱 제 1 회로 또는 디멀티플렉싱 제 2 회로의 어느 하나로 이용될 수 있다는 것이다.

본 발명의 하나의 제안된 응용에 관하여, Gb/s 범위내에서의 전송 레이트로 광 접속의 순차 광 펄스를 전송할 수 있는 것이 알려져 있고, 본 발명은 비트 레이트가 적어도 1 Mb/s를 초과할 수 있는 응용에 관한 것이다.

본 발명의 제안된 응용에 대해, 비교적 고가이고, 비교적 신뢰할 수 없는 전기-광학 소자의 수를 최소화시키고, 사용된 광 접속, 특히 교환기 내부 광 접속의 비트 레이트를 증가시킴으로써 접촉 장치의 수 및 케이블 분량을 최소화시킬려고 하는 것이 알려져 있다.

이러한 광 접속의 경우에, 구동 회로는 통상적으로 전송기내에 접속되어 있고, 멀티플렉싱 장치는 통상적으로 송신을 원하는 교환 장치의 외부에 배치된 장치에 접속되어 있다. 또한, 증폭기 및 디멀티플렉싱 장치는 통상적으로 송신된 신호를 수신하는 교환 장치의 외부에 배치된 장치에 결합된다.

본 발명은 일반적으로 멀티플렉싱/디멀티플렉싱 장치에 관한 것으로서, 특히, 집적 회로로서 실리콘 칩상에 구성된 멀티플렉싱/디멀티플렉싱 블록에 관한 것이다.

다수의 그런 블록은 디지털 Bi-CMOS 회로상에 유리하게 구성될 수 있는 데, 각 블록은 상기 회로내에 합체된 CMOS 섹션을 이용한다.

이러한 종류의 멀티플렉싱/디멀티플렉싱 블록은 주어진 전송 레이트(rate)로 입력 접속부상에 발생하는 신호가 동일한 신호 내용(content)으로 출력 접속부상에고 전송 레이트로 발생하는 멀티플렉싱을 위해 사용될 수 있거나, 주어진 고 전송 레이트로 입력 접속부상에 발생하는 신호가 동일한 신호 내용으로 출력 접속부상에 저 전송 레이트로 발생하는 디멀티플렉싱을 위해 사용될 수 있다.

또한, 입력 정보 반송 신호의 이용 가능한 대역폭은 출력 정보 반송 신호의 이용 가능한 대역폭에 대응한다.

본 발명은 데이터 패킷, 특히, ATM 기술에 사용된 데이터 패킷을 형성하도록 조정되는 비트 스트림(bit stream)을 이송 또는 전송할 시의 레이트 변환(rate conversion)에 응용될 수 있는 것으로 기대된다.

이와 관련하여, 이런 종류의 멀티플렉싱/디멀티플렉싱 장치는 교환 장치내의 단거리 또는 같은 장소내의 장치 사이에서 광 펄스형의 신호를 광 전송할 시에 사용되는 것으로 알 수 있다.

이하, 첨부한 도면을 참조로 하여 본 발명을 더욱 상세히 설명하기로 한다.

제1도는 신호의 비트 위치가 광 접속부상에 광 펄스로서 발생하는 신호 전송 및 신호 수신 회로의 원리적 구조를 도시한 것이다.

제2도는 부분 표면상에 형성된 완전한 멀티플렉싱 표면과, 인접한 부분 표면상에 형성된 완전한 디멀티플렉싱 회로의 양자를 실리콘 표면상에 형성하는 선행기술을 나타낸 것이다.

제3도는 제 1 입출력 회로를 수용하는 부분 표면, 제 2 입출력 회로를 수용하는 부분 표면과, 멀티플렉싱 및 디멀티플렉싱을 위해 공통으로 사용될 수 있는 회로를 수용하는 중간 부분 표면이 제공되는 본 발명에 따라 실리콘 표면을 처리하는 원리를 설명한 것이다.

제4도는 본 발명에 따라 Bi-CMOS 회로내에 집적된 멀티플렉싱 또는 디멀티플렉싱 장치의 원리적 구조를 설명한 블록도이다.

제5도는 CMOS 트랜지스터를 지닌 멀티플렉싱 또는 디멀티플렉싱 블록을 설명한 블록도이다.

전술된 바와 같이, 현행 기술의 상태를 고려해 볼 때, 집적 회로의 실리콘 칩 또는 실리콘 웨이퍼상에서, 멀티콜렉싱 회로를 위한 부분 표면 및, 디멀티플렉싱 회로를 위한 부분 표면내에 이런 회로가 멀티플렉싱 회로로서 기능을 하거나 디멀티플렉싱 회로로서 기능을 하는 가에 관계없이 사용될 수 있도록 공통의 부분 표면을 제공할 시에 기술적인 문제가 있다는 것을 알 수 있다.

또한, 일방향으로 신호를 송신할 시에는 멀티플렉싱 기능, 반대 방향으로 신호를 송신할 시에는 디멀티플렉싱 기능에 의해 활용될 수 있는 "중간" 또는 선택된 부분 표면을 형성할 수 있도록 적당한 내부 회로 장치를 선택할 시에도 기술적인 문제가 있다는것을 알 수 있다.

다른 기술적인 문제점은, 멀티플렉싱/디멀티플렉싱 장치를 실리콘 칩 등의 디바이스상에 구성시킬 시에 전술된 기술적 상황을 고려하는 중요성을 이해하는 것으로서, 그런 장치의 하나는 150 Mb/s이상의 비트 레이트에서 동일한 신호 내용 및 동일한 대역폭의 레이트를 제공한다.

집적 회로로서 구성된 멀티플렉싱/디멀티플렉싱 장치를 토대로, 각 장치는 그 상에 합체된 CMOS 섹션을 활용하고, 이런 회로 및/또는 다수의 상호 작용 회로는 디지털 Bi-CMOS회로로서 실리콘 캐리어 표면상에 유리하게 형성될 수 있을 수 있다는 점에서 기술적인 문제점이 있다.

다른 기술적인 문제점은, 각 블록이 100 Mb/s보다 높은 고속 비트 레이트를 지닌 데이터 신호용의 제 1 의 입출력 회로의 어레이를 가지는 반면에, 제2의 데이터-신호 입출력 회로의 어레이는 제 2 의 고 비트 레이트에 적합한 다수의 블록으로 Bi-CMOS 회로를 분할하는 중요성 및 적절성을 실현하는 데에 있다.

이런 점에서, 실리콘 표면상의 상기 CMOS 색션상에, 통상 상기 입출력 회로의 어레이 사이의 표면에 따라 제어 논리, 기억 메모리, 버퍼 회로, 동기화 회로 구조 및 필요 도체를 수용하기 위한 준비된 중간 또는 적응된(orientated)부분 표면을 포함함으로써, 칩의 영역 또는 부분 표면이 저 클럭 주파수를 사용하여 신호를 처리하고, 이런 신호를 기억하여 현재 정보 반송 비트 위치의 멀티플렉싱 또는 디멀티플렉싱의 선택과 무관하게 선택된 출력 회로의 매체를 통해 기억된 신호를 송신함으로써 획득되는 이점을 예측하여 실현하는 능력에 기술적인 문제가 있다.

또한, 내부 클럭 주파수가 입력 및 출력 신호의 클럭 주파수 또는 비트 레이트와 주어진 관계를 가질 수 있는 경우에 획득되는 이점을 실현하고, 또한, 입력 또는 출력 신호에 대한 표준화된 155 Mb/s의 저 클럭 주파수 또는 비트 레이트의 경우에는 내부 클럭 주파수를 약 30 Mb/s에 적합하게 됨을 실현할 시에 기술적인 문제가 있음을 알 수 있다.

데이터 셀이 ATM 시스템에 따라 구성될 때, 다른 기술적인 문제점은, 제 1 의 입출력 회로의 어레이의 비트 레이트와 내부 신호 처리를 위한 선택된 비트 레이트의 비트의 비율이 4 또는 5 정도에 있을 시에 획득되는 특별한 이점을 실현하는 데에 있다.

또한, 제 1 의 입력 회로가 클럭 펄스 변환을 행하는 병렬-직렬 변환기를 지닌 4 개의 채널로 구성되고, 제 1 의 출력 회로가 클럭 펄스 변환을 행하는 직렬-병렬 변환기를 포함하는 4 개의 채널로 구성되며, 이러한 채널이 양호하게도 표면에 따라 서로 인접하여 배치될 시에 획득되는 이점을 실현하는 데에도 기술적인 문제가 있는 것으로 시료된다.

다른 기술적인 문제점은, 클럭 펄스 변환기를 지닌 직렬-병렬 변환기로부터 제 2 입력 회로를 구성하고, 클럭 펄스 변환기를 지닌 병렬-직렬 변환기로부터 제 2 출력 회로를 구성하는 중요성을 실현하는 데에 있다.

다른 기술적인 문제점은 제어 논리가 입출력 회로 및 메모리내의 기능을 제어하는 동기 회로구조와 상호 작용하게 하여 단순성을 획득하는 중요성을 실현하는 데에 있다.

또 다른 기술적인 문제점은 입출력 회로가 순차적인 펄스 패턴을 지닌 신호와 같은 광 정보 반송 신호를 수신하도록 적합하게 될 수 있는 조건을 생성하는 데에 있다.

전술된 하나 이상의 기술적인 문제점을 해결하고, 광 전기 전송 시스템에 이용되는 전술된 종류의 멀티플렉싱/디멀티플렉싱 장치를 사용하는 것과 관련하여, 내부 접속부와 같은 광 접속부내에 포함된 어떤 기능 블록을 멀티플렉싱/디멀티플렉싱 장치, 특히 공지된 ATM 기술에 따라 구성된 데이터 패킷을 지닌 데이터 패킷 시스템에 적합한 장치와 통합하는 중요성을 실현하는 데에 기술적인 문제점이 있다.

또한, 상기 어떤 기능 블록이 정확한 비트 레이트, 라인 코드 포맷 등과 같은 주어진 ATM 교환 장치를 구현할 수 있는 경우에 획득되는 이점을 실현하는 데에 있다.

또 다른 기술적인 문제점은, 교환 장치내에서 광-신호 전송에 반드시 필요하지 않은 기능을 통합하여 사용된 멀티플렉싱/디멀티플렉싱 장치가 ATM 기술에 따라 적합하게 제어되게 함으로써 획득되는 이점을 실현하는 데에 있다.

또한, 어떤 기능 블록이 멀티플렉싱/디멀티플렉싱 장치에서 어떤 기능과 결합되거나, 필요한 클럭 펄스 복원(clock pulse recovery)이 멀티플렉싱/디멀티플렉싱 장치로부터 분리하여 수행될 때에 획득되는 이점을 실현하는 데에 또 다른 기술적인 문제가 있는 것으로 사료된다.

사용된 링크 및/또는 멀티플렉싱/디멀티플렉싱 장치의 에러 표시의 모니터링은 ATM 레벨이 링크 내에서 발견될 시에 더욱 단순하고 안전하게 되고, 또한 집적화는 쉽게 적합한 방식으로 수행될 수 있도록 하는 데에 다른 기술적인 문제점이 있다.

전술한 하나 이상의 기술적인 문제점을 해결하기 위해, 본 발명은 디지털 Bi-CMOS 회로와 같이 집적 회로 및 실리콘 칩의 부분 표면상의 블록으로서 구성되어 그 상에 합체된 CMOS 섹션을 이용하는 멀티플렉싱/디멀티플렉싱 장치와 다른데, 상기 장치에서 이용된 실리콘 표면의 제 1 부분 표면에는 100 Mb/s를 초과하도록 선택된 제 1 비트 레이트가 할당된 신호용의 제 1 의 입출력 회로의 어레이를 수용하고, 제 2 부분 표면에는 제 2 비트 레이트가 할당된 신호용의 제 2 의 입출력 회로의 어레이를 수용한다.

본 발명에 따르면, 입출력 회로의 어레이를 수용하는 제 1 및 2 부분 표면 또는 적어도 상기 제 1 및 2 부분 표면에 인접한 부분 표면 사이에서 표면에 따라 CMOS 섹션과 같은 영역이 제공되는 데, 이런 영역은 제어 논리부, 메모리 기억부, 버퍼 회로, 동기 회로 구조 및 필요한 도체를 수용하도록 되어 있고, 중간 영역은 신호를 처리하여 기억시켜, 신호를 멀티플렉싱 및 디멀티플렉싱할 때 선택된 출력 회로를 통해 처리된 신호를 전송한다.

본 발명의 범주내에서 본 발명의 다른 전개에 따르면, 동기 회로 구조는 제 1 또는 2 입출력 회로의 어레이상에서 발생하는 최저 비트 레이트의 비트 레이트값보다 낮은 클럭 주파수에 적합하게 된다.

클럭 주파수는 약 30 Mb/s인 것이 바람직하다.

또한, 본 발명은 비트 레이트간의 특정 비율, 즉 제 1의 입출력 회로의 어레이에 대한 표준화된 낮은 비트 레이트 및, 내부 신호 처리용으로 선택된 "4", "5" 정도의 비트 레이트간의 비트 비율을 사용하는 것에 관련이 있다.

다른 실시예에 따르면, 제 1 입력 회로는 클럭 펄스 변환기를 지닌 병렬-직렬 변환기를 포함하는 4개의 채널로 구성되어 있고, 제 1 출력 회로는 클럭 펄스 변환기를 지닌 직렬-병렬 변환기를 포함하는 4개의 채널로 구성되어 있는 데, 이들 채널은 서로 인접하여 표면에 따라 배치되어 있다.

다른 실시예에 따르면, 제 2 입력 회로는 클럭 펄스 변환을 행하는 직렬-병렬 변환기를 포함하고, 제 2 출력 회로는 클럭 펄스 변환을 행하는 병렬-직렬 변환기를 포함할 수 있다.

특히 양호한 일 실시예에 따르면, 제어 논리는 동기 회로 구조와 상호 작용하여, 특히 입출력 회로 및 메모리 기억부의 기능을 제어할 수 있다.

또한, 입출력 회로가 할당된 순차적인 펄스 패턴에 의해 광 정보 반송 신호를 수신하기 위해 적합하게 되도록 할 수 있다.

멀티플렉싱 기능 또는 디멀티플렉싱 기능을 수행하는 데에 사용될 수 있는 회로를 포함하는 파트-섹션이 제공되도록 실리콘 표면상에 형성된 멀티플렉싱 및/ 또는 디멀티플렉싱 장치에 의해 주로 획득되는 본 발명의 이점은 공지 기술과 비교하여 실리콘 표면 공간을 절감할 수 있는 능력에 있다.

이는 조합된 장치를 광 접속부상에서 발생하는 신호 펄스를 수신하거나 송신하기 위해 직접 적합하게 한다.

CMOS 섹션 및 트랜지스터를 사용함으로서 레이트 변환을 양방향에서 선택적으로 수행할 수 있고, 각 응용 또는 용도에서 내부 제어 논리부, 메모리 설정부 및 버퍼 회로 등을 포함하는 동일한 파트-섹션이 사용된다.

멀티플렉싱/디멀티플렉싱 장치가 교환 장치 내부판상의 실리콘 표면상에 집적 회로로서 구성될 때, 이런 장치의 기능은 ATM 기술에 적용 가능한 루틴과 같은 교환 장치 내부 루틴에 의해 검사되거나 제어될 수 있고, 광 신호 전송 시스템은 사용된 광 접속에 이용되는 전송 방법에 무관하게 이용될 수 있다.

본 발명의 장치의 주 특징부는 청구항 1에 설명되어 있다.

제 1 도에 도시된 전송 시스템은 멀티플렉싱 장치(1), 전력 회로(2) 및 멀티플렉싱 장치(1)로 입력하는 접속부(9)상의 비트 위치에 순차적으로 대응하는 광 펄스를 광 접속부(4)에 전송하는 레이저 다이오드를 포함하는 전송기(3)를 구비한다.

접속부(4)상의 광 펄스는 관련 증폭기(6)를 지닌 검출기(6)에 의해 수신되고, 클럭 펄스 복원 회로(7) 및 디멀티플렉싱 장치(8)에 전기적으로 결합되어, 디멀티플렉싱 장치(8)로부터의 신호 비트 위치상의 정보 레이트를 낮추어, 출력 접속부(10)상으로 전송한다.

신호 전송 시스템은 한편으로 전술된 전력 회로(2) 및 전송기를 포함하고, 다른 한편으로 검출기(5) 형태의 수신기 및 증폭기(6)와 중간 접속부(4)를 포함한다.

멀티플렉싱 장치(1) 및 디멀티플렉싱 장치(8) [및 클럭 펄스 복원 회로(7)]는 교환 장치 내부판 등에 속하는 집적 회로내에 포함되어, 이런 장치는 잇점으로 교환 장치 내부 검사의 대상이고, 사용된 신호 시스템 등에 적합하게 될 수 있다.

멀티플렉싱 장치(1)는 양방향의 신호 수신 및 신호 전송 장치로 구성되는데, 여기서는 한 방향만이 사용되고, 수신된 전기 신호는 다수(4개)의 입력 라인(9)에서 발생하며, 높은 레이트의 전송된 전기 신호는 전력 회로(2)에 결합된다.

또한, 디멀티플렉싱 장치(8)는 양방향의 신호 수신 및 수신 전송 장치로 구성되는 데, 여기서는 한 방향만이 사용되고, 수신된 전기 신호는 높은 레이트로 클럭 펄스 복원 회로(7)에서 입력 접속부로 전송되며, 낮은 레이트의 전송된 전기 신호는 출력 접속부(10)에 결합된다.

그런 신호 전송 시스템의 경우에 집적 회로의 실리콘 표면상의 멀티플렉싱장치(1)가 멀티플렉싱 기능을 포함하는 집적 회로의 일부만을 사용할지라도 신호레이트를 증가, 멀티플렉싱, 저감, 디멀티플렉싱하는 완전한 집적 회로를 포함하는 것으로 공지되어 있다.

마찬가지로, 디멀티플렉싱 장치(8)가 디멀티플렉싱 기능을 포함하는 집적 회로의 완전한 부분만을 사용할지라도 멀티플렉싱 및 디멀티플렉싱하는 완전한 집적회로를 포함하는 것으로 공지되어 있다.

제 2 도는 여기서 고려된 종류의 실리콘 표면상의 공지된 집적 회로를 개략적으로 도시한 것이다.

실리콘 표면(11)은 완전한 멀티플렉싱 기능에 적합한 부분 표면(12) 및, 완전한 디멀티플렉싱기능에 적합한 부분 표면(13)을 포함하는 데, 부분 표면(12)은 멀티플렉싱 장치(1)내에 이용될 수 있는 반면에, 부분 표면(13)은 디멀티플렉싱 장치(8)내에 이용될 수 있다.

또한, 부분 표면(12) 및 부분 표면(13)은 수신 신호를 변환하고, 수신 신호를 처리 및 조정하며, 비트 위치를 기억하는 상호 등가 회로와 신호 출력 회로를 가진다.

실리콘 표면상에 회로를 제공하는 방법은 불필요하게 큰 실리콘 표면적을 필요로 하며, 단지 이의 절반만이 각 선택된 응용에 사용된다. 또한, 고 전력도 필요로 한다.

제 3 도는 본 발명에 따라 실리콘 표면(14)상의 블록의 원리적 구조를 도시한 것이다.

이 경우에, 본 발명의 원리는 선택된 수의 멀티플렉싱/디멀티플렉싱 블록을 지닌 멀티플렉싱/디멀티플렉싱 장치로서나, 하나의 단일 블록으로 구성된 장치로서 응용될 수 있다.

제 3 도는 본 발명의 원리를 설명한 것으로서, 여기에서, 집적 회로를 수용하는 블록의 제 1 부분 표면(15)은 입력 접속부(15a) 및 출력 접속부(15b)용으로 되고, 제 2 부분 표면(16)은 이 경우에 4개의 입력 접속부(16a) 및 4개의 출력 접속부(16b)용으로 되어 있는 데, 이런 구조는 제 1 또는 제 2 신호 방향, 즉 멀티플렉싱 기능 또는 디멀티플렉싱 기능에 공통으로 필요한 회로용으로 의도된 중간 부분 표면(17)을 포함한다.

접속부(16b)의 4개의 라인에 병렬로 발생하는 비트 위치는 접속부(16b)상의 레이트보다 4배 큰 레이트로 라인(15b)상에 직렬로 발생한다.

접속부(15a)상에서 직렬로 발생하는 비트 위치는 접속부(15a)상의 속도보다 4배 낮은 속도로 4개의 접속 라인(16a)상에 병렬로 발생한다.

본 발명에 따라 실리콘 표면(14)상에 구성된 회로가 멀티플렉싱 장치(1)내에 사용되면, 부분 표면(16)의 상부(16b)는 접속부(9)에 접속되지만, 부분 표면(15)의 하부(15b)는 전력 회로(2)에 접속된다.

본 발명에 따라 실리콘 표면(14)상에 구성된 회로가 디멀티플렉싱 장치(8)에 사용되면, 부분 표면(15)의 상부(15a)는 클럭 펄스 복원 회로(7)에 접속되지만, 부분 표면(16)의 저부(16a)는 접속부(10)의 4개의 라인에 접속되어 있다.

공통 회로 구조는 각각의 전술된 응용을 위해 필요하다. 이런 공통 회로 구조는 중간 영역(17)내에 배치되어 도시되고, 선택된 응용을 수행할 시에 실리콘의 총표면적 중에서 불활성으로 되는 부분은 선행 기술의 해결책보다도 매우 작게 되는 것을 의미한다.

제 4 도는 제 3 도에서 개략적으로 설명된 실시예의 또 다른 전개를 나타낸 것으로, 이런 회로 구조는 인수 "4"의 레이트 변환을 행한다.

따라서, 이런 장치는 서로 병렬로 배치된 4개의 섹션 또는 블록(41, 42, 43, 44) 및, 횡으로 배치된 제 5 블록(45)을 포함한다.

각각의 섹션 또는 블록(41 내지 44)은 (41a)와 같은 4개의 입력 라인 및, 블록(45)으로 통과하는 출력 라인(41c, 42c, 43c, 44c)과 같은 공통의 4개의 출력 라인을 가진다. 이런 블록(45)은 블록(41)에 대한 출력 라인(41d)을 가진다.

또한, 블록(45)은 4개의 입력 라인(45a), 4개의 출력 라인(45b), 하나의 입력 라인(45c) 및 하나의 출력 라인(45d)을 포함하는 데, 이런 라인은 외부적으로 액세스 가능하다.

4개의 라인(41a), 라인(41c) 또는 라인(45b)상에서 발생하는 신호간의 레이트 변환은 4의 인수를 지니고, 4개의 라인(41c, 42c, 43c, 44c)중의 하나 또는 4개의 라인중 하나(45a) 및 라인(45d)상에서 발생하는 상호간의 레이트 변환은 4의 인수를 지닌다.

특히, 장치(40)는 비트비 155Mb/s로 라인(41a, 42a, 43a, 44a)과 같은 16개의 입력 라인상의 신호를 155Mb/s의 비트 레이트를 수신하여, 이런 비트 레이트를 4개의 블록 내부 라인(41c, 42c, 43c, 44c)상에서 622Mb/s로 증가시켜(선택적으로는 출력 라인(45b)을 통해 테이크 아웃(take out)한다), 4개의 라인(41c, 42c, 43c, 44c) 또는 4개의 접속부 중의 하나(45a)상의 신호를 출력 라인(45d)상의 2.5 Gb/s의 시리즈 비트 레이트까지 전환할 수 있도록 구성되어 있다.

따라서, 장치(40)는, 라인(45c)상의 직렬 신호에서 4개의 라인(45b) 또는 4개의 내부 라인(41d 내지 44d)상의 병렬 신호, 및/또는 4개의 라인 중의 하나가 블록(41)용의 라인(41b)인 16개의 라인상의 병렬 신호로 반대 방향의 비트 속도를 4의 인수만큼 감소시키는 기능을 한다.

블록(41 내지 44) 및 (45)이 서로 동일한 것으로 간주되고, 각각이 제어되어 서로 같은 방식으로 기능을 함에 따라, 다음 설명은 단지 블록(41)으로만 언급한다.

제 5 도는 디지털 Bi-CMOS 회로(48)상의 집적 회로로서 구성된 단일 멀티플렉싱/디멀티플렉싱 블록(41)을 설명하고, 회로(48)상에 배치된 CMOS 섹션(49)을 이용하는 블록도이다.

부분 블록(41)은 100 Mb/s보다 큰 제 1 비트 레이트를 가진 신호용의 제 1 입출력 회로의 어레이(41') 및, 제 2의 고 비트 레이트를 가지고, 제각기 라인(41c 및 41d)상에서 발생하는 신호용의 제 2 입출력 회로의 어레이(41")를 포함한다.

나머지 부분 블록(42 내지 45)은 대응하는 입출력 회로를 포함한다.

제 1 입출력 회로의 어레이(41')는 신호 수신 장치(41a') 및 신호 전송 장치(41b')를 포함하고, 제 2 입출력 회로의 어레이(41")는 신호 수신 장치(41d') 및 신호 전송 장치(41c')를 포함한다.

제 1 및 2 입출력 회로의 어레이(41' 및 41")간의 CMOS 섹션상에는 중간 영역(50)이 배치되어 있는 데, 이런 중간 영역은 제어 논리부(51), 필요한 메모리 기억부(52), 버퍼 회로(53), 동기 회로구조(54) 및 필요한 도체를 수용하도록 되어 있고, 상기 영역(50)은 우선 신호를 처리하여 기억하고, 처리된 신호를 제 1 어레이(41')내의 선택된 출력 회로 또는 제 2 어레이(41")내의 선택된 출력 회로를 통해 전송한다.

동기 회로 구조(54)는 최저 비트 레이트를 지니고, 입력 회로(41')에 입력하는 신호의 비트레이트보다 낮은 클럭 주파수용에 적합하다.

내부 클럭 주파수는 양호하게도 약 30Mb/s에 적합하다.

본 발명은 제 1 어레이(41')가 병렬-직렬 변환기를 포함하는 4개의 채널로 구성된 제 1 입력 회로(41a') 및, 필요한 클럭 펄스 변환을 행한 직렬-병렬 변환기를 포함하는 4개의 채널로 구성된 제 1 출력 회로(41b')를 포함하도록 하는 데, 이런 채널은 실리콘 표면상에 서로 인접하여 배치된다.

본 발명은 또한 제 2 어레이(41")가 클럭 펄스 변환을 행하는 직렬-병렬 변환기를 포함하는 제 2 입력 회로(41d') 및, 클럭 펄스 변환을 행하는 병렬-직렬 변환기를 포함하는 제 2 출력 회로(41c')를 포함하도록 하는 것이다.

제어 논리부(51)는 입출력 회로(41a', 41b' 및 41d', 41c') 및 메모리 기억부(52)의 기능을 제어하는 동기 회로 구조(54)와 상호 작용한다.

제 4 도 및 제 5 도에 설명된 실시예가 제 1 도에 도시된 신호 전송 및 신호 수신 회로상에 응용되면, 4개의 입력 라인(9)은 입력(45a)에 대응되고, 출력 라인(45d)은 전력 장치(2)에 접속될 수 있다.

멀티플렉싱 장치(8)의 경우에, 클럭 펄스 복원 회로(7)로부터의 라인은 라인(45c)에 대응하고, 4개의 출력 라인(10)은 4개의 라인(45b)에 대응된다.

라인(9)은 또한 4개의 라인 중의 하나가 라인(41a)인 16개의 입력 라인에 대응되며, 전력 회로에 대한 라인은 4개의 내부 라인(41c, 42c, 43c, 44c)에 대응되거나, 양호하게는 외부적으로 액세스 가능한 대응하는 4개의 라인(45b)에 대응된다.

이러한 종류의 회로 설정부는 잇점으로 본원과 동시에 출원되었고, 명칭이 "신호 수신 및 신호 전송 장치" 인 특허 출원에 기술된 장치, 명칭이 "신호 처리 장치" 인 특허 출원에 기술된 장치, 또는 명칭이 "동기 회로 구조" 인 특허 출원에 기술된 구조와 함께 사용될 수 있다.

이런 특허 출원은 본 발명을 깊이 있게 이해하는 데에 참조로 되고, 이런 특허 출원의 내용은 본원의 부분을 형성하는 것으로 고려된다.

본 발명은 전술된 실시예에 제한되지 않고, 다음의 청구의 범위내에 한정된 바와 같이 발명의 기념의 범주내에서 수정이 가능하다.

Claims (8)

1. 실리콘 표면의 집적 회로로서 구성된 멀티플렉싱/디멀티플렉싱 장치에 있어서, 신호용의 제 1 입출력 회로의 어레이를 포함하는 실리콘 표면의 제 1 부분 표면(sub-surface), 제 2 입출력 회로의 어레이를 포함하는 실리콘 표면의 제 2 부분 표면 및, 상기 제 1 및 2 부분 표면 사이의 상기 실리콘 표면상에 배치된 영역을 포함하는 데, 상기 영역은 제어 논리부, 메모리 기억부, 버퍼 회로, 동기 회로 구조 및 도체를 포함하고, 상기 영역은, 입력 신호를 처리하여 기억하고, 선택된 출력 회로를 통해 처리된 신호를 전송하여, 상기 입력 신호의 멀티플렉싱 및 디멀티플렉싱 중의 하나를 수행하며, 상기 제 1 입출력 회로의 어레이 중에서의 제 1 입력 회로의 어레이는 병렬-직렬 변환기를 포함하는 4개의 채널로 구성되고, 상기 제 2 입출력 회로의 어레이 중에서의 제 2 출력 회로의 어레이는 직렬-병렬 변환기를 포함하고, 서로 인접하여 배치되는 4개의 채널로 구성되는 것을 특징으로 하는 멀티플렉싱/디멀티플렉싱 장치.
2. 제1항에 있어서, 상기 동기 회로 구조는 제 1 또는 2 입출력 회로의 어레이에서 발생하는 신호의 최저 비트 레이트보다 낮은 비트 레이트에 적용되는 것을 특징으로 하는 멀티플렉싱/디멀티플렉싱 장치.
3. 제2항에 있어서, 상기 비트 레이트는 약 30Mb/s인 것을 특징으로 하는 멀티플렉싱/디멀티플렉싱 장치.
4. 제1항에 있어서, 상기 제 1 입출력 회로의 어레이의 최저 비트 레이트와 내부 신호 처리 동작시의 선택된 비트 레이트의 비율은 4 내지 5의 범위내에 있는 것을 특징으로 하는 멀티플렉싱/디멀티플렉싱 장치.
5. 제1항에 있어서, 상기 제 2 입출력 회로의 어레이 중에서의 제 2 입력 회로의 어레이는 클럭 펄스 변환을 행하는 직렬-병렬 변환기로 구성되고, 상기 제 2 입출력 회로의 어레이 중에서의 제 2 출력 회로의 어레이는 클럭 펄스 변환을 행하는 병렬-직렬 변환기로 구성되는 것을 특징으로 하는 멀티플렉싱/디멀티플렉싱 장치.
6. 제1항에 있어서, 상기 제어 논리부는 상기 동기 회로 구조와 상호 작용하여, 특히 상기 입출력 회로 및 메모리 기억부의 기능을 제어하는 것을 특징으로 하는 멀티플렉싱/디멀티플렉싱 장치.
7. 제1항에 있어서, 상기 입출력 회로는 순차적인 펄스 패턴의 매체를 통해 전기 광학 정보 반송 신호를 수신하는 것을 특징으로 하는 멀티플렉싱/디멀티플렉싱 장치.
8. 제1항에 있어서, 상기 장치는 ATM 시스템과 같은 교환 장치 내부 신호 전송 시스템(switch-internal signalling system)에 따라 교환 장치 내부 모니터링 및 신호 처리 시스템내에 포함되는 것을 특징으로 하는 멀티플렉싱/디멀티플렉싱 장치.