JPH09501290A - 多重化／分離装置 - Google Patents

Abstract

(57)【要約】 本発明は、デジタルＢｉ−ＣＭＯＳ回路等の、集積回路としてまたシリコン表面の部分表面上にブロックとして構成され前記回路上のＣＭＯＳ部分を利用する多重化／分離装置に関し、シリコン表面の第１の部分表面に第１の信号入出力回路アレイ（４１’）が収容され、第２の部分表面に第２の入出力回路アレイ（４１”）が収容される。シリコン表面上の第１および第２の部分表面間にもしくは何らかの対応する方法で領域（５０）が配置され制御論理（５１）、メモリ記憶装置（５２）、バッファー回路（５３）、同期化回路構造（５４）および必要導体を収容するようにされまた信号を処理し、信号を記憶し信号を多重化する時も信号を分離する時も選定された出力回路を介して処理された信号を送信するように機能する。

Description

【発明の詳細な説明】 多重化／分離装置技術分野 本発明は一般的に多重化／分離装置（multiplexing/demultiplexing unit）に 関し、限定はしないが、特に集積回路としてシリコンチップ上に構成される多重 化／分離ブロックに関する。 このようないくつかのブロックを、各ブロックが回路内に組み込まれたＣＭＯ Ｓ部分を利用する、デジタルＢｉ−ＣＭＯＳ回路上に有利に構成することができ る。 この種の多重化／分離ブロックは、所与の送信レートで入力接続に生じる信号 が同じ信号内容で高い送信レートで出力接続に生じる、多重化のために使用した り、所与の送信レートで入力接続に生じる信号が同じ信号内容で低い送信レート で出力接続に生じる、分離化のために使用することができる。 また入情報搬送信号に利用できる帯域幅は出情報搬送信号に利用できる帯域幅 に対応しなければならない。 本発明は、データパケット特にＡＴＭ技術で使用されるデータパケットを形成 するように調整された、ビット流を移送すなわち送信する時のレート変換に特に 応用されるものと考えられる。 これに関して、この種の多重化／分離装置は交換装置内の短い距離、もしくは 同一の場所の装置間で光パルス状の信号の光送信のために使用されるものである ことをご理解願いたい。背景技術の説明 １つ以上の入接続に生じるビット流の多重化および分離装置に対する１つ以上 の出接続の対応する内容のビット流への選定レート変換を生成することが知られ ている。 またシリコンチップウエハ等のシリコン表面上にさまざまな層を被せて表面上 に集積回路の形で前記したような種類の多重化回路および分離回路を形成するこ とも知られている。 このような回路の製作を単純化かつ合理化する発明により、一方の回路、多重 化回路、をシリコンチップの１つの表面部分すなわち領域に割り当て他方の回路 、分離回路、をシリコンチップの隣接表面部分すなわち領域に割り当て、シリコ ンチップ入力および出力回路および多重化機能に必要な回路はチップもしくはウ エハの１つの表面領域に割り当て分離機能に必要な対応する回路はこの１つの表 面領域に隣接して割り当てて、製作される集積回路が両機能について完全となる ようにすることが提案されている。 この構造がコンパクトであるため、クロストーク現象により２つの回路を同時 に使用することはできず、その結果シリコンチップやシリコンウエハ上のさまざ まな表面領域に割り当てられる回路は多重化もしくは分離回路としてしか使用で きず、本質的に表面部分の半分は使用されないままとされることが判っている。 しかしながら、この周知の技術の利点はシリコンチップの画定された部分表面 を多重化第１回路もしくは分離化第２回路として使用できることである。 本発明の１つの提案された応用に関して、Ｇｂ／ｓ範囲の送信レートで光接続 に逐次光パルスを送信することが知られており、本発明はビットレートが少なく とも１Ｍｂ／ｓを越えることがある応用に関するものであるということができる 。 本発明の提案された応用に関して、比較的高価で信頼度の低い電気光学部品の 数を最小限に抑え、かつ使用する光接続、特に交換機内部光接続、のビットレー トを高くしてコンタクト装置数およびケーブル量を最小限に抑えるよう試みるこ とが知られている。 このような光接続の場合には、駆動回路は通常送信機内で接続され多重化装置 は通常送信したい交換機の外部に配置された装置に接続されるということができ る。また、増幅器および分離装置は通常送信された信号を受信する交換機の外部 に配置された装置に接続される。本発明の開示 技術的課題 前記した現在の技術水準を考慮すると、当該集積回路のシリコンチップやシリ コンウエハ上で多重化回路のための部分表面および分離回路のための部分表面内 に多重化回路として機能するか分離回路として機能するかに拘わらず使用するこ とができるように共通の部分表面を提供することに技術的課題が存在することが 判る。 また一方向に信号を送信する場合には多重化機能が利用し反対方向に信号を送 信する場合には分離回路が利用できる“中間”すなわち選定部分表面を形成する ことができるように、これに適した内部回路構造を選定することも課題である。 もう１つの技術的課題は、１つの装置が１５０Ｍｂ／ｓよりも上のビットレー トにおいて同じ信号内容および同じ帯域幅の変換レートを与えるようにされてい る、多重化／分離装置をシリコンチップ等のデバイス上に作り出す場合に前記し た技術的配慮を採用する重要性を理解することである。 集積回路として構成された多重化／分離装置に基づいて、各装置がその上に組 み込まれたＣＭＯＳ部分を利用する、デジタルＢｉ−ＣＭＯＳ回路としてこの回 路および／もしくはいくつかの共働回路をシリコンキャリア表面上に有利に形成 することができるようにする点に技術的課題があるように思われる。 もう１つの技術的課題は各ブロックが１００Ｍｂ／ｓよりも高い高速ビットレ ートを有するデータ信号用の第１の入出力回路アレイを有し、第２のデータ信号 入出力回路アレイは第２のより高いビットレートに適合されているいくつかのブ ロックへＢｉ−ＣＭＯＳ回路を分割する重要性および適切性を理解する点にある 。 この点について、シリコン表面上の前記ＣＭＯＳ部分で通常前記入出力回路ア レイ間に表面に沿って、制御論理、記憶メモリ、バッファ回路、同期化回路構造 および必要導体を収容するための用意された中間部分表面すなわち適合された部 分表面（orientuted sub-surface）を含み、チップのこの領域すなわち部分表面 は低いクロック周波数を使用して信号を処理し、これらの信号を記憶して、現在 情報搬送ビット位置の多重化が選択されているか分離が選択されているかに無関 係に、記憶された信号を選定された出力回路媒体を介して送信するようして得ら れる利点を予測して理解する能力に技術的課題がある。 また内部クロック周波数が入信号および出信号のクロック周波数すなわちビッ トレートと所与の関係を有することができる場合に得られる利点を理解し、かつ 入信号もしくは出信号に対する標準化された１５５Ｍｂ／ｓの低クロック周波数 すなわちビットレートの場合に内部クロック周波数をおよそ３０Ｍｂ／ｓに適合 しなければならないことを理解することにも技術的課題があることが判る。 ＡＴＭシステムに従ってデータセルが構成されている場合には、第１の入出力 回路アレイのビットレートと内部信号処理のための選定ビットレートとの比率が “４”もしくは“５”程度である場合に得られる特別な利点を実現することがも う１つの技術的課題となる。 第１の入力回路がクロックパルス変換を行うパラレル−シリーズコンバータを 有する４チャネルからなり、第１の出力回路がクロックパルス変換を行うシリー ズ−パラレルコンバータを含む４チャネルからなり、好ましくはこれらのチャネ ルが表面に沿って互いに隣接配置されている場合に得られる利点を実現すること も１つの技術的課題であることがお判りと思われる。 もう１つの技術的問題はクロックパルスコンバータを有するシリーズ−パラレ ルコンバータから第２の入力回路を構成し、かつクロックパルスコンバータを有 するパラレル−シリーズコンバータから第２の出力回路を構成することによる重 要性を実現することにある。 もう１つの技術的課題は制御論理が入出力回路およびメモリ内の機能を制御す る同期化回路構造と共働することができ、それにより得られる単純さの重要性を 実現することである。 さらにもう１つの技術的課題は入出力回路を、逐次パルスパターンを有する信 号等の、光情報搬送信号を受信するように適合することができる条件を作り出す ことである。 前記した技術的課題の１つ以上を解決するものと考えることができかつ光電信 号送信システムに使用される前記した種類の多重化／分離装置を使用することに ついて、本来内部接続等の光接続に含まれるある機能ブロックを多重化／分離装 置、特に周知のＡＴＭ技術に従って構成されたデータパケットを有するデータパ ケットシステムに適合された装置、と統合する重要性を実現することに技術的課 題があることが判る。 また前記した機能ブロックのいくつかが、正確なビットレート、ラインコード フォーマット、等の所与のＡＴＭ交換機を実現するためのものである場合に得ら れる利点を実現することも技術的課題であることが判る。 また交換機装置内での光シグナリングに必ずしも必要ではない機能を集積して 、使用する多重化／分離装置をＡＴＭ技術に従って適合かつ制御できるようにし て得られる利点を実現することにも技術的課題がある。 またある機能ブロックを多重化／分離装置内のある機能と組み合わせるか、あ るいは必要なクロックパルス回復を多重化／分離装置から切り離して遂行できる 場合に得られる利点を実現することにも技術的課題がある。 もう１つの技術的課題はリンク内でＡＴＭレベルが見つかる場合に使用するリ ンクおよび／もしくは多重化／分離装置のエラー表示の監視がより単純かつ安全 なものとなり、容易に適合できる方法でさらに集積化を遂行できるようにするこ とである。解決策 前記した技術的問題を１つ以上解決する発明として、本発明は、デジタルＢｉ −ＣＭＯＳ回路等の、集積回路としてかつシリコンチップの部分表面上のブロッ クとして構成されその上に組み込まれたＣＭＯＳ部分を利用する多重化／分離装 置であって、利用されるシリコン表面の第１の部分表面には１００Ｍｂ／ｓを越 えるように選択される第１のビットレートを割り当てられた信号用の第１の入出 力回路アレイが収容され、第２の部分表面には第２のビットレートを割り当てら れた信号用の第２の入出力回路アレイが収容される多重化／分離装置とは異なっ ている。 本発明に従って、第１および第２の入出力回路を収容する第１および第２の部 分表面もしくは少なくとも前記第１および第２の部分表面に隣接する部分表面間 に表面に沿って、制御論理、メモリ記憶装置、バッファ回路、同期化回路構造お よび必要導体を収容するための、ＣＭＯＳ部分のような、領域が設けられ、前記 中間領域は信号を処理し、前記信号を記憶し、信号を多重化する時も分離する時 も、処理された信号を選定された出力回路を介して送信する。 本発明の範囲内で本発明をさらに展開させて、同期化回路構造は第１もしくは 第２の入出力回路アレイ上に生じる最低ビットレートのビットレート値よりも低 いクロック周波数に適合される。 好ましくはクロック周波数はおよそ３０Ｍｂ／ｓに適合される。 本発明はまたビットレート間の特別な比率、すなわち第１の入出力回路アレイ に対する標準化された低いビットレートと内部信号処理用に選定された“４”、 “５”程度のビットレート間のビット比率、を使用することにも関連している。 別の実施例では、第１の入力回路はクロックパルスコンバータを有するパラレ ル−シリーズコンバータを含む４チャネルからなり、第１の出力回路はクロック パルスコンバータを有するシリーズ−パラレルコンバータを含む４チャネルから なり、これらのチャネルは互いに隣接して表面に沿って配置される。 別の実施例では、第２の入力回路はクロックパルス変換を行うシリーズ−パラ レルコンバータを具備することができ、第２の出力回路はクロックパルス変換を 行うパラレル−シリーズコンバータを具備することができる。 特に好ましい実施例では、制御論理は同期化回路構造と共働出来なければなら ず、とりわけ入出力回路およびメモリ記憶装置の機能を制御出来なければならな い。 また入出力回路は割り当てられた逐次パルスパターンの助けにより光情報搬送 信号を受信するようにできることも判っている。利点 入出力回路が各パーツ部分上に配置され一般的にその間に多重化機能もしくは 分離機能を実施するのに使用できる回路を含むパーツ部分が設けられようにシリ コン表面上に作られる多重化および／もしくは分離装置により主として得られる これらの利点は周知の技術に較べてシリコン表面空間を節減できる能力にある。 これにより組合せ装置を光接続に生じる信号パルスを受信もしくは送信するよ うに直接適合させることができる。 ＣＭＯＳ部分およびトランジスタを使用することにより両方向において選択的 にレート変換を遂行することができ、各応用すなわち用途において内部制御論理 、メモリ設定およびバッファ回路、等を含む同一の同じパーツ部分が使用される 。 多重化／分離装置が交換機内部盤上のシリコン表面上に集積回路として構成さ れる場合には、ＡＴＭ技術に適用可能なルーチン等の、交換機内部ルーチンによ りこのような装置の機能をチェックもしくは制御することができ、使用する光接 続に利用される送信方法に無関係に光信号送信システムを利用することができる 。 本発明によるユニットの主な特徴は請求の範囲１に記載されている。図面の簡単な説明 次に代表的な実施例について添付図を参照しながら本発明の詳細な説明を行い 、ここに、 第１図は信号のビット位置が光接続上に光パルスとして生じる信号送信および 信号受信の原理的構造を示し、 第２図は部分表面上に形成される完全な多重化表面および隣接する部分表面に 形成される完全な分離回路の両方をシリコン表面上に形成する従来周知の技術を 示し、 第３図は第１の入力もしくは出力回路を収容する部分表面、第２の入力もしく は出力回路を収容する部分表面および多重化および分離のために共通に使用でき る回路を収容する中間部分表面が設けられる本発明によるシリコン表面処理原理 を示し、 第４図はＢｉ−ＣＭＯＳ回路内に集積される本発明による多重化もしくは分離 装置の原理的構造を示すブロック図であり、 第５図はＣＭＯＳトランジスタを有する多重化もしくは分離ブロックを示すブ ロック図である。実施例の説明 第１図に信号送信システムを示し、それは多重化装置１、電力回路２、および 装置１に到来する接続９上のビット位置に逐次対応する光パルスを光接続４を介 して送信するレーザダイオードを含む送信機３を含んでいる。 接続４上の光パルスは関連する増幅器６を有する検出器５により受信されてク ロックパルス回復回路７および分離装置８に電気的に接続され装置８からの信号 ビット位置の情報レートを下げて出接続１０を介して送信するようにされている 。 信号送信システム１は一方では前記した電力回路２および送信機３を含み他方 では検出器５の形状の受信機および増幅器６、さらには中間接続４を含んでいる 。 多重化装置１および分離装置８（およびクロックパルス回復回路７）は交換機 内部盤等に属する集積回路内に含まれており、したがってこれらの装置は、有利 に、交換機内部チェックの対象とすることができかつ使用する信号システムに適 合させたりすることができる。 装置１は両方向の信号受信および信号送信装置により構成され１方向しか使用 されず受信電気信号はいくつか（４）の入り線９で生じ高いレートの送信電気信 号が電力回路２に接続される。 装置８も両方向の信号受信および信号送信装置により構成され１方向しか使用 されず、受信電気信号は高いレートでクロックパルス回復回路７から入り接続へ 送られ、低いレートの送信電気信号は出接続１０に接続される。 このような信号送信システムの場合集積回路のシリコン表面上の装置１に対し て信号レートを増加、多重化、低減、分離する完全な集積回路を含むことが従来 周知であり、多重化機能を含む完全な集積回路の一部だけを使用することもでき る。 同様に、装置８に多重化および分離の両方のための完全な集積回路を含むこと も知られており、分離機能を含む集積回路の完全な部分だけを使用することもで きる。 ここで考慮する種類のシリコン表面上の周知の集積回路を第２図に略示する。 シリコン表面１１には完全な多重化機能に適合された部分表面１２、および完 全な分離機能に適合された部分表面１３が含まれ、部分表面１２は装置１内で使 用することができ部分表面１３は装置８内で使用することができる。 部分表面１２および部分表面１３は受信信号を変換し、受信信号を処理し、ビ ット位置を記憶する互いに等価な回路、および信号出力回路を有することもお判 り願いたい。 シリコン表面上に回路を設けるこの方法は不要に大きなシリコン表面積を必要 とし各選定応用に対してその半分しか使用されない。高い電力を必要とすること も明らかである。 本発明に従ったシリコン表面１４上のブロックの原理的構造を第３図に示す。 この場合本発明の原理は選定数の多重化／分離ブロックを有する多重化／分離 装置、もしくは１つのブロックからなる装置として応用できることをお判り願い たい。 第３図は本発明の原理を示しており集積回路を収容するブロックの第１の部分 表面１５は入り接続１５ａおよび出接続１５ｂ用であり、第２の部分表面１６は 、この場合４である、いくつかの入り接続１６ａおよび同数の出接続１６ｂ用で あり、本構造には第１もしくは第２の信号方向、すなわち多重化機能もしくは分 離機能、に共通して必要な回路用の中間部分表面１７も含まれる。 接続１６ｂの４線上にパラレルに生じるビット位置は接続１６ｂのレートより も４倍大きいレートで線１５ｂ上にシリアルに生じる。 接続１５ａ上にシリアルに生じるビット位置は接続１５ａの速度よりも４倍低 い速度で４本の接続線１６ａ上にパラレルに生じる。 本発明に従ってシリコン表面１４上に構成された回路を装置１に使用する場合 、部分表面１６の上部１６ｂは接続９に接続され、部分表面１５の下部１５ｂは 装置２に接続される。 本発明に従ってシリコン表面１４上に構成された回路を装置８に使用する場合 、部分表面１５の上部１５ａは装置７に接続され、部分表面１６の底部１６は接 続１０の４線に接続される。 前記各応用に対して共通回路構造が必要である。この共通回路構造は中間領域 １７内に配置されるように示されており、選択された応用を実施する場合にシリ コンの総表面積の中で不活性となる部分は従来技術の解決策よりも遥かに小さく なることを意味する。 第３図に略示した実施例をさらに展開したものを第４図に示し、この回路構造 は“４”のレート変換ファクターを有している。 したがって、この装置は互いに並列に配置された４部分すなわちブロック４１ ，４２，４３，４４、および横切配置された第５ブロックを含んでいる。 各部分すなわちブロック４１−４４は、４１ａ等の、４本の入り線およびブロ ック４５へ通される、４１ｃ，４２ｃ，４３ｃおよび４４ｃ線等の、共通の４本 の出線を有している。 ブロック４５には４本の入り線４５ａ、４本の出線４５ｂ、１本の入り線４５ ｃおよび１本の出線４５ｄも含まれており、これらの線は外部からアクセスする ことができる。 ４線４１ａおよび線４１ｃ、もしくは４５ｂ、に生じる信号間のレート変換は ４のファクターを有し、４線４１ｃ，４２ｃ，４３ｃおよび４４ｃの中の１線、 もしくは４線および線４５ｄの中の１線（４５ａ）に生じる信号間のレート変換 は４のファクターを有している。 具体的には、装置４０は、線４１ａ，４２ａ，４３ａ，４４ａ等の、１６本の 入り線上の信号を１５５Ｍｂ／ｓのビットレートで受信し、このビットレートを ブロック内の４線４１ｃ，４２ｃ，４３ｃおよび４４ｃ上で６２２Ｍｂ／ｓへ増 加し（または出線４５ｂを介して取り出す）、４線４１ｃ，４２ｃ，４３ｃおよ び４４ｃもしくは４つの接続の内の１つ（４５ａ）上の信号を出線４５ｄ上の２ ．５Ｇｂ／ｓのシリーズビットレートまで置換することができるように構成され ている。 したがって、装置４０は反対方向のビット速度を１／４へ低減して線４５ｃ上 のシリアル信号から４線４５ｂ、もしくは内部の４線４１ｄ−４４ｄ、上のパラ レル信号、および／もしくは、その４線の中の１線をブロック４１用の線４１ｂ として示す、１６線上のパラレル信号とするように機能する。 ブロック４１−４４および４５は互いに同じと見なすことができ各々が他と同 様に制御されかつ機能するため、以下の説明はブロック４１だけとする。 第５図はデジタルＢｉ−ＣＭＯＳ回路４８上に集積回路として構成され回路４ ８上のＣＭＯＳ部分４９を利用する１個の多重化／分離ブロック４１を示すブロ ック図である。 部分ブロック４１は第１の信号入出力回路アレイ４１’を有し、前記信号は１ ００Ｍｂ／ｓよりも大きい第１のビットレートを有し、さらに第２の高いビット レートを有しそれぞれ線４１ｃおよび４１ｄ上に生じる信号に対する第２の入出 力回路アレイ４１”を有している。 残りの部分ブロック４２−４５には対応する入出力回路が含まれている。 第１の入出力回路アレイ４１’には信号受信４１ａ’および信号送信４１ｂ’ 装置が含まれ、第２の入出力回路アレイ４１”には信号受信４１ｄ’および信号 送信４１ｃ’装置が含まれている。 ＣＭＯＳ部分の第１および第２の入出力回路アレイ４１’，４２”間には中間 領域５０が配置されておりそれは制御論理５１、必要なメモリ記憶装置５２、バ ッファー回路５３、同期化回路構造５４および必要導体を受容するものであり、 前記領域５０は主として信号を処理し、信号を記憶して処理された信号を第１の アレイ４１’内の選定された出力回路もしくは第２のアレイ４１”内の選定され た出力回路を介して送信するものである。 同期化回路構造５４は最低ビットレートを有し入力回路４１’へ入る信号のビ ットレートよりも低いクロック周波数に適合されている。 好ましくは内部クロック周波数はおよそ３０Ｍｂ／ｓに適合されている。 本発明により第１のアレイ４１’はパラレル−シリーズコンバータを含む４チ ャネルからなる第１の入力回路４１ａ’、および必要なクロックパルス変換を行 うシリーズ−パラレルコンバータを含む４チャネルからなる第１の出力回路４１ ｂ’を含むことができ、これらのチャネルはシリコン表面上に互いに隣接配置さ れている。 また本発明により第２のアレイ４１”はクロックパルス変換を行うシリーズ− パラレルコンバータを含む第２の入力回路４１ｄ’、およびクロックパルス変換 を行うパラレル−シリーズコンバータを具備する第２の出力回路４１ｃ’を含む ことができる。 制御論理５１は入出力回路４１ａ’，４１ｂ’および４１ｄ’，４１ｃ’、お よびメモリ記憶装置５２の機能を制御する同期化回路構造５４と共働する。 第４図および第５図に示す実施例を第１図に示す信号送信および信号受信回路 に適用する場合、４本の入り線９は入力４５ａに対応することができ、出線４５ ｄは電力ｃ２に接続される。 装置８の場合、回路７からの線は線４５ｃに対応することができ４本の出線１ ０は４本の線４５ｂに対応することができる。 線９は、４線の中の１線を４１ａで示す、１６本の入り線に対応させることも でき、電力回路への線は内部の４線４１ｃ，４２ｃ，４３ｃおよび４４ｃ、もし くは好ましくは対応する外部アクセス可能な４線４５ｂに対応することができる 。 この種の回路設定は本出願と同時に出願された特許出願“信号受信および信号 送信装置”に説明かつ例示された装置もしくは本出願と同時に出願された特許出 願“信号処理装置”に説明かつ例示された装置もしくは本出願と同時に出願され た特許出願“同期化回路構造”に説明かつ例示された装置に有利に使用すること ができる。 本発明の出願を深く理解するためにこれらの特許出願を参照されたくこれらの 特許出願の内容は本出願の一部を形成するものと見なすべきである。 本発明は例示して説明した代表的な実施例に制約されるものではなく請求の範 囲に明記された発明概念の範囲内で修正を行うことができることをお判り願いた い。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年１月２２日 【補正内容】 請求の範囲 １． デジタルＢｉ−ＣＭＯＳ回路等の集積回路としてまたシリコン表面の部 分表面上のブロックとして構成され、前記回路上のＣＭＯＳ部分を利用し、使用 するシリコン表面の第１の部分表面に第１の信号入出力回路アレイ（４１’）が 収容され、第２の部分表面に第２の入出力回路アレイ（４１”）が収容される多 重化／分離装置であって、シリコン表面上の第１および第２の部分表面間にある いは何らかの対応する方法で領域（５０）が配置されそれは制御論理（５１）、 メモリ記憶装置（５２）、バッファー回路（５３）、同期化回路構造（５４）お よび必要導体を収容するものであり、前記領域（５０）は信号を処理し、信号を 記憶し信号を多重化する時も分離する時も処理された信号を選定された出力回路 を介して送信することを特徴とする多重化／分離装置。 ２． 請求項１記載の装置であって、同期化回路構造（５４）は第１もしくは 第２の入出力回路アレイに生じるビットレート、最低ビットレート、よりも低い クロック周波数に適合されていることを特徴とする多重化／分離装置。 ３． 請求項１もしくは２記載の装置であって、クロック周波数がおよそ３０ Ｍｂ／ｓに適合されていることを特徴とする多重化／分離装置。 ４． 請求項１記載の装置であって、第１の入出力回路アレイの最低ビットレ ートと内部信号処理操作のために選定されたビットレートの比率は“４”，“５ ”もしくはその近くであることを特徴とする多重化／分離装置。 ５． 請求項１記載の装置であって、第１の入力回路はパラレル−シリーズコ ンバータ（４１ａ’）を含む４チャネルからなり、第１の出力回路（４１ｃ’） はシリーズ−パラレルコンバータを含む４チャネルからなり、前記チャネルは互 いに隣接配置されていることを特徴とする多重化／分離装置。 ６． 請求項１記載の装置であって、第２の入力回路はクロックパルス変換を 行うシリーズ−パラレルコンバータ（４１ｄ’）により構成され、第２の出力回 路はクロックパルス変換を行うパラレル−シリーズコンバータにより構成されて いることを特徴とする多重化／分離装置。 ７． 請求項１記載の装置であって、制御論理は同期化回路構造（５４）と共 働してとりわけ入出力回路およびメモリ記憶装置内の機能を制御することを特徴 とする多重化／分離装置。 ８． 請求項１記載の装置であって、入出力回路は逐次パルスパターンの媒体 を介して電気光学情報搬送信号を受信するようにされていることを特徴とする多 重化／分離装置。 ９． 請求項１記載の装置であって、該装置は、ＡＴＭシステム等の、交換機 内部（switch-internal）シグナリングシステムに従った交換機内部（switch-in ternal）監視および信号処理システム内に含まれていることを特徴とする多重化 ／分離装置。

Claims (1)

1. 【特許請求の範囲】 １． デジタルＢｉ−ＣＭＯＳ回路等の集積回路としてまたシリコン表面の部 分表面上のブロックとして構成され、前記回路上のＣＭＯＳ部分を利用し、使用 するシリコン表面の第１の部分表面に第１の信号入出力回路アレイ（４１’）が 収容され、第２の部分表面に第２の入出力回路アレイ（４１”）が収容される多 重化／分離装置であって、シリコン表面上の第１および第２の部分表面間にある いは何らかの対応する方法で領域（５０）が配置されそれは制御論理（５１）、 メモリ記憶装置（５２）、バッファー回路（５３）、同期化回路構造（５４）お よび必要導体を収容するものであり、前記領域（５０）は信号を処理し、信号を 記憶し信号を多重化する時も分離する時も処理された信号を選定された出力回路 を介して送信することを特徴とする多重化／分離装置。 ２． 請求項１記載の装置であって、同期化回路構造（５４）は第１もしくは 第２の入出力回路アレイに生じるビットレート、最低ビットレート、よりも低い クロック周波数に適合されていることを特徴とする多重化／分離装置。 ３． 請求項１もしくは２記載の装置であって、クロック周波数がおよそ３０ Ｍｂ／ｓに適合されていることを特徴とする多重化／分離装置。 ４． 請求項１記載の装置であって、第１の入出力回路アレイの最低ビットレ ートと内部信号処理操作のために選定されたビットレートの比率は“４”，“５ ”もしくはその近くであることを特徴とする多重化／分離装置。 ５． 請求項１記載の装置であって、第１の入力回路はパラレル−シリーズコ ンバータ（４１ａ’）を含む４チャネルからなり、第１の出力回路（４１ｃ’） はシリーズ−パラレルコンバータを含む４チャネルからなり、前記チャネルは互 いに隣接配置されていることを特徴とする多重化／分離装置。 ６． 請求項１記載の装置であって、第２の入力回路はクロックパルス変換を 行うシリーズ−パラレルコンバータ（４１ｄ’）により構成され、第２の出力回 路はクロックパルス変換を行うパラレル−シリーズコンバータにより構成されて いることを特徴とする多重化／分離装置。 ７． 請求項１記載の装置であって、制御論理は同期化回路構造（５４）と共 働してとりわけ入出力回路およびメモリ記憶装置内の機能を制御することを特徴 とする多重化／分離装置。 ８． 請求項１記載の装置であって、入出力回路は逐次パルスパターンの媒体 を介して電気光学情報搬送信号を受信するようにされていることを特徴とする多 重化／分離装置。 ９． 送信機内の多重化装置、光送信媒体および受信機内の分離装置を利用す る信号送信システムであって、送信機内の多重化装置は交換機内部盤等の回路板 内（switch-internal or like circuit board）の集積回路により構成され、受 信機内の分離装置は交換機内部盤等の回路板内の集積回路により構成されること を特徴とする信号送信システム。 10． 請求項９記載のシステムであって、多重化装置および分離装置は、ＡＴ Ｍシステム等の、交換機内部シグナリングシステム（switch-internal signalli ng system）に従った交換機内部監視および信号処理システム内に含まれている ことを特徴とする信号送信システム。