KR100295455B1

KR100295455B1 - 플라즈마 디스플레이 패널의 전압분리 구동방법 및 장치

Info

Publication number: KR100295455B1
Application number: KR1019990022271A
Authority: KR
Inventors: 이응관
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1999-06-15
Filing date: 1999-06-15
Publication date: 2001-07-12
Also published as: KR20010002457A; US6281635B1

Abstract

개시된 내용은 패널의 특성에 따라 전압을 원하는 레벨로 분리·조정하여 인가하는 플라즈마 디스플레이 패널의 전압분리 구동장치에 관한 것이다.

개시된 플라즈마 디스플레이 패널의 전압분리 구동장치는, 제1, 제2 전극과 어드레스 전극을 구비한 패널에 전압을 인가하여 구동하는 제1, 제2 서스테인 구동회로에서, 어느 하나의 서스테인 구동회로가, 전체 셀에 대하여 방전시키는 전압치와 펄스 폭을 갖는 기록펄스를 발생하는 기록전압 발생수단; 전체 셀에 대하여 기록방전을 유지시키기 위한 정, 부의 펄스를 발생하는 서스테인전압 발생수단; 전체 셀 중에서 선택된 셀을 주사하기 위한 펄스를 발생하는 소거주사전압 발생수단; 패널로부터의 무효 전력을 회수하여 기록방전, 서스테인 방전 및 소거주사 방전 때 방출하는 전압회수수단; 각각 발생된 펄스의 전압치를 제1, 제2 전극 중 어느 하나의 전극에 인가하고 그로부터의 전압을 방전시키는 전압입출력수단을 포함하며;

이에 따라, 기록전압, 소거주사 전압 및 정, 부의 서스테인 전압을 각각 분리하여 패널에 인가함으로써, 패널의 특성에 따라 원하는 레벨의 전압 조정이 가능하고 이상휘도가 제거되는 이점이 있다.

Description

플라즈마 디스플레이 패널의 전압분리 구동방법 및 장치{Apparatus And Method For Detach Voltage of PDP}

본 발명은 평면표시 장치(Flat Panel Display)중의 하나인 플라즈마 디스플레이 패널의 전압분리 방법에 관한 것으로, 구체적으로 말하면 패널에 서스테인(Sustain)과 기록/주사(Write/Scan) 전압을 분리·인가하여 서스테인 전압에 의한 구동회로의 파손과 패널의 이상휘도를 제거하고 전압 조정 및 패널 구동의 용이성을 양립시키도록 하는 플라즈마 디스플레이 패널의 전압분리 구동방법 및 장치에 관한 것이다.

예컨대, 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 'PDP' 라 약칭한다)에는 직류(DC)형 및 교류(AC)형이 알려져 있다. 또 방전가스의 발광색을 보는 소위 모노컬러형과 방전에 의해서 발생하는 자외선에 의해 형광체를 가시 발광시키는 컬러형이 있다. 이하에서는 컬러 및 모노컬러에서 공통되고, 컬러형에서 특히 현저하므로 주로 컬러 PDP에 대해 설명한다.

PDP 구성에는 각종 방법이 알려져 있으나 박형으로 하기 위해 대향하는 전면 유리기판과 후면 유리기판의 주위를 시일유리로 봉입해서 방전가스를 수용하는 기밀용기를 구성하는 것이 많이 채용된다. 통상 전, 후면 유리기판 다같이 저가격의소다석회(soda-lime) 유리가 사용된다.

미세하고 다수의 표시셀을 가진 컬러 PDP에서는 인접하는 셀 간의 에러(error) 방전이나 색침투를 방지하기 위해, 혹은 패널 내외의 압력차를 견디거나 또 방전용 전극간 거리를 규정하기 위한 스페이서(spacer)로서 전, 후면 유리기판 사이에는 격벽이 형성되고, 이 격벽과 전, 후면 유리기판에 의해 주위가 둘러싸인 공간의 한 개의 표시셀로 된다. 표시셀 내면에는 형광체가 도포 되어 방전에 의해서 발생하는 자외선에 의해 형광체는 각 색의 가시 광을 발생한다.

화상 표시가 가능한 미세하고 다수의 표시셀을 가진 컬러 PDP에서는 통상 셀이나 전극형성이 용이한 사각형 셀 배열이 채용된다.

다수의 셀은 방전용 전극을 행(Row)과 열(Column)로 구분하고, 각각 라인형상의 행 및 열 전극의 교차부분에 형성하는 것이 편리하다.

이 행 전극과 열 전극이 제1 혹은 제2 전극군으로서, 2개의 전극군으로 다수의 셀이 독립적으로 선택된다. 따라서, 제1 및 제2 전극군은 선택 가능한 구성이면 되므로 종류는 상관없다.

PDP에서 화소를 구성하는 셀(cell)의 행 전극 및 열 전극 사이에 인가되는 전압 조절을 통하여 방전을 얻으며, 방전된 빛의 양은 셀 내에서의 방전 시간의 길이를 변화 시켜서 조절한다.

도 1은 일본국 특개평 7-140922호에 기재된 그와 같은 플라즈마 디스플레이 패널에서의 하나의 셀 구조를 표시한 것이다.

상기 셀(10) 구조에 있어서, 화상의 표시면인 전면의 제1 유리기판(11)과,그 유리기판과의 소정의 거리를 두고 평행하게 위치한 배면의 제2 유리기판(12)과, 제1, 제2 유리기판(11, 12) 사이에 배열되어 두 유리기판을 평행하게 유지시키고 셀(10) 사이를 격리시켜 방전공간(19)을 형성하는 격벽(13)과, 스캔전극(이하, '제1 서스테인전극' 이라 칭함)과 공통전극(이하, 제2 서스테인전극 이라 칭함)으로 구성되며 제1 유리기판(11) 중 제2 유리기판(12)과의 대향면에 격벽(13)과 직교하도록 서로간에 평행하게 배열 형성된 행전극(17, 18)과, 제1 유리기판(11) 중 제2 유리기판(12)과의 대향면 밑에 형성되어 방전 때에 방전 전류를 제한하는 유전층(16)과, 각 격벽(13) 사이의 제2 유리기판(12) 중 제1 유리기판(11)과의 대향면에 격벽(13)과 평행하며 제1, 제2 서스테인 전극(17, 18)과 매트릭스를 형성하여 방전을 일으키는 열 전극(이하, '어드레스전극' 이라 칭함)(14)과, 방전공간(19) 내부의 제2 유리기판(12) 위에 도포 되어 각 셀의 방전에 의해 발생된 자외선에 의해 여기되어 적색(Red), 녹색(Blue), 청색(Green)의 가시광을 발생시키는 형광층(15)으로 구성된다.

이와 같은 PDP의 셀(10) 구조에 있어서, 그의 동작은 제1 서스테인 전극(17)과 제2 서스테인 전극(18)과의 사이에 교대로 전압 펄스를 인가하며 반주기마다 극성을 반전하는 것에 의해 방전을 일으켜 셀(10)을 발광시킨다.

컬러 표시로서는, 각 셀(10)에 형성된 형광층(15)이 방전으로부터의 자외선에 의해서 여기되어 발광한다. 표시용의 방전을 하는 제1 서스테인 전극(17)과 제2 서스테인 전극(18)이 유전층(16)으로 피복되어 있기 때문에 각 셀(10)의 전극 사이에서 한 번 방전이 일어나면 방전공간(19)에서 생성된 전자나 이온(ion)은 인가전압의 방향으로 이동하여 유전층(16)의 위에 축적된다.

유전층(16) 위에 축적된 전자나 이온 등의 전하를 벽전하(壁電荷)라 부른다. 이 벽전하가 형성하는 전계가 인가전계를 약하게 하는 방향으로 활동하기 때문에 벽전하의 형성과 함께 방전은 급속히 소멸한다.

방전이 소멸한 후 이전의 방전과 극성의 반전한 전계가 인가되면 벽전하를 형성하는 전계와 인가전계가 중첩되기 때문에 이전의 방전에 비교하여 낮은 인가전압으로 방전이 가능해 진다. 그 이후는 이 낮은 전압을 반주기마다 반전시키는 것에 의해서 방전을 유지할 수 있다. 이와 같이 낮은 인가전압으로 유지하는 방전을 서스테인 방전이라 부르며, 또 반주기마다 제1 서스테인 전극(17) 및 제2 서스테인 전극(18)에 인가되는 전압 펄스를 서스테인 펄스라 부른다.

이 서스테인 방전은 벽전하가 소멸될 때까지 서스테인 펄스가 인가되는 한 지속된다.

그리고, 벽전하의 소멸은 제1 서스테인 전극(17)에 소거펄스가 인가될 때 소거된다. 한편, 최초에 벽전하를 유전층(16) 위에 형성하는 것을 기록이라 하며, 이 기록은 제1 서스테인 전극(17)과 제2 서스테인 전극(18)에 위상이 서로 다르고 동기화가 된 기록펄스를 인가함으로써, 가능해 진다.

그리고, 한 프레임(frame)의 계조표시 방법에 관해서 간단히 설명한다.

여기서 한 프레임은 화면에 1장의 그림을 출력하기 위한 시간으로, NTSC의 경우에는 약 16.67msec(60Hz)이다.

한 프레임은 몇 개의 서브 필드(sub-field)로 분할되며 각 서브 필드는 통상적으로 리세트 기간, 어드레스 기간, 서스테인 기간으로 구성된다. 예컨대 256계조 표시를 하는 경우, 한 프레임 내의 서브 필드는 8개가 되어 각각 서브 필드의 서스테인 기간의 시간을 2n의 비율로 한다.

그리고, 전체의 화면은 각각의 셀의 제1, 제2 서스테인 전극 및 어드레스 전극에 디지털 영상 신호를 입력시키기 위한 기록(Write)펄스, 주사를 위한 스캔(Scan)펄스, 방전을 유지시켜 주기 위한 서스테인 펄스 및 방전된 셀의 방전을 중지시키기 위한 소거(Erase)펄스를 인가하여 매트릭스(matrix) 형으로 구동시켜서 얻는다.

영상 표시를 위해 필요한 단계적인 밝기(grey level : 계조)는 전체 영상을 표시하기 위해 필요한 주어진 시간, 예컨대 NTSC TV 신호의 경우 1/30초 내에서 개개의 셀이 방전되는 시간의 길이를 서로 다르게 구현시킨다.

이때, 화면의 휘도는 각각의 셀을 최대로 구동시켰을 때의 밝기에 의해 결정이 되고, 휘도를 증가시켜 주기 위해서는 한 화면을 구성시키기 위한 주어진 시간 내에서 셀의 방전 시간을 최대한 길게 유지시킬 수 있도록 행측의 서스테인 구동회로가 설계되어야 한다.

이상에서와 같이, PDP는 제1, 제2 서스테인 전극과 어드레스 전극에 인가되는 전압차에 의해 면방전을 하여 화상을 표시하는 것으로서, 예를 들면 일본국 특개평 7-160218호에 의해 공지되어 있다.

도 2 내지 도 4는 일본국 특개평 7-160218호에 기재된 그와 같은 플라즈마 디스플레이 패널 구동장치의 하나를 표시한 것으로서, 도 2는 상기 플라즈마 디스플레이 패널 및 그 주변의 구동회로를 배치하여 보인 평면도이다.

도 2에 나타내는 바와 같이, 패널(20)의 행측에 제1 서스테인 전극(17)(Y1-Ym)과 제2 서스테인 전극(18)(Z1-Zm)이 형성되며, 패널(20)의 열측에는 어드레스 전극(14)(X1-Xn)이 형성된다.

그리고, 행측의 제1 서스테인 전극(Y1-Ym) 및 제2 서스테인 전극(Z1-Zm)과 열측의 어드레스 전극(X1-Xn)이 직각으로 교차하는 지점에 각각 도 1과 같은 셀(10)이 형성된다. 또 행측의 제2 서스테인 전극(Z1-Zm)은 공통으로 Z측 서스테인 구동회로(101)에서 공급되는 서스테인 펄스를 인가 받으며, 행측의 제1 서스테인 전극(Y1-Ym) 및 열측의 어드레스 전극(X1-Xn)은 각각의 전극마다 독립적으로 분리되어 Y측 서스테인 구동회로(100)로부터 기록펄스, 소거주사 펄스 및 서스테인 펄스를 인가 받도록 구성되며, X측 어드레스 구동회로(102)로부터는 어드레스 펄스를 인가 받도록 구성된다.

그리고 도 3은 도 2의 플라즈마 디스플레이 패널에서 Y측 서스테인 구동회로(100)를 보다 상세하게 나타내어 보인 도이다.

상기 Y측 서스테인 구동회로(100)는, 패널(20)의 제1 서스테인 전극군(Y)에서 단위 셀(10)을 이루는 하나의 서스테인 전극(Y1)에 접속되어 기록/소거주사 펄스의 전압(V_P), 서스테인 펄스의 전압(V_H)을 상호 직렬 접속되어 있는 제1, 제2 스위칭소자(Q1, Q2) 및 이에 각각 병렬 접속되어 있는 다이오드(D1, D2)를 선택 스위칭하여 그 공통 접속점을 통해 패널(20)에 인가하며 그 패널(20)로부터의 Z측 서스테인 구동회로(101)에 대한 서스테인 방전 전압과 기록방전 전압의 루프를 형성하면서 패널(20)의 해당 단위셀(10)을 구동하는 전압입출력부(100a)와, 접지(GND)와 서스테인 전압(V_H) 단자 사이에 직렬 접속되어 있는 제3, 제4 스위칭소자(Q3, Q4)를 선택 스위칭하여 상기 서스테인 전압(V_H)을 전압입출력부(100a)의 다이오드(D2)를 통해 패널(20)에 제공하고 그 패널(20)로부터의 서스테인방전 전압 및 기록방전 전압의 루프를 상기 접지(GND)로 제공하며 또 상기 서스테인 전압(V_H)의 1/2의 레벨을 가지는 중간전압(V_M)을 서로 직렬 접속되어 있는 제5, 제6 스위칭소자(Q5, Q6) 및 다이오드(D3, D4)를 선택 스위칭하여 전압입출력부(100a)의 다이오드(D2)를 통해 패널(20)의 제1 서스테인 전극군(Y)에 인가하는 서스테인전압 발생부(100c)와, 서스테인전압 발생부(100c)의 제4 스위칭소자(Q4) 도통 때에 상기 기록/소거주사 전압(V_P)을 다이오드(D9)를 통해 콘덴서(C1)에 축적하였다가 서스테인전압 발생부(100c)의 제3 스위칭소자(Q3) 도통 때에 상기 서스테인 전압(V_H)과 함께 전압입출력부(100a)의 제1 스위칭소자(Q1)를 통해 패널(20)에 인가하는 기록/소거주사 전압발생부(100b)와, 서스테인전압 발생부(100c)에 의한 패널(20)의 해당 단위셀(10)의 방전 후에 서로 병렬 접속되어 있는 제8, 제10 스위칭소자(Q8, Q10)를 선택 스위칭하여 패널(20)의 무효전력을 회수하며 그 회수한 무효전력을 리액터(L1) 및 이에 각각 직렬 접속되어 있는 다이오드(D6, D8)를 통해 콘덴서(C2, C3)에 각기 다른 레벨의 값으로 축적하였다가 다음 방전 때에 상호 직렬 접속되어 있는 제7, 제9 스위칭소자(Q7, Q9)를 선택 스위칭하여 이에 접속된 해당다이오드(D5, D7) 및 리액터(L1), 전압입출력부(100a)의 다이오드(D2)를 통해 패널(20)로 방전시키는 전압회수부(100d)로 구성된다.

그리고, Z측 서스테인 구동회로(101)는 스캔구동회로, 즉 Y측 서스테인 구동회로(100)와 동일하게 형성되어 제2 서스테인 전극군(Z)에 공통으로 서스테인 전압, 기록전압을 발생한다.

이와 같이 구성된 종래의 플라즈마 디스플레이 패널에서 Y측 서스테인 구동회로(100)를 도 4를 통해 구체적으로 설명한다.

먼저, 한 프레임에서 이전의 서브필드의 서스테인 방전기간에 서스테인전압 발생부(100c)에 구성되는 FET와 같은 제5, 제6 스위칭소자(Q5, Q6)의 게이트(G5, G6)에 도 4의 (f),(g)와 같은 일정 주기를 가지는 하이펄스를 동시에 인가하여 도통시키면, 이후에 설명될 서스테인 전압(V_H)의 1/2의 레벨, 즉 V_H/2의 값을 가지는 도 4의 (b)와 같은 중간전압(V_M)이 서스테인전압 발생부(100c)의 제5 스위칭소자(Q5), 다이오드(D3) 및 전압입출력부(100a)의 다이오드(D2)를 통해 패널(20)로 인가된다.

그리고 또한, 패널(20)로부터의 Z측 서스테인 구동회로(101)에 대한 중간전압(V_M)이 전압입출력부(100a)의 제2 스위칭소자(Q2)와 서스테인전압 발생부(100c)의 다이오드(D4) 및 제6 스위칭소자(Q6)를 통해 흐르면서 도 4의 (c)에 나타내는 바와 같이 서스테인 전압(V_H)의 1/2의 레벨을 가지는 중간전압(V_M)을 생성하며, 이 중간전압(V_M)은 제5, 제6 스위칭소자(Q5, Q6)가 차단(off)될 때까지 지속된다.

이때, 제5, 제6 스위칭소자(Q5, Q6)가 차단되기 이전에 전압회수부(100d)에 구성되는 제10 스위칭소자(Q10)의 게이트(G10)에 도 4의 (k)와 같이 소정의 주기(T5)를 가지는 하이펄스를 인가하여 도면에 도시하지 않은 패널(20)의 부유용량 커패시터로부터 무효전력을 회수한다.

즉 전압회수부(100d)의 제10 스위칭소자(Q10)가 소정의 주기(T5) 동안 도통되면 패널(20)의 부유용량 커패시터에 축적된 중간전압(V_M)의 전하가 전압입출력부(100a)의 제2 스위칭소자(Q2)를 통하고 전압회수부(100d)의 리액터(L1), 다이오드(D8) 및 제10 스위칭소자(Q10)를 통해 콘덴서(C3)에 서서히 축적된다. 이때 콘덴서(C3)에는 중간전압(V_M)의 1/2의 레벨 값, 즉 V_M/2의 전압이 축적되며, 이는 다음 중간전압(V_M)의 유지 사용 때에 방전하도록 한다.

이후, 패널(20)의 부유용량 커패시터가 중간전압(V_M)의 1/2의 값을 유지하고 있는 상태의 이전에 서스테인전압 발생부(100c)의 제5, 제6 스위칭소자(Q5, Q6)를 차단하고 제4 스위칭소자(Q4)의 게이트(G4)에 도 4의 (e)와 같은 소정의 주기(T1)를 가지는 하이펄스를 인가하여 도통(ON)시키면 Z측 서스테인 구동회로(101)에 대한 중간전압(V_M)과 기록전압(V_P)이 패널(20)로부터 출력되어 전압입출력부(100a)의 제2 스위칭소자(Q2) 및 서스테인전압 발생부(100b)의 제4 스위칭소자(Q4)를 통해 접지(GND)로 바이패스되어 도 4의 (b)와 같은 중간전압 이하, 즉 부(負)의 서스테인 펄스(S_P)와 기록전위의 기록펄스(W_P)를 얻게 된다. 이때 제4 스위칭소자(Q4)의도통 때에 패널(20)의 제1 서스테인 전극군(Y)에 기록펄스(W_P)를 인가하기 위해 기록/소거주사전압 발생부(100b)의 기록 또는 소거주사 전압(V_P)이 다이오드(D9)를 통해 콘덴서(C1)에 축적된다. 여기서, V_P는 기록펄스(W_P)의 전압과 소거주사 펄스(ES_P)의 전압으로 사용된다.

즉 다시 말해서, Z측 서스테인 구동회로(101)에서 보았을 때 서스테인 전압(V_H)의 1/2의 레벨 값을 가지는 중간전압(V_M)에 Z측 서스테인 구동회로(101)의 콘덴서(C1)에 축적된 기록전압(V_P)이 더해져서 전압입출력부(100a)의 제2 스위칭소자(Q2)와 서스테인전압 발생부(100c)의 제4 스위칭소자(Q4)를 통해 접지로 급격하게 바이패스되므로서 결과적으로, 소정의 주기(T1) 동안 Y측 서스테인 구동회로(100)에서 도 4의 (b)와 같은 중간전압(V_M)의 이하, 즉 부(負)의 서스테인 전압(V_H)에 기록펄스(W_P)의 전압(V_P)이 더해져 패널(20)의 제1 서스테인 전극군(Y)에 인가된다.

그리고, Z측 서스테인 구동회로(101)에서는 상기 중간전압(V_M) 이하의 서스테인 펄스 및 기록펄스(W_P)와 동기화가 되고 위상이 서로 반대인 도 4의 (c)와 같은 중간전압(V_M) 이상, 즉 정(正)의 서스테인 펄스의 전압(V_H)에 기록펄스(W_P)의 전압(V_P)이 더해져 제2 서스테인 전극군(Z)에 인가된다.

이때에는 서스테인전압 발생부(100c)의 제5, 제6 스위칭소자(Q5, Q6)가 차단된 순간에 제3 스위칭소자(Q3) 및 전압입출력부(100a)의 제1 스위칭소자(Q1)가 소정의 주기(T1)동안 도통되므로 서스테인 전압(V_H)이 콘덴서(C1)에 축적된 기록전압(V_P)과 더해져 제1 스위칭소자(Q1)를 통해 패널(20)의 제2 서스테인 전극군(Z)에 인가되는 결과가 된다.

이와 같이, 제1 서스테인 전극(Y1-Ym) 군(Y)과 제2 서스테인 전극(Z1-Zm) 군(Z)에 도 4의 (b) 및 (c)와 같이 위상이 반대이고 동기화가 된 기록펄스(W_P)가 인가되면 두 기록펄스(W_P)의 전압차(2W_P)는 방전 개시전압 이상이 되어 모든 셀에 해당하는 화소가 기록방전을 하여 발광되며, 이때 제1 서스테인 전극군(Y)에는 플러스(+) 극성의 벽전하가 형성되고, 제2 서스테인 전극군(Z)에는 마이너스(-) 극성의 벽전하가 형성된다.

그런데, 이러한 기록방전은 방전 셀의 이전 필드 상태에 따라 영향을 받기 때문에 불안정하게 방전된다.

따라서, 모든 셀의 안정된 방전을 위하여 어드레스 기간동안 도 4의 (b) 및 (b)와 같이 위상이 서로 반대이고 동기화가 된 서스테인 펄스(S_P)를 인가해야 한다.

상기 서스테인 펄스(S_P)를 발생하기 위해서는 먼저, 서스테인전압 발생부(100c)의 제4 스위칭소자(Q4)가 차단되기 직전에 도 4의 (j)와 같은 소정의 주기(T4)를 가지는 하이펄스를 전압회수부(100d)에 구성되는 제9 스위칭소자(Q9)의 게이트(G9)에 인가하여 도통시킨다. 이것에 의해 전압회수부(100d)의 콘덴서(C3)에축적된 상기 V_M/2의 전압이 방전을 하며, 그 방전 전압은 제9 스위칭소자(Q9), 다이오드(D7), 리액터(L1) 및 전압입출력부(100a)의 다이오드(D2)를 통해 패널(20)의 부유용량 커패시터로 흐르게 되며, 그 결과 도 4의 (b)에 나타내는 바와 같이, 접지(GND)레벨 이상의 서스테인 전압(V_H)을 유지하게 된다.

이와 같이 접지레벨 이상의 서스테인 전압(V_H)을 유지하고 있는 상태에서 서스테인전압 발생부(100c)의 제4 스위칭소자(Q4)를 차단하고 제5 스위칭소자(Q5)의 게이트(G5)에 도 4의 (f)와 같은 소정의 주기(T2)를 가지는 하이펄스를 인가하여 도통시키면 접지레벨 이상을 가지는 서스테인 전압(V_H)이 상기 소정 주기(T2) 동안 상승하여 중간전압(V_M)을 유지하게 되며 그 중간전압(V_M)은 제5 스위칭소자(Q5), 다이오드(D3), 전압입출력부(100a)의 다이오드(D2)를 통해 패널(20)의 제1 서스테인 전극군(Y)에 인가된다.

그리고 제5 스위칭소자(Q5)가 차단되기 이전에 전압회수부(100d)에 구성되는 제7 스위칭소자(Q7)의 게이트(G7)에 도 4의 (h)와 같은 소정의 주기(T3)를 가지는 하이펄스를 인가하여 도통시키고 차단한다.

제7 스위칭소자(Q7)가 소정의 주기(T3) 동안 도통되면 이전의 서스테인 펄스 발생 때 전압회수부(100d)의 콘덴서(C2)에 축적된 중간전압(V_M) 이상의 전압, 예컨대 (V_H+ V_M)/2의 전압이 방전을 하며, 그 방전 전압은 제7 스위칭소자(Q7), 다이오드(D5) 및 리액터(L1), 전압입출력부(100a)의 제2 스위칭소자(Q2)를 통해 패널(20)의 제1 서스테인 전극군(Y)에 인가되므로 결과적으로 도 4의 (b)에 나타내는 바와 같이, 소정의 주기(T3) 동안 (V_H+ V_M)/2의 전압이 제1 서스테인 전극군(Y)에 유지되어 인가된다.

이와 같이 패널(20)의 제1 서스테인 전극군(Y)에 (V_H+ V_M)/2의 전압이 유지된 상태에서 제5 스위칭소자(Q5)를 차단시키고 제3 스위칭소자(Q3)를 소정의 주기(T6) 동안 도통시키면 서스테인 전압(V_H)이 전압입출력부(100a)의 제2 스위칭소자(Q2)를 통해 패널(20)로 흐르게 되며, 그 결과 상기 주기(T6)동안 제1 서스테인 전극군(Y)에는 도 4의 (b)와 같이 중간전압(V_M)을 기준으로 하이(High)전위의 서스테인 펄스, 즉 정(正)의 서스테인 펄스(S_P)의 전압이 인가된다.

Z측 서스테인 구동회로(101)에서도 도 4의 (c)에 나타내는 바와 같이, 상기 서스테인 펄스(S_P)와 위상이 반대이고 동기화가 된 서스테인 펄스(S_P)의 전압이 상기와 같은 동작에 의해 형성되어 제2 서스테인 전극군(Z)에 인가된다.

이때, Z측 서스테인 펄스(S_P)는 패널(20)로부터의 전압입출력부(100a)의 제2 스위칭소자(Q2)와 서스테인전압 발생부(100c)의 제4 스위칭소자(Q4)를 통해 바이패스되어 도 4의 (c)와 같이 중간전압(V_M)을 기준으로 이보다 낮은 접지(GND)전위의 서스테인 펄스, 즉 부(負)의 서스테인 펄스(S_P)의 전압이 생성되어 제2 서스테인 전극군(Z)에 인가된다.

위상이 서로 반대이고 동기화가 된 서스테인 펄스(S_P)가 각각 제1, 제2 서스테인 전극군(Y, Z)에 인가되면 패널(20)에서 벽전하를 형성하는 전계와 인가전계가 중첩되기 때문에 방전 개시전압보다 낮은 두 전극 사이의 서스테인 전압차(2S_P)에 의하여 서스테인 방전이 일어난다. 이것에 수반하여 기록방전이 안정되고 또 벽전하가 일정한 레벨로 형성되며, 벽전하 형성 위치가 변화되어 제1 서스테인 전극군(Y)에는 마이너스(-) 극성의 벽전하가 형성되고 제2 서스테인 전극군(Z)에는 플러스 극성의 벽전하가 형성된다.

그리고 상기 소정의 주기(T6)가 경과되는 시점, 즉 다시 말해서 제3 스위칭소자(Q3)가 차단되기 이전에 전압회수부(100d)의 제8 스위칭소자(Q8)를 소정 주기(T7) 동안 도통시켜 상기 서스테인 전압(V_H)을 리액터(L1), 다이오드(D6)를 통해 콘덴서(C2)에 (V_H+ V_M)/2의 값으로 축적한다.

이후 콘덴서(C2)에 소정의 주기(T7) 동안 전압을 축적하고 있는 상태에서 제3 스위칭소자(Q3)를 차단시키고 도 4의 (f, g)와 같은 소정의 주기(T8, T9)를 가지는 하이펄스를 제5, 제6 스위칭소자(Q5, Q6)의 게이트(G5, G6)에 인가하여 도통시키면 서스테인 전압(V_H)은 상기 주기(T8, T9) 동안 도 4의 (b)에서와 같이 다시 중간전압(V_M)을 유지하면서 전압입출력부(100a)의 다이오드(D2)를 통해 제1 서스테인 전극군(Y)에 인가된다.

이때, 꺼져야 할 해당 셀의 어드레스 전극군(X)에 X측 어드레스구동회로(102)로부터 도 4의 (a)와 같은 화상 데이터 내용에 응해서 정의 어드레스 펄스가 인가되고 제1 서스테인 전극군(Y)에는 주기(T8, T9)동안 상기 어드레스 펄스와 동기화가 된 도 4의 (b)와 같은 소거주사 펄스(ES_P)가 Y측 서스테인 구동회로(100)로부터 발생되어 인가되다.

이후에 설명될 소거주사 펄스(ES_P)가 제1 서스테인 전극군(Y)에 인가되면 하전(荷電) 입자에 의한 전계와 두 펄스에 의한 전계의 합이 방전을 지속적으로 유지시켜 주기에는 불충분하므로 해당 셀 내에서 작은 방전, 즉 소거 방전이 발생되어 벽전압이 접지 레벨로 유지되므로 발광방전이 소멸(OFF) 된다.

즉 다시 말해, 제1 서스테인 전극군(Y)에 인가되는 소거주사 펄스(ES_P)와, 어드레스 전극군(X)에 인가되는 도 4의 (a)와 같은 어드레스 펄스에 의해서, 화면의 임의의 셀을 매트릭스(matrices) 선택할 수 있다. 소거주사 펄스(ES_P)와 어드레스 펄스의 합계 전압치는, 셀의 Y-X 전극 사이의 방전개시 전압 이하로 설정되어 있기 때문에, 소거주사 펄스(ES_P)와 어드레스 펄스가 함께 인가된 셀은 Y-X 전극 사이에서 소거방전이 발생되어 벽전압이 접지레벨로 유지되므로 발광방전은 소멸된다.

또한, 어드레스 기간중 공통의 제2 서스테인 전극군(Z)은 중간전압(V_M)을 유지하고 있다. 이 전압치는 소거주사 펄스(ES_P)의 전압치와 합계하더라도 Z-Y 전극 사이에서 방전하지 않는다.

상기와 같은 소거주사 펄스(ES_P)의 생성은, 도 4의 (f, g)와 같은 주기(T8, T9) 동안 제5, 제6 스위칭소자(Q5, Q6)를 도통시키고 전압입출력부(100a)의 제1, 제2 스위칭소자(Q1, Q2)를 교번적으로, 즉 전술한 어드레스 펄스와 동기화된 타이밍을 가지고 교번적으로 도통시켜 도 4의 (b)와 같은 소거주사 펄스(ES_P)를 생성한다. 즉 제5, 제6 스위칭소자(Q5, Q6)가 도통된 상태에서, 전압입출력부(100a)의 제2 스위칭소자(Q2)가 도통되면 패널(20)측에서의 전압이 방전하여 상기 제2 스위칭소자(Q2), 다이오드(D4) 및 제6 스위칭소자(Q6)를 통해 방전하여 도 4의 (b)에서와 같이 중간전압(V_M)을 유지하고 이후 제1 스위칭소자(Q1)가 도통되면 중간전압(V_M)이 제5 스위칭소자(Q5), 다이오드(D3)를 통해 콘덴서(C1)에 축적된 소거주사 펄스(ES_P)의 전압(V_P)과 중첩하여 제1 스위칭소자(Q1)를 통해 패널(20)의 제1 서스테인 전극군(Y)에 인가된다. 그리고, Z측 서스테인 구동회로(101)에서는 도 4의 (c)에서와 같이 주기(T8, T9) 동안 중간전압(V_M)을 유지하여 공통의 제2 서스테인 전극군(Z)에 인가한다.

이와 같은 방법으로, 도 4의 (b)에 나타내는 바와 같이, 소거주사 펄스(ES_P)를 생성하여 제1 서스테인 전극군(Y)에 인가함으로써, 앞에서 설명한 바와 같이, 원하는 셀의 방전이 소멸된다.

그리고, 커져야 할 해당 셀은 기록 및 서스테인 방전을 거친 후에 도면에 도시하지 않은 서스테인 기간(sustain period) 동안 제1 서스테인 전극군(Y)에 소거주사 펄스(ESp)가 인가되어도 어드레스 전극군(X)에 어드레스 펄스가 인가되지 않음으로 소거방전이 일어나지 않아 서스테인 기간에 계속하여 발광방전이 유지(ON)된다.

그리고, 서스테인 기간이 경과된 후 도면에 도시하지 않은 소거 기간(erase period) 동안 어드레스 전극군(X)에 어드레스 펄스를 인가하고 제1 서스테인 전극군(Y)에 어드레스 펄스와 동기화가 된 전체 소거펄스를 인가하여 전극(Y1-Ym) 전체를 소거하게 된다.

전술한 종래의 기술에 따른 PDP의 구동방법은 Y측의 서스테인 구동회로에서 기록펄스와 서스테인 펄스 및 소거주사 펄스를 생성하여 패널의 독립된 제1 서스테인 전극군에 인가하고 Z측의 서스테인 구동회로에서 위상이 반대이고 동기화가 된 기록펄스, 서스테인 펄스를 공통의 제2 서스테인 전극군에 인가하여 구동하게 됨을 알 수 있다.

그러나, 상기한 종래 기술에 따른 PDP 구동 방법은, 가장 레벨이 큰 서스테인 펄스의 전류를 전압입출력부의 스위칭소자를 통해 패널로 흘려주는데, 이때 스위칭소자 자체의 저항 값에 따른 전압강하의 차에 의해서 열이 발생하여 파손될 우려가 있고, 또한 상기 자체 저항에 의해 전력의 소모가 발생되는 문제점이 있다.

그리고, 서스테인 펄스의 전류가 많은 서스테인 전극에서는 많은 서스테인 전류로 인하여 패널의 출력 전압이 낮아지게 되며, 그 결과 출력전류가 많은 서스테인 전극에서는 전극 면적에 해당하는 부분의 밝기가 어두워지게 되는 소위 이상휘도가 발생된다.

또한, 기록/주사 전압(V_P) 하나를 가지고 소거주사 및 기록펄스를 만듦으로써, 화면의 기록방전 때에 기록펄스를 키우면 기록은 잘되는데, 뒤의 소거주사(scan) 때 소거되지 말아야 할 시점에서 소거가 되는 문제점을 내재하고 있다.

따라서, 상기와 같은 문제점을 치유하면서도 비용 면에서는 저가의 PDP를, 그리고 신뢰성 면에서는 보다 효율적인 구동과 전체 화면에 대해 휘도가 고르게 분포되는 고해상도의 PDP의 구동방법을 제공하는 것이 바람직하다.

따라서, 본 발명의 목적은, 패널의 특성에 따라 발생되는 소위 이상휘도를 억제하고 높은 레벨의 서스테인 전류인가에 따른 스위칭소자의 파손을 방지하도록 하는 플라즈마 디스플레이 패널의 전압분리 구동방법 및 장치를 제공하는 것이며, 이 방법 및 장치는 출력측 스위칭소자 자체의 전압강하를 최대한 억제하여 서스테인 전류를 별도로 패널에 인가하는 것을 특징으로 한다.

본 발명의 다른 목적은 제조공정 후의 특성이 저하된 패널을 용이하게 구동하도록 하는 플라즈마 디스플레이 패널의 전압분리 구동방법 및 장치를 제공하는 것이며, 이 방법 및 장치는 패널에 필요한 서스테인 전압, 기록전압, 소거주사전압을 상기 패널의 특성에 따라 각각 원하는 레벨로 분리·조정하여 인가하는 것을 특징으로 한다.

도 1은 일반적인 플라즈마 디스플레이 패널에서의 단위 셀 구조를 나타내어 보인 단면도이고,

도 2 내지 도 4는 종래의 기술에 따른 플라즈마 디스플레이 패널을 설명하기 위한 구성도로서,

도 2는 상기 플라즈마 디스플레이 패널 및 그 주변의 구동회로를 배치하여 보인 평면도이고,

도 3은 도 2의 플라즈마 디스플레이 패널의 Y측 서스테인 구동회로를 보다 상세하게 나타내어 보인 도이고,

도 4는 상기 서스테인 구동회로에서 발생되는 전압 파형과 이 서스테인 구동회로의 스위칭 타이밍 도로서,

(a)는 상기 패널의 X측 어드레스 전극군에 인가되는 어드레스 파형이고,

(b)는 상기 패널의 Y측 서스테인 전극군에 인가되는 전압 파형이고,

(c)는 상기 패널의 Z측 서스테인 전극군에 인가되는 전압 파형이고,

(d) 내지 (k)는 상기 Y측 서스테인 구동회로의 각 스위칭소자를 제어하여 상기 (b),(c)의 전압 파형을 생성하기 위한 스위칭 타이밍 도이고,

도 5 및 도 6은 본 발명에 따른 플라즈마 디스플레이 패널의 전압분리 구동장치의 설명에 제공되는 실시 예를 나타내는 구성도로서,

도 5는 상기 플라즈마 디스플레이 패널의 전압분리용 서스테인 구동회로를 상세하게 나타내어 보인 구성도이고,

도 6은 도 5의 전압분리용 서스테인 구동회로의 스위칭 타이밍과 이 스위칭 타이밍에 의해 발생되는 전압 파형도로서,

(d) 내지 (o)는 상기 Y측 서스테인 구동회로의 각 스위칭소자를 제어하여 상기 (b),(c)의 전압 파형을 생성하기 위한 스위칭 타이밍 도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 셀(Cell) 20 : 플라즈마 디스플레이 패널

102 : X측 어드레스 구동회로 200 : Y측 서스테인 구동회로

200a : 전압입출력부 200b : 기록전압 발생부

200c : 소거주사전압 발생부 200d : 전압평행 유지부

200e : 서스테인전압 발생부 200f : 전압회수부

201 : Z측 서스테인 구동회로 Q20 내지 Q33 : 스위칭소자

C20, C21 : 콘덴서

상기와 같은 목적들을 달성하기 위한 본 발명의 일 측면에 따른 플라즈마 디스플레이 패널의 전압분리 구동방법은, 유전체로 덮어진 복수의 제1, 제2 전극과, 상기 제1, 제2 전극과 직교하여 셀을 형성하는 어드레스 전극을 구비한 패널에 기록펄스, 서스테인 펄스 및 소거주사 펄스를 상기 패널에 인가하여 구동하는 방법에 있어서:

(1) 화상표시를 위한 프레임에서 적어도 하나의 서브필드가, 상기 제1, 제2 전극에 서로 다른 소정의 레벨과 폭을 갖는 정, 부의 서스테인 펄스 및 정, 부의 기록펄스를 각기 분리하여 발생하며 상기 분리된 정, 부의 서스테인 펄스에 상기 정, 부의 기록 펄스를 중첩하여 상기 전 셀을 기록 방전시키는 기록방전기간;

(2) 상기 기록방전 후 상기 정의 서스테인 펄스와 부의 서스테인 펄스를 각기 분리 인가하여 상기 전 셀의 방전을 유지시키면서 상기 제1, 제2 전극 중 어느 하나의 전극에 기준전압을, 다른 하나의 전극에 상기 어드레스 전극의 어드레스 펄스와 위상이 반대이고 동기화가 된 부의 소거주사 펄스를 인가하여 상기 전 셀에 대해 선택적으로 기록방전을 소거하는 어드레스기간;

(3) 상기 제1, 제2 전극에 상기 정, 부의 서스테인 펄스를 분리 인가하여 상기 전 셀 중에서 상기 소거되지 않은 나머지의 셀에 대하여 기록방전을 유지시키는 서스테인방전 기간; 및

(4) 상기 서스테인방전 기간 후 상기 어드레스 전극에 어드레스 펄스를 인가하고 상기 제1, 제2 전극 중 어느 하나의 전극에 상기 어드레스 펄스와 위상이 반대이고 동기화가 된 소거펄스를 인가하여 전 셀의 방전을 소거하는 소거기간을 포함한 것을 특징으로 한다.

선택적으로, 상기 정, 부의 기록펄스 또는 상기 정, 부의 서스테인 펄스의 레벨을 동일하게 유지시켜 상기 제1, 제2 전극에 인가하는 것을 특징으로 한다.

선택적으로, 상기 분리된 정의 기록펄스와 부의 기록펄스를 상기 제1, 제2 전극에 동기화시켜 인가하는 것을 특징으로 한다.

선택적으로, 상기 분리된 정, 부의 서스테인 펄스와 정, 부의 기록펄스는 각각 패널의 전 셀에 동시에 인가되는 것을 특징으로 한다.

바람직하기로, 상기 한 서브필드에 대하여 기록펄스와 서스테인 펄스를 정, 부로 분리하여 상기 제1, 제2 전극 중 어느 하나의 전극에 인가하는 것을 특징으로 한다.

또한, 본 발명에 의한 플라즈마 디스플레이 패널의 전압분리 장치에 의하면, 유전체로 덮어진 복수의 제1, 제2 전극과, 상기 제1, 제2 전극과 직교하여 셀을 형성하는 어드레스 전극을 구비한 패널에 위상이 반대이고 동기화가 된 기록펄스, 서스테인 펄스 및 소거주사 펄스를 인가하여 구동하는 제1, 제2 서스테인 구동회로에 있어서:

상기 어느 하나의 서스테인 구동회로는,

(1) 상기 제1, 제2 전극 사이의 전체 셀에 대하여 방전시키는 전압치와 펄스 폭을 갖는 기록펄스를 발생하는 기록전압 발생수단;

(2) 상기 제1, 제2 전극 사이의 전체 셀에 대하여 기록방전을 유지시키는 전압치와 펄스 폭을 갖으며, 서로가 위상이 반대이고 동기화가 된 펄스를 발생하는 서스테인전압 발생수단;

(3) 상기 제1, 제2 전극 사이의 전체 셀 중에서 적어도 선택된 셀을 소거주사하기 위한 전압치를 갖는 펄스를 발생하는 소거주사전압 발생수단;

(4) 상기 패널로부터의 무효 전력을 회수하여 축적하며 상기 축적한 무효전력을 기록방전, 서스테인 방전 및 소거주사 방전 타이밍 때 방출하는 전압회수수단; 및

(5) 상기 발생된 각각의 펄스의 전압치를 상기 제1, 제2 전극 중 어느 하나의 전극에 인가하며 상기 다른 하나의 전극으로부터의 전압을 방전시키는 전압입출력수단을 포함한다.

바람직하기로, 상기 전압입출력수단은, 직렬 접속되며 그 접속점에서 상기 패널의 제1, 제2 전극 중 어느 하나의 전극에 대하여 상기 소거주사 펄스와 기록펄스를 분리 인가하고 그 패널로부터의 방전 전압의 루프를 형성하는 제1, 제2 스위칭소자; 및

상기 제1, 제2 스위칭소자에 각각 병렬 접속되어 상기 패널의 제1, 제2 전극 중 어느 하나의 전극에 대하여 상기 서스테인 펄스를 인가하는 제1, 제2 다이오드로 구성함을 특징으로 한다.

선택적으로, 상기 전압입출력수단의 양측 전압의 레벨을 평행하게 유지시키는 전압평행수단을 더 포함한 것을 특징으로 한다.

바람직하기로, 상기 기록전압 발생수단은, 소정의 주기 동안 위상이 반대이고 펄스 폭이 같은 정의 기록펄스와 부의 기록펄스를 각각 분리하여 상기 전압입출력수단에 인가하는 것을 특징으로 한다.

바람직하기로, 상기 서스테인전압 발생수단은, 소정의 주기 동안 위상이 반대이고 펄스 폭이 같은 정의 서스테인 펄스와 부의 서스테인 펄스를 분리하여 상기 전압입출력수단에 인가하는 것을 특징으로 한다.

이와 같이하면, 독립적으로 분리된 상기 소거주사 전압과 기록전압을 전압입출력수단의 스위칭소자를 통해 바로 패널로 인가할 수 있고, 또한 높은 레벨의 정, 부의 서스테인 방전 전류를 전압입출력수단의 다이오드를 통해 패널로 인가할 수 있게 된다.

그 결과, 서스테인 방전 전류에 의한 스위칭소자의 전압강하가 줄어들어 소위 이상휘도 및 스위칭소자의 파손이 발생되지 않으며, 또한 패널의 특성에 따라 상기 분리된 소거주사 전압, 기록전압 및 서스테인 전압의 조정이 가능하여 패널의 구동이 용이해 진다.

그리고, 본 발명의 실시 예로는 다수개가 존재할 수 있으며, 이하에서는 가장 바람직한 실시 예에 대하여 상세히 설명하고자 한다.

이 바람직한 실시 예를 통해 본 발명의 목적, 기타의 목적, 특징 및 이점은 예시할 목적으로 제시한 첨부 도면과 관련해서 본 발명에 의한 실시 예를 가지고 이하의 설명으로부터 보다 명백해질 것이다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 플라즈마 디스플레이 패널의 전압분리 구동방법 및 장치의 바람직한 실시 예를 상세히 설명하기로 한다.

또한, 설명에 사용되는 각 도면에 있어서, 같은 구성성분에 관해서는 동일한 번호를 부여하여 표시하고 그 중복되는 설명을 생략하는 것도 있다.

도 5 및 도 6은 본 발명에 따른 플라즈마 디스플레이 패널의 전압분리 구동장치의 실시 예를 나타내는 구성도이다.

본 실시 예에 따른 플라즈마 디스플레이 패널의 전원분리 구동장치는 정, 부의 서스테인 펄스의 전압과 기록펄스의 전압 및 소거주사 펄스의 전압을 독립적으로 분리하여 행측의 제1 서스테인 전극군(Y)에 인가하는 전압분리용 Y측 서스테인 구동회로(200)와, 이 Y측 서스테인 구동회로(200)에서 발생되는 펄스의 전압과 위상이 반대이고 동기화가 된 정, 부의 서스테인 전압, 기록전압, 소거주사 전압을 독립적으로 분리하여 행측의 제2 서스테인 전극군(Z)에 공통으로 인가하는 전압분리용 Z측 서스테인 구동회로(201)와, 제1, 제2 서스테인 전극군(Y, Z)과 직교하여 셀(10)을 형성하는 어드레스 전극군(X)에 어드레스 펄스의 전압을 인가하는 X측 어드레스 구동회로(102)로 구성된다.

상기에서, 전압분리용 Y측 서스테인 구동회로(200)는 도 5에 나타내는 바와 같이, 패널(20)의 제1 서스테인 전극군(Y)에서 단위 셀(10)을 이루는 하나의 서스테인 전극(Y1)에 접속되어 독립적으로 분리 입력되는 정, 부의 기록펄스의 전압(+V_W, -V_W), 정, 부의 서스테인 펄스의 전압(+V_S, -V_S), 접지전위 및 부의 소거주사 펄스의 전압(-V_E)을 상호 직렬 접속되어 있는 제1, 제2 스위칭소자(Q20, Q21) 및 이에 각각 병렬 접속되어 있는 다이오드(D20, D21)를 선택 스위칭하여 패널(20)에 인가하며 그 패널(20)로부터의 전압분리용 Z측 서스테인 구동회로(201)에 대한 서스테인 방전, 기록방전, 소거주사 방전 전압의 루프를 형성하면서 패널(20)의 해당 단위 셀(10)을 구동시키는 전압입출력부(200a)와, 전압입출력부(100a)의 제1 스위칭소자(Q20) 및 제2 스위칭소자(Q21)에 각각 직렬 접속되어 있는 제7, 제8 스위칭소자(Q26, Q27)를 동시에 스위칭하여 상기 정, 부의 기록전압(+V_W, -V_W)을 발생하는 기록전압 발생부(200b)와, 전압입출력부(200a)의 제1, 제2 스위칭소자(Q20, Q21)에 각각 직렬 접속되어 있는 제3, 제4 스위칭소자(Q22, Q23)를 선택적으로 스위칭하여 상기 정, 부의 서스테인 전압(+V_S, -V_S)을 분리 발생하며 상기 제1, 제2 스위칭소자(Q20, Q21)와 병렬 접속되어 있는 제5, 제6 스위칭소자(Q24, Q25)를 선택 스위칭하여 접지전위(GND)의 서스테인 전압을 다이오드(D24) 및 전압입출력부(200a)를 통해 패널(20)에, 또 전압입출력부(200a)에서 출력되는 패널(20)의 서스테인 방전 전압을 다이오드(D23)를 통해 접지로 바이패스시키는 서스테인전압 발생부(200e)와, 전압입출력부(200a)의 제1, 제2 스위칭소자(Q20, Q21)에 각각 직렬 접속되어 있는 제9, 제10 스위칭소자(Q28, Q29)를 대략 동시에 스위칭하여 다이오드(D25)를 통해 소거주사 전압을 접지(GND)전위로 유지시키면서 소정의 타이밍 때 부의 소거주사 전압(-V_E)을 발생하여 패널(20)에 인가하는 소거주사전압 발생부(200c)와, 서스테인전압 발생부(200e)에 의한 패널(20)의 해당 셀(10) 방전 후 서로 병렬 접속되어 있는 제11, 제13 스위칭소자(Q30, Q32)를 선택 스위칭하여 패널(20)의 무효전력을 리액터(L20)를 통해 회수하며 그 회수한 무효전력을 각기 다이오드(D26, D28)를 통해 콘덴서(C20, C21)에 다른 레벨 값으로 축적하였다가 다음 방전 때에 상호 병렬로 접속되어 있는 제12, 제14 스위칭소자(Q31, Q33)를 선택 스위칭하여 이에 직렬 접속된 해당 다이오드(D27, D29) 및 리액터(L21), 전압입출력부(200a)의 다이오드(D21)를 통해 패널(20)로 방전시키는 전압회수부(200f)와, 전압입출력부(200a)의 제1, 제2 스위칭소자(Q20, Q21)에 병렬 접속되어 양단의 전압을 평행하게 유지시키는 전압평행유지부(200d)로 구성된다.

그리고, Z측 서스테인 구동회로(201)는 Y측 서스테인 구동회로(200)와 동일하게 형성되어 제2 서스테인 전극군(Z)에 공통으로 정, 부의 서스테인 전압, 기록전압 및 소거주사 전압을 인가한다.

그리고 도 6은 도 5의 전압분리용 서스테인 구동회로의 스위칭 타이밍과 이 스위칭 타이밍에 의해 발생되는 전압 파형도로서, (a)는 상기 패널의 X측 어드레스 전극군에 인가되는 어드레스 파형도이고, (b)는 Y측 서스테인 구동회로(200)에서 발생되어 패널(20)의 제1 서스테인 전극군(Y)에 인가되는 전압 파형도이며, (c)는 Z측 서스테인 구동회로(201)에서 발생되어 패널(20)의 제2 서스테인 전극군(Z)에 인가되는 전압 파형도이고, (d) 내지 (o)는 Y측 서스테인 구동회로(200)의 각 스위칭소자를 제어하여 상기 (b),(c)의 전압 파형을 생성하기 위한 스위칭 타이밍 도이다.

이와 같이 이루어진 본 발명의 플라즈마 디스플레이 패널의 전원분리 구동방법을 도 5 및 도 6을 참조하여 이하를 통해 보다 구체적으로 설명한다.

먼저, 도 5에서와 같이, 한 프레임에서 이전의 서브필드의 서스테인 방전기간에 서스테인전압 발생부(200e)에 구성되는 FET와 같은 제5 스위칭소자(Q24)의 게이트(G24)에 도 6의 (f)와 같은 일정 주기를 가지는 하이펄스를 인가하여 도통시키고, 또한 소거주사전압 발생부(200c)의 제10 스위칭소자(Q29)의 게이트(G29)에 도 4의 (k)와 같은 일정 주기를 가지는 하이펄스를 인가하여 도통시키면, 도 4의 (b)와 같은 기준전압(GND)이 다이오드(D25), 제10 스위칭소자(Q29), 전압입출력부(200a)의 제1 스위칭소자(Q20)를 통해 패널(20)의 제1 서스테인 전극군(Y)에 인가된다.

그리고 또한, 패널(20)로부터의 Z측 서스테인 구동회로(201)에 대한 전압이 전압입출력부(200a)의 다이오드(D20)와 서스테인전압 발생부(200e)의 다이오드(D23), 제5 스위칭소자(Q24)를 통해 접지로 바이패스되면서 도 6의 (c)에 나타내는 바와 같이 서스테인 전압이 기준전위를 유지하며, 이 이 기준전위는 제5, 제10 스위칭소자(Q24, Q29)가 차단될 때까지 지속된다.

이때, 제5, 제10 스위칭소자(Q24, Q29)가 오프되기 이전에 전압회수부(200f)에 구성되는 제12 스위칭소자(Q31)의 게이트(G31)에 도 6의 (m)과 같이 소정의 주기(T6)를 가지는 하이펄스를 인가하여 이전의 서브필드 때 콘덴서(C20)에 축적되어 있는 정의 서스테인 전압(+V_S)의 중간전압, 즉 +V_S/2의 레벨을 가지는 중간전압이 방전된다. 이 방전된 중간전압은 전압회수부(200f)의 다이오드(D27)와 제12 스위칭소자(Q31), 리액터(L21) 및 전압입출력부(200a)의 다이오드(D21)를 통해 패널(20)의 부유용량 커패시터에 축적되며, 이는 다음 정의 서스테인 전압(+V_S)에 대한 중간전압의 유지 사용 때 방전하도록 한다.

이후, 패널(20)의 부유용량 커패시터가 정의 서스테인 전압(+V_S)의 1/2 값을 유지하고 있는 상태의 이전에 서스테인전압 발생부(200e)의 제5 스위칭소자(Q24)와 소거주사전압 발생부(200c)의 제10 스위칭소자(Q29)를 차단하고 서스테인전압 발생부(200e)의 제3 스위칭소자(Q22) 게이트(G22)에 도 6의 (d)와 같은 소정의 주기(T1)를 가지는 하이펄스를 인가하여 도통시키면 도 6의 (b)와 같은 부의 서스테인 전압(-V_S)이 전압입출력부(200a)의 다이오드(D20)를 통해 패널(20)에 인가된다. 바꾸어 발하면 Z측 서스테인 구동회로(201)에 대한 정의 서스테인 전압(+V_S)이 전압입출력부(200a)의 다이오드(D20) 및 도통된 제3 스위칭소자(Q22)를 통해 부의 서스테인 전압(-V_S)측으로 바이패스되어 도 6의 (b)와 같은 기준전위 이하, 즉 부(負)의 서스테인 펄스(S_P)를 얻게된다. 여기서 상기의 기준전위는 정의 서스테인 전압(+Vs)과 부의 서스테인 전압(-Vs)과의 경계인 기준레벨로서, 바람직하게 0V의 접지(GND)전압으로 하는 것이 바람직하다.

계속해서, 이와 같이 부의 서스테인 펄스(-V_S)를 패널(20)의 제1 서스테인 전극군(Y)에 인가하여 유지하고 있는 상태에서 기록방전을 위해서 기록전압 발생부(200b)에 구성되는 제8 스위칭소자(Q27)의 게이트(G27)에 도 6의 (i)와 같은 소정의 주기(T4)를 가지는 하이펄스를 인가하여 도통시킨다. 제8 스위칭소자(Q27)가 도통되면 부의 기록전압(-V_W)이 전압입출력부(200a)의 제2 스위칭소자(Q21)를 통해 상기 부의 서스테인 전압(-V_S)과 중첩되어 패널(20)의 제1 서스테인 전극군(Y)에 인가되어 결과적으로, 도 6의 (b)에서와 같이, 접지전위 이하, 즉 부의 서스테인 펄스(S_P)와 부의 기록펄스(W_P)를 얻게 된다. 그리고 기록전압 발생부(200b)의 제8 스위칭소자(Q27)가 차단되고 서스테인전압 발생부(200e)의 제3 스위칭소자(Q22)가 차단되기 이전에 전압회수부(200f)에 구성되는 제11 스위칭소자(Q30)의 게이트(G30)에 도 6의 (l)과 같이 소정의 주기(T5)를 가지는 하이펄스를 인가하여 도통시키면 패널(20)로부터의 Z측 서스테인 구동회로(201)에 대한 정의 서스테인 전압(+V_S)이 다이오드(D20), 리액터(L20), 전압회수부(200f)의 다이오드(D26), 제11 스위칭소자(Q30)를 통해 콘덴서(C20)에 +V_S/2의 값으로 축적된다.

그리고, Z측 서스테인 구동회로(201)에서는 상기 접지전위 이하의 부의 서스테인 펄스 및 기록펄스(W_P)와 동기화가 되고 위상이 서로 반대인 도 6의 (c)와 같은 접지전위 이상, 즉 정의 서스테인 펄스의 전압(+V_S)에 기록펄스(W_P)의 전압(+V_W)이 더해져 제2 서스테인 전극군(Z)에 인가된다. 이때에는 서스테인전압 발생부(200e)의 제3 스위칭소자(Q22)와 기록전압 발생부(200b)의 제8 스위칭소자(Q27)가 전술한 바와 같은 타이밍으로 차단되는 순간에 제4 스위칭소자(Q23) 및 기록전압 발생부(200b)의 제7 스위칭소자(Q26)가 소정의 주기(T1, T4) 동안 도통되므로 정의 서스테인 전압(+V_S)은 제4 스위칭소자(Q23), 전압입출력부(200a)의 다이오드(D21)를 통해 패널(20)의 제2 서스테인 전극군(Z)에 인가되고 정의 기록전압(+V_W)은 전압입출력부(200a)의 제1 스위칭소자(Q20)를 통해 상기 정의 서스테인 전압(+V_S)에 더해져 패널(20)의 제2 서스테인 전극군(Z)에 인가되는 결과가 되어 도 6의 (c)에서와 같은 정의 서스테인 펄스와 기록펄스를 얻을 수가 있다.

여기서 Y, Z측 서스테인 구동회로(200, 201)의 정, 부의 서스테인 전압(+V_S, -V_S)은 전압입출력부(200a)의 다이오드(D20, D21)를 통해 흐르고, 정, 부의 기록전압(+V_W, -V_W)은 제1, 제2 스위칭소자(Q20, Q21)를 통해 흐르게 되므로 높은 서스테인 방전 전류에 의한 상기 두 스위칭소자(Q20, Q21)의 전압강하가 일어나지 않게 되며, 이것에 의해서 그 스위칭소자가 파손되는 일이 발생되지 않는다.

계속해서, 이와 같이 제1 서스테인 전극(Y1-Ym) 군(Y)과 제2 서스테인 전극(Z1-Zm) 군(Z)에 도 6의 (b) 및 (c)와 같이 위상이 반대이고, 동기화가 된 정, 부의 기록펄스(W_P)가 인가되면 두 기록펄스의 전압차(2W_P)는 방전 개시전압 이상이 되므로 모든 셀에 해당하는 화소가 기록방전을 하여 발광되며, 이때 제1 서스테인 전극군(Y)에는 플러스(+) 극성의 벽전하가 형성되고, 제2 서스테인 전극군(Y)에는 마이너스(-) 극성의 벽전하가 형성된다.

이러한 기록방전 기간에서의 기록방전은 방전 셀의 이전 필드 상태에 따라 영향을 받기 때문에 불안정 방전을 하게 된다.

따라서, 모든 셀의 안정된 방전을 위하여 어드레스 기간동안 도 6의 (b) 및 (c)와 같이 위상이 서로 반대이고 동기화가 된 정, 부의 서스테인 펄스(S_P)를 인가해야 한다.

상기 정, 부의 서스테인 펄스(S_P)를 발생하기 위해서는 먼저, 서스테인전압 발생부(200e)의 제3 스위칭소자(Q22)가 차단되고 전압회수부(200f)의 콘덴서(C20)에 +V_S/2의 값을 축적하고 있는 상태에서 서스테인전압 발생부(200e)에 구성되는 제6 스위칭소자(Q25)의 게이트(G25)에 도 6의 (g)와 같은 소정의 주기(T3)를 가지는 하이펄스를 인가하여 도통시킨다. 이것에 의해 서스테인전압 발생부(200e)의 기준전압이, 즉 0V의 접지전위(GND)가 제6 스위칭소자(Q25), 다이오드(D24) 및 전압입출력부(200a)의 다이오드(D1)를 통해 패널(20)의 부유용량 커패시터로 흐르게 되며, 그 결과 도 6의 (b)에 나타내는 바와 같이, 소정의 주기(T3) 동안 부의 서스테인 전압(-V_S)이 기준전위(GND)를 유지하게 된다. 그리고 접지전위를 유지하고 있는 상태에서, 즉 제6 스위칭소자(Q25)가 차단되기 이전에 전압회수부(200f)에 구성되는 제13 스위칭소자(Q32)의 게이트(G32)에 도 6의 (n)과 같은 소정의 주기(T7)를 가지는 하이펄스를 인가하여 도통시킨다. 이것에 의해 패널(20)의 부유용량 커패시터로부터 방전되는 부의 서스테인 전압(-V_S)이 전압입출력부(200a)의 다이오드(D20), 전압회수부(200f)의 리액터(L20), 다이오드(D28), 제13 스위칭소자(Q32) 및 다이오드(D29)를 통해 콘덴서(C21)에 -VS/2의 값으로 축적된다.

이와 같이 전압회수부(200f)의 콘덴서(C21)에 부의 서스테인 전압(-V_S)을 축적하고 있는 상태에서 서스테인전압 발생부(200e)의 제6 스위칭소자(Q25)를 차단하고 제4 스위칭소자(Q23)의 게이트(G23)에 도 6의 (e)와 같은 소정의 주기(T2)를 가지는 하이펄스를 인가하여 도통시키면, 접지전위 이상을 가지는 정의 서스테인 전압(+V_S)이 전압입출력부(200a)의 다이오드(D21)를 통해 패널(20)로 흐르게 되며, 그 결과 상기 소정의 주기(T2) 동안 제1 서스테인 전극군(Y)에는 도 6의 (b)에 나타내는 바와 같은, 접지전위(GND)를 기준으로 하여 하이(High)전위의 서스테인 펄스, 즉 정의 서스테인 펄스(S_P)의 전압 인가된다.

Z측 서스테인 구동회로(201)에서도 도 6의 (c)에 나타내는 바와 같이, 상기 정의 서스테인 펄스(S_P)와 위상이 반대이고 동기화가 된 접지전위(GND) 이하의 부(負)의 서스테인 펄스(S_P)의 전압(-V_S)이 상기와 같은 동작에 의해 형성되어 제2 서스테인 전극군(Z)에 인가된다.

이때, Z측 부의 서스테인 펄스(S_P)의 전압은 패널(20)로부터의 전압입출력부(200a)의 다이오드(D1)와 서스테인전압 발생부(200e)의 제3 스위칭소자(Q22)를 통해 부의 서스테인 전압(-V_S) 단자로 흐르게 되며, 그 결과 T2의 주기동안 도 6의 (c)와 같이, 접지전위(GND)를 기준으로 하여 이보다 낮은 부의 서스테인 펄스(S_P)의 전압이 생성되어 제2 서스테인 전극군(Z)에 인가된다.

위상이 서로 반대이고 동기화가 된 정, 부의 서스테인 펄스(S_P)의 전압이 패널(20)의 제1, 제2 서스테인 전극군(Y, Z)에 인가되면 패널(20)에서 벽전하를 형성하는 전계와 인가전계가 중첩되기 때문에 방전 개시전압보다 낮은 두 전극 사이의서스테인 전압차(2S_P)에 의하여 서스테인 방전이 일어난다. 이것에 수반하여 기록방전이 안정되고 또 벽전하가 일정한 레벨로 형성되며, 벽전하 형성위치가 변화되어 제1 서스테인 전극군(Y)에는 부(-) 극성의 벽전하가 형성되고 제2 서스테인 전극군(Z)에는 정(+) 극성의 벽전하가 형성된다.

그리고, 상기 소정의 주기(T2)가 경과되는 시점, 즉 다시 말해서 제4 스위칭소자(Q24)가 차단되기 이전에 전압회수부(200f)에 구성되는 제14 스위칭소자(Q33)의 게이트(G33)에 도 6의 (o)와 같은 소정의 주기(T8)를 가지는 하이펄스를 인가하여 도통시킨다.

제14 스위칭소자(Q33)가 소정의 주기(T8) 동안 도통되면 이전의 부의 서스테인 펄스 발생 때 전압회수부(200f)의 콘덴서(C21)에 축적된 접지전위 이하의 전압, 예컨대 -V_S/2의 전압이 방전을 하며, 그 방전 전압은 다이오드(D29), 제14 스위칭소자(Q33), 리액터(L21), 전압입출력부(200a)의 다이오드(D21)를 통해 패널(20)의 제1 서스테인 전극군(Y)에 인가되므로 결과적으로 도 6의 (b)에 나타내는 바와 같이, 소정의 주기(T8) 동안 콘덴서(C21)에서 방출된 -V_S/2의 전압과 T2의 주기동안 인가된 +V_S의 전압의 차(-V_S/2 +V_S)가 제1 서스테인 전극군(Y)에 유지된다.

이와 같이, 소정의 주기(T8) 동안 패널(20)의 제1 서스테인 전극군(Y)에 (-V_S/2 +V_S)의 전압차를 유지하고 있는 상태에서 제4 스위칭소자(Q23)를 차단시키고 도 6의 (f, k)와 같은 소정의 주기(T9, T11)를 가지는 하이펄스를 제5, 제10 스위칭소자(Q24, Q29)의 게이트(G24, G29)에 인가하여 도통시키면 상기 제1 서스테인전극군(Y)에 유지된 서스테인 전압의 차(-V_S/2 +V_S)는 상기 주기(T9)동안 도 6의 (b)에서와 같이 다시 접지전위(GND)를 유지하게 된다. 즉 다시 말해서, T9의 주기 동안 제1 서스테인 전극군(Y)에 유지된 서스테인 전압의 차(-V_S/2 +V_S)가 전압입출력부(200a)의 다이오드(D20), 서스테인전압 발생부(200e)의 다이오드(D23) 및 도통되어 있는 제5 스위칭소자(Q24)를 통해 접지로 바이패스되며, 그 결과 제1 서스테인 전극군(Y)에는 도 6의 (b)와 같은 접지전위(GND)의 서스테인 펄스가 인가된다.

또한 T11의 주기 동안 접지전위(GND)가 소거주사전압 발생부(200c)의 다이오드(D25), 제10 스위칭소자(Q29), 전압입출력부(200a)의 제1 스위칭소자(Q20)를 통해 패널(20)의 제1 서스테인 전극군(Y)에 인가된다.

이때, 꺼져야 할 해당 셀의 어드레스 전극군(X)에 X측 어드레스 구동회로(102)로부터 도 6의 (a)와 같은 화상 데이터 내용에 응해서 정의 어드레스 펄스가 인가되고 제1 서스테인 전극군(Y)에는 이후에 설명될 소정의 주기(T10)동안 상기 어드레스 펄스와 동기화가 된 도 6의 (b)와 같은 소거주사 펄스(ES_P)가 Y측 서스테인 구동회로(200)로부터 발생되어 인가된다.

이후에 설명될 소거주사 펄스(ES_P)가 T10의 주기동안 제1 서스테인 전극군(Y)에 인가되면 패널(20)의 하전 입자에 의한 전계와 두 펄스에 의한 전계의 합이 방전을 지속적으로 유지시켜 주기에는 불충분하므로 해당 셀 내에서 작은 방전, 즉 소거 방전이 발생되어 벽전압이 접지전위로 유지되므로 발광방전이 소멸된다. 즉 다시 말해, 제1 서스테인 전극군(Y)에 인가되는 소거주사 펄스(ES_P)와, 어드레스 전극군(X)에 인가되는 어드레스 펄스에 의해서, 화면의 임의의 셀을 매트릭스 선택할 수 있다. 이것에 의해 소거주사 펄스(ES_P)와 어드레스 펄스의 합계 전압치는, 셀의 Y-X 전극 사이의 방전개시 전압 이하로 설정되어 있기 때문에, 소거주사 펄스(ES_P)와 어드레스 펄스가 함께 인가된 셀은 Y-X 전극 사이에서 소거방전이 발생되어 벽전압이 접지레벨로 유지되므로 발광방전은 소멸된다.

또한, 어드레스 기간중 공통의 제2 서스테인 전극군(Z)은 도 6의 (c)에서와 같이 접지전위(GND)를 유지하고 있다. 이 접지전위는 소거주사 펄스(ES_P)의 전압치와 합계하더라도 Z-Y 전극 사이에서 방전하지 않는다.

상기와 같은 소거주사 펄스(ES_P)의 생성은, 도 6의 (k)와 같은 소정의 주기(T11) 동안 제10 스위칭소자(Q29)를, 이후 도 6의 (j)와 같은 소정의 주기(T10) 동안 제9 스위칭소자(Q28)를 도통시키고 전압입출력부(200a)의 제1, 제2 스위칭소자(Q20, Q21)를 교번적으로, 즉 전술한 어드레스 펄스와 동기화가 된 타이밍을 가지고 교번적으로 도통시켜 도 6의 (b)와 같은 소거주사 펄스(ES_P)를 형성한다. 즉 제9, 제10 스위칭소자(Q28, Q29)가 도통된 상태에서, 전압입출력부(200a)의 제2 스위칭소자(Q21)가 도통되면 패널(20)에서 전압이 방전하여 상기 소거주사전압 발생부(200c)의 제9 스위칭소자(Q28)를 통해 부의 소거주사전압(-V_E) 단자로 흐르게 된다. 바꾸어 말하면 소정의 주기(T10) 동안 상기 어드레스 펄스에 동기화 된 부의 소거주사 펄스(ES_P)의 전압(-V_E)이 제9 스위칭소자(Q28)를 통하고전압입출력부(200a)의 제2 스위칭소자(Q21)를 통해 패널(20)의 제1 서스테인 전극군(Y)에 인가된다. 이후 제1 스위칭소자(Q20)가 도통되면 소거주사전압 발생부(200c)의 접지전위(GND)가 다이오드(D25), 제10 스위칭소자(Q29) 및 전압입출력부(200a)의 제1 스위칭소자(Q20)를 통해 패널(20)의 제1 서스테인 전극군(Y)에 인가된다.

그리고, Z측 서스테인 구동회로(201)에서는 도 6의 (c)에서와 같이, 주기(T9) 동안 접지전위(GND)를 유지하여 공통의 제2 서스테인 전극군(Z)에 인가된다.

이와 같은 방법으로, 도 6의 (b)에 나타내는 바와 같이, T10의 주기 동안 상기 어드레스 펄스에 동기화가 되고 위상이 반대인 부의 소거주사 펄스(ES_P)를 생성하여 제1 서스테인 전극군(Y)에 인가함으로써, 앞에서 설명한 바와 같이 원하는 셀의 방전이 소멸된다.

그리고, 커져야 할 해당 셀은 기록 및 서스테인 방전을 거친 후에 도면에 도시하지 않은 서스테인 기간에서 제1 서스테인 전극군(Y)에 소거주사 펄스(ESp)가 인가되어도 어드레스 전극군(X)에 어드레스 펄스가 인가되지 않으므로 인하여 소거방전은 일어나지 않고 서스테인 기간에 계속해서 발광방전만이 유지(ON)된다.

서스테인 기간이 경과된 후 도면에 도시하지 않은 소거 기간 때 어드레스 전극군(X)에 어드레스 펄스를 인가하고 제1 서스테인 전극군(Y)에 어드레스 펄스와 동기화가 된 전체 소거펄스를 인가하여 전극(Y1-Ym) 전체를 소거하게 된다.

그리고, 다이오드(D22)와 같은 전압평행유지부(200d)는 전압입출력부(200a)의 양단, 즉 제1, 제2 스위칭소자(Q20, Q21)의 양단에 병렬로 접속되어 그 스위칭소자(Q20, Q21)의 양단 전압의 레벨을 평행하게 유지시키는 기능, 예컨대 위상이 다르고 동기화가 된 정, 부의 서스테인 전압과 정, 부의 기록전압 및 소거주사 전압의 레벨을 평행하게 유지시켜 주는 기능을 한다.

한편, 비교 예로서, 종래의 기술, 즉 다시 말해서 Y, Z측의 서스테인 구동회로에서 기록전압과 소거주사 전압을 같이 사용하여 패널에 인가하고 또한 높은 서스테인 방전전류를 전압입출력부의 스위칭소자를 통해 흘려주어 패널을 구동하는 것과는 달리, 본 발명은 기록전압과 소거주사 전압 및 정, 부의 서스테인 전압을 을 각각 분리하여 패널에 인가하고 또한 높은 서스테인 방전전류를 다이오드를 통해 흘려 패널을 구동하게 됨을 알 수 있다.

이 결과에서, 본 발명에 의하면, 기록전압과 소거주사 전압 및 정, 부의 서스테인 전압을 각각 분리하여 줌으로써, 패널의 특성에 따라 전압 조정이 가능하며, 또한 높은 서스테인 방전 전류를 다이오드를 통해 흘려줌으로써 전압입출력부의 전압강하가 줄어들어 이상휘도가 발생되지 않고 전체의 화면에 대해서 안정된 해상도를 얻을 수가 있다.

이 적용례에 의하면, 비용 면에서는 저가의 PDP를, 신뢰성 면에서는 보다 효율적인 구동과 전체의 화면에 대하여 휘도가 고르게 분포되어 해상도가 향상된 PDP를 제공하는 것이 가능하다.

그리고, 상기에서 본 발명의 특정한 실시 예가 설명 및 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.

이와 같은 변형된 실시 예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 이와 같은 변형된 실시 예들은 본 발명의 첨부된 특허청구범위 안에 속한다 해야 할 것이다.

상술한 설명으로부터 분명한 것은, 본 발명에 따른 PDP의 전압분리 구동방법 및 장치에 따르면, 서스테인 방전 전류를 소위 스캔구동회로라 불리는 전압입출력부의 다이오드를 통해 흘려서 전압강하를 줄여줌으로써 이상휘도가 제거되는 효과가 있다.

또한 기록전압, 소거주사전압 및 정, 부의 서스테인 전압을 각각 분리하여 인가함으로써, 패널의 특성에 따라 원하는 레벨의 전압 조정이 가능하며, 이 전압분리에 의해서 특성이 좋지 않은 패널도 용이하게 구동할 수가 있는 효과가 있다.

Claims

유전체로 덮어진 복수의 제1, 제2 전극과, 상기 제1, 제2 전극과 직교하여 셀을 형성하는 어드레스 전극을 구비한 패널에 기록펄스, 서스테인 펄스 및 소거주사 펄스를 상기 패널에 인가하여 구동하는 방법에 있어서:

화상표시를 위한 프레임에서 적어도 하나의 서브필드가,

(1) 상기 제1, 제2 전극에 서로 다른 소정의 레벨과 폭을 갖는 정, 부의 서스테인 펄스 및 정, 부의 기록펄스를 각기 분리하여 발생하며 상기 분리된 정, 부의 서스테인 펄스에 상기 정, 부의 기록 펄스를 중첩하여 상기 전 셀을 기록 방전시키는 기록방전기간;

(2) 상기 기록방전 후 상기 정의 서스테인 펄스와 부의 서스테인 펄스를 각기 분리 인가하여 상기 전 셀의 방전을 유지시키면서 상기 제1, 제2 전극 중 어느 하나의 전극에 기준전압을, 다른 하나의 전극에 상기 어드레스 전극의 어드레스 펄스와 위상이 반대이고 동기화가 된 부의 소거주사 펄스를 인가하여 상기 전 셀에 대해 선택적으로 기록방전을 소거하는 어드레스기간; 및

(3) 상기 제1, 제2 전극에 상기 정, 부의 서스테인 펄스를 분리 인가하여 상기 전 셀 중에서 상기 소거되지 않은 나머지의 셀에 대하여 기록방전을 유지시키는 서스테인방전 기간을 구비한 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동방법.
제 1 항에 있어서,

상기 기록방전 기간에서, 상기 정, 부의 기록펄스의 레벨을 동일하게 유지시켜 상기 제1, 제2 전극에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동방법.
제 2 항에 있어서,

상기 정의 기록펄스와 부의 기록펄스를 상기 제1, 제2 전극에 동기화시켜 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동방법.
제 1 항에 있어서,

상기 어드레스기간에서, 상기 정, 부의 서스테인 펄스의 레벨을 동일하게 유지시켜 상기 제1, 제2 전극에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동방법.
제 4 항에 있어서,

상기 정, 부의 서스테인 펄스와 정, 부의 기록펄스는 각각 패널의 전 셀에동시에 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동방법.
제 1 항에 있어서,

상기 한 서브필드에 대하여 기록펄스와 서스테인 펄스를 정, 부로 분리하여 상기 제1, 제2 전극 중 어느 하나의 전극에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동방법.
유전체로 덮어진 복수의 제1, 제2 전극과, 상기 제1, 제2 전극과 직교하여 셀을 형성하는 어드레스 전극을 구비한 패널에 위상이 반대이고 동기화가 된 기록펄스, 서스테인 펄스 및 소거주사 펄스를 발생하여 구동하는 제1, 제2 서스테인 구동회로에 있어서:

상기 어느 하나의 서스테인 구동회로가,

(1) 상기 제1, 제2 전극 사이의 전체 셀에 대하여 방전시키는 전압치와 펄스 폭을 갖는 기록펄스를 발생하는 기록전압 발생수단;

(2) 상기 제1, 제2 전극 사이의 전체 셀에 대하여 기록방전을 유지시키는 전압치와 펄스 폭을 갖으며, 서로가 위상이 반대이고 동기화가 된 펄스를 발생하는 서스테인전압 발생수단;

(3) 상기 제1, 제2 전극 사이의 전체 셀 중에서 적어도 선택된 셀을 소거주사하기 위한 전압치를 갖는 펄스를 발생하는 소거주사전압 발생수단;

(4) 상기 패널로부터의 무효 전력을 회수하여 축적하며 상기 축적한 무효전력을 기록방전, 서스테인 방전 및 소거주사 방전 때 방출하는 전압회수수단; 및

(5) 상기 각각의 펄스의 전압치를 상기 제1, 제2 전극 중 어느 하나의 전극에 인가하며 상기 다른 하나의 전극으로부터의 전압을 방전시키는 전압입출력수단을 포함하여 구동시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동장치.
제 7 항에 있어서,

상기 전압입출력수단이, 서로 직렬 접속되어 선택적으로 구동하며 상기 접속점에서 상기 패널의 제1, 제2 전극 중 어느 하나의 전극에 대하여 상기 분리된 소거주사 펄스와 기록펄스를 소정의 타이밍 때 인가하고 그 패널로부터의 방전 전압의 루프를 형성하는 복수의 스위칭소자; 및

상기 복수의 스위칭소자에 각각 병렬 접속되어 상기 패널의 제1, 제2 전극 중 어느 하나의 전극에 대하여 상기 서스테인 펄스를 인가하는 복수의 다이오드로 구성됨을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동장치.
제 7 항에 있어서,

상기 전압입출력수단의 양측 전압의 레벨을 평행하게 유지시켜 공급하는 전압평행수단을 더 포함한 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동장치.
제 9 항에 있어서,

상기 전압평행수단은 상기 전압입출력수단의 양측 단자에 다이오드를 병렬 접속하여 구성한 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동장치.
제 7 항에 있어서,

상기 기록전압 발생수단은, 소정의 주기 동안 위상이 반대이고 펄스 폭이 같은 정의 기록펄스와 부의 기록펄스를 각각 분리 발생하여 상기 전압입출력수단에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동장치.
제 11 항에 있어서,

상기 정, 부의 기록펄스가 동일 주기동안 동시에 발생되어 상기 전압입출력수단에 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동장치.
제 7 항에 있어서,

상기 서스테인전압 발생수단은, 소정의 주기 동안 위상이 반대이고 펄스 폭이 같은 정의 서스테인 펄스와 부의 서스테인 펄스를 분리하여 상기 전압입출력수단에 선택적으로 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동장치.
제 7 항에 있어서,

상기 소거주사전압 발생수단은, 상기 소정의 주기동안 접지레벨을 유지하면서 이 보다 전위가 낮은 부의 소거주사 펄스를 중첩하여 발생하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전압분리 구동장치.