[go: up one dir, main page]

KR100279054B1 - 패턴된 기판을 이용한 양자세선 제작방법 - Google Patents

패턴된 기판을 이용한 양자세선 제작방법 Download PDF

Info

Publication number
KR100279054B1
KR100279054B1 KR1019980005950A KR19980005950A KR100279054B1 KR 100279054 B1 KR100279054 B1 KR 100279054B1 KR 1019980005950 A KR1019980005950 A KR 1019980005950A KR 19980005950 A KR19980005950 A KR 19980005950A KR 100279054 B1 KR100279054 B1 KR 100279054B1
Authority
KR
South Korea
Prior art keywords
quantum
thin wire
quantum thin
layer
gaas
Prior art date
Application number
KR1019980005950A
Other languages
English (en)
Other versions
KR19990070850A (ko
Inventor
김성일
박영균
손창식
김용
김은규
민석기
Original Assignee
박호군
한국과학기술연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박호군, 한국과학기술연구원 filed Critical 박호군
Priority to KR1019980005950A priority Critical patent/KR100279054B1/ko
Publication of KR19990070850A publication Critical patent/KR19990070850A/ko
Application granted granted Critical
Publication of KR100279054B1 publication Critical patent/KR100279054B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/962—Quantum dots and lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Lasers (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

종래 기술을 이용하여 양자세선을 제작하면 양자세선의 모양이 초승달 모양으로 되어 수평방향의 광구속 효율이 떨어지고, 다층의 양자세선 제작시에 위쪽으로 올라갈수록 크기가 달라지는 단점을 가진다.
본 발명에서는 Ga(갈륨) 원자가 Al(알루미늄) 원자보다 확산이 잘 되는 특징을 이용하여, V 또는 U 자형 홈이 파진 GaAs 기판 위에 유기금속화학증착법(MOCVD) 방법으로 AlxGal-xAs/AlyGal-yAs (x > y) 다층에피층 성장시킴으로써 양자세선의 두께(thickness) 및 폭(width)을 정확하게 조절 할 수 있을 뿐 아니라 x 또는 y 값을 변화시켜서 다양한 폭 및 에너지 갭을 가지는 양자세선을 제작할 수 있다. 또한, 본 발명을 이용하면 사각형 모양의 양자세선을 얻을 수 있고, 따라서 수평방향의 광구속 효율이 증가하는 등 우수한 특성을 가진 양자세선의 제작이 가능하다.

Description

패턴된 기판을 이용한 양자세선 제작방법
본 발명은 반도체 양자세선 제작 방법에 관한 것으로, 특히, 패터닝(patterning)된 갈륨비소(GaAs) 기판의 V 홈 또는 U자형 홈 내에서 성장되는 양자세선의 폭, 두께 및 에너지갭을 조절할 수 있는 방법에 관한 것이다.
최근 화합물 반도체를 기반으로 한 광전소자의 제작에 대한 연구가 활발하게 진행되고 있는데 이러한 광전소자를 제작할 때에는 여러 가지 복잡한 소자제작 공정이 뒤따르게 된다. 최근 활발하게 연구되고 있는 선택 에피성장(selective epitaxy)기술은 복잡한 소자 제작공정 없이 한번의 성장으로 원하는 에피층 구조를 3 차원적으로 형성할 수 있고, 소자의 복잡한 구조가 에피성장중에 형성되므로 소자 공정 중에 발생할 수 있는 계면의 손상을 방지할 수 있는 등 여러 가지 큰 장점이 있다. 이러한 선택 에피성장방법중 하나인 비평면 성장(non-planar growth)은 기판에 미리 메사(mesa)나 V 또는 U 자형 홈 모양의 패턴을 형성하고 그 위에 에피층을 성장하는 방법이다. 이 성장법은 측면 구조를 가진 소자 구조 제작에 큰 장점이 있는데, 이 성장법을 이용하면 낮은 문턱전류의 레이저 다이오드 (low threshold current laser diode)나 낮은 도파 손실의 광도파로(optical wave guide)등의 제작에 응용될 수 있다.
양자우물, 양자세선 등의 미세 양자구조를 이용한 광전소자들은 양자효과를 이용하는 것으로서, 예를 들어 반도체 레이저에 응용될 경우 발진개시전류가 감소하는 광이득이 크며 발광 선폭이 작고 응답속도가 빠른점 등 여러 가지 장점을 가지고 있다. 특히 양자세선은 벌크(bulk)나 양자 우물 등에 비해 광이득이 매우 커서 광전소자에 응용할 경우 매우 유리하다. 따라서 최근에 양자세선을 이용한 보다 우수한 광전소자를 개발하고자 하는 노력이 경주되고 있다.
종래 기술에 의한 양자세선 제작방법에 의하면, GaAs 기판 위에 GaAs으로 된 양자우물층과 AlxGal-xAs(0<x<1) 장벽층을 수회 성장하였다. 이렇게 제작된 양자세선은 두께 향상 지수(양자세선 두께/양자우물 두께)는 개선되지만, 양자우물이 초승달 형태를 가져 수평방향 광구속 효율이 떨어지며, 그 결과 전체적으로 2차원적인 양자구속 효과를 가진다는 단점이 있다.
또한, 종래에는 패터닝된 갈륨비소(GaAs) 기판상에 형성된 양자세선 에피층의 V 홈 내에서 양자세선을 성장시킬 때, 그 양자세선의 측면 성장률 (lateral growth rate), 즉 양자세선의 폭 및 두께를 조절하는 적절한 방법이 없었다. 따라서, 양자세선의 두께나 폭이 변함에 따라 상기 양자소자들에서 발생되는 신호의 에너지 크기나 광의 세기가 달라지게 되는 단점을 가졌다.
따라서 양자세선이 상용 소자에 널리 이용되려면 원하는 모양, 특히 양자우물층의 두께와 폭 및 에너지 갭을 정확하게 제작하는 문제가 관건이 되며, 또한 광구속 효율이 우수한 양자세선을 제작하기 위해서는 양자구속조건이 1차원적으로 한정되도록 하여야 한다.
그러나, 종래의 기술을 이용하여 양자세선을 제작하면 양자세선의 모양이 초승달 모양으로 되어 수평방향의 광구속 효율이 떨어지고 다층의 양자세선 제작시에 위쪽으로 올라갈수록 크기가 달라지게 되는 단점을 가지고 있었다. 또한, 종래에는 패터닝(patterning)된 갈륨비소(GaAs) 기판상에 형성된 양자세선 에피층의 V 홈내에서 성장되는 양자세선의 측면 성장률 (lateral growth rate), 즉 양자세선의 폭 및 두께를 조절하는 적절한 방법이 존재하지 않았다.
본 발명에서 제시한 방법에 의하면, V 또는 U 자형 홈이 파진 갈륨비소 기판위에 MOCVD로 GaAs/AlGaAs 다층에피층 성장할 때 Ga(갈륨)의 확산 계수가 알루미늄보다 크다는 특징을 이용하여 양자세선의 두께 및 폭을 자유롭게 조절할 수 있으며, 광구속 효율이 우수한 직사각형 모양의 양자세선을 얻을 수 있다.
본 발명의 목적은 사각형 모양의 양자세선을 형성하여 수평방향의 광구속 효율을 증가시킴으로써 전체적으로 향상된 광구속 효율을 가지는 우수한 양자세선을 제작하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 V 또는 U 자형 홈이 파진 갈륨비소 기판위에 MOCVD로 AlxGal-xAs/AlyGal-yAs(0<y<x<l) 다층에피층을 성장할 때 Ga(갈륨)의 확산 계수가 Al(알루미늄)의 확산계수보다 큰 특징을 이용하여 양자세선의 두께 및 폭을 자유롭게 조절할 수 있는 양자세선 제작방법을 제공하는 것이다.
본 발명의 또 다른 목적은 V 또는 U 자형 홈이 파진 갈륨비소 기판위에 MOVCD로 AlxGal-xAs 장벽층/AlyGal-yAs 양자우물/AlxGal-xAs 장벽층 (0<y<x<1) 다층 구조를 성장할 때 x 또는/및 y의 값을 변화시킴으로써 다양한 에너지 갭 및 폭을 가지는 양자세선을 제작하는 방법을 제공하는 것이다.
제1(a)도는 종래기술에 의하여 V 홈 위에 성장한 CCl4도핑 양자세선의 투과 전자현미경 단면사진이며,
제1(b)도는 제1(a)도의 투과 전자현미경 단면사진의 개요도이다.
제2도는 본 발명에 의한 에피층 성장후 V 홈 위에 형성된 양자세선 에피층 구조의 개요도이다.
제3도는 본 발명에 의하여 두 개의 V 홈 위에 형성된 양자세선 에피층 구조의 개요도이다.
전술한 목적을 달성하기 위하여 본 발명에서는 양자세선 제작을 위하여 양자우물층으로 GaAs를 사용하였던 종래기술과 달리, AlyGal-yAs으로 양자우물층을 성장시키고, 그 장벽층으로는 AlxGal-xAs (x>y)를 사용한다.
다시 말해, 본 발명에 의한 양자세선 제작방법을, 일반적으로 GaAs기판위에 완충층과 장벽층을 형성하고 그 위에 양자우물층/장벽층 구조를 예를 들면 5회정도 다층성장하며, 그 위에 다시 AlxGal-xAs층을 형성하고 마지막으로 표면산화 방지를 위하여 GaAs층을 성장시키는 양자세선 제작 방법에 있어서, 양자우물층 및 장벽층으로 각각 AlyGal-yAs 및 AlxGal-xAs을 사용하고 x가 y보다 큰 값을 가지도록 한다.
본 발명의 구성을 첨부한 도면을 참조하여 실시예로서 상세히 설명한다.
제1도는 종래기술에 의하여 V 홈 위에 성장한 CCl4을 도핑한 양자세선의 투과 전자현미경 단면사진이다. 본 발명의 한 실시예에 의한 양자세선의 제작방법에 관하여 상세하게 설명하면, (100) 방위의 GaAs 기판 위에 포토리소그래피공정(photlithography) 및 습식 에칭법으로 [01 1] 방향에 평행하게 단일 메사(single Mesa) 또는 V 홈 어레이(V groove array)을 형성시킨 후, 그 위에 유기금속 화학증착법(MOCVD)에 의하여 에피층을 성장하였다. 에피층 성장순서는 V 또는 U 자형 홈을 에칭한 (100) GaAs기판 위에 먼저 100 nm 두께의 GaAs 완충층을 성장하고 그 위에 500nm의 Al0.5Ga0.5As층을 성장하였다. 그 다음, 5nm두께의 GaAs 양자우물/50 nm Al0.5Ga0.5As 장벽층을 5 주기 성장하였다. 그 위에 200nm Al0.5Ga0.5As 층을 성장하고 마지막으로 표면 산화를 막기위한 20 nm의 GaAs 덮개층을 성장하였다. GaAs 양자우물층을 성장할 때에는 0.05 cc/min 의 CCl4를 유입시키면서 성장하였고 다른 모든 층은 도핑을 하지 않았다.
다층구조로 성장한 시료의 단면을 주사전자현미경(scanning electron microscope; SEM)으로 관찰하였고, 양자우물 구조의 단면은 투과전자현미경(transmission electron microscope; TEM)으로 관찰하였다. 제1(a)도는 그 결과로서 5 개의 양자우물구조가 있는 에피층을 V 홈에서 본 투과전자현미경 사진이다. 패턴을 하지 않은 평면에서는 5 nm 두께에 불과한 양자우물이 V 홈에서는 폭 16 nm, 두께 28 nm 의 초승달 양자세선으로 형성되었다. 이때 두께 향상 지수(양자세선 두께/양자우물 두께)는 5.5 배에 이른다. 보통의 양자세선의 경우 이 지수가 2를 넘지 않기 때문에 이 수치는 대단히 큰 값이다.
제1(b)도는 제1(a)도 투과 전자현미경 단면사진의 개요도이다. 여기에서 특이한 점은, V 또는 U 자형 홈위에 AlxGal-xAs (0≤ x < 1.0, 바람직하게는 0.3 ≤x≤ 0.7) 에피층을 성장하면 제1(a)도에 대하여 설명한 바와 같이 Ga 원자는 Al 원자보다 수평방향으로의 확산이 잘 되므로 홈의 끝 부분에서 약간 두꺼운 AlyGal-yAs (y < x이며 바람직하게는 0.1≤y≤ 0.3) 에피층이 형성되는데 이 부분은 다른 부분보다 Ga을 더 많이 함유하게된다. 따라서 이 부분은 같이 성장한 에피층의 다른 부분보다 에너지 갭이 더 작아서 양자우물이 되고 전체적으로 보면 수직방향으로 양자우물이 형성됨으로써 2차원적인 양자 구속효과가 나타난다. 그러나 제1(b)도에서 알 수 있는 바와 같이 양자우물이 초승달 형태를 가져 수평방향 광구속 효율이 떨어지며, 그 결과 전체적으로 2차원적인 양자구속 효과를 가진다는 단점이 있다.
제2도는 본 발명에 의한 양자세선 제작방법에 있어서의 에피층 성장시에 사용되는 다층에피층의 구조이다. 에피층 성장순서는 V 또는 U 자형 홈을 에칭한 (100) GaAs 기판위에 먼저 100 ∼ 500 nm 두께의 GaAs 완충층을 성장하고 그 위에 500 nm의 AlxGal-xAs (x=0.4∼1.0) 층을 성장한다. 그 다음 3∼10 nm 두께의 AlyGaSAs (y=0.1-0.7, y < x)양자우물 및 20∼80 nm 두께의 AlxGaSAs (x=0.4∼1.0) 장벽층을 5-10 주기 성장한다. 그 위에 200 nm 두께로 AlxGaSAs층을 성장하고 마지막으로 표면 산화를 막기 위하여 두께 20 nm 의 GaAs 덮개층을 성장한다.
그러면, 제1도에서 설명한 바와 같이, V 또는 U 자형 홈위에 성장된 AlyGal-yAs (x=0.4∼0.7)에피층의 Ga 원자는 Al 원자보다 수평방향으로의 확산이 잘 되므로 V 또는 U 자형 홈의 끝 부분에서 약간 두꺼운 AlzGal-zAs (0 < z < 0.7) 에피층이 형성되는데, 이 부분은 같이 성장된 면의 다른 부분보다 Ga을 더 많이 함유하게 된다. 따라서 이 부분은 전술한 바와 같이, 함께 성장된 에피층의 다른 부분보다 에너지 갭이 더 작아서 양자우물이 되고 전체적으로 보면 수직방향으로 양자우물이 형성된다. 또한, 보통의 평면구조에서 AlxGal-xAs/AlyGal-yAs/AlxGal-xAs (x > y) 에피층이 형성되면 이 구조는 에너지 갭이 작은 AlyGal-yAs 부분이 우물(well)이 되는 양자우물구조가 된다. 따라서, 제2도의 에피층은 수직방향(제2도의 세로방향)으로 뿐만 아니라 수평 방향(도면에 수직인 방향)으로도 양자 우물을 이루게 되며, 그 위에 다시 AlxGal-xAs (x > y > z)인 장벽층을 성장하거나 AlxGal-xAs/AsyGal-yAs/AlzGal-zAs (x > y > z) 다층구조의 에피층을 성장하면 단일 또는 다중 양자세선이 형성된다. 이러한 경우 양자세선의 모양은 제2도에 나타나는 바와 같이 제1도의 초승달 보다는 사각형 모양에 더 가깝게 되며, 수직방향 뿐 아니라 수평방향으로도 광구속 효율을 증가시켜 양자 구속 구조를 1차원적으로 만듦으로써 양자 구속 효과를 양자우물(2차원)의 경우보다 더 효과적으로 할 수 있다. 또한, AlxGal-xAs 장벽층/AlyGal-yAs(x > y) 양자우물 구조의 성장시에 x 또는 y 값을 변화시키면 양자세선의 폭 및 에너지 갭을 변화시킬 수 있다.
따라서 본 발명을 사용하면 전술한 바와 같이 특성이 우수한 사각형 모양의 양자세선이 형성되어 수평방향의 광구속 효율을 향상시킬 수 있고, x 및 y의 값을 조절함으로써 양자세선의 두께 및 폭을 제어할 수 있으며, 더 나아가 다른 폭과 에너지 갭을 가지는 다양한 양자세선을 용이하게 제작 할 수 있다.
제3도는 에피층 성장후 두 개의 V 홈 위에 형성된 양자세선 에피층 구조의 개요도이다. 기판에 V 홈을 형성할 때 두 개 또는 그 이상의 V 홈을 한번에 형성할 수 있고, 제2도에서 설명한 방법으로 그 2개 이상의 홈에 에피층을 성장하면 고밀도의 양자세선 구조를 얻을 수 있다.
상술한 바와 같이 본 발명에 의하면, V 또는 U 자형 홈이 파진 GaAs 기판 위에 MOCVD 방법으로 AlxGal-xAs/AlyGa1-yAs (y < x) 다층에피층 성장할 때 Ga(갈륨) 원자가 Al(알루미늄) 원자보다 확산이 잘되는 특징을 이용하여 x, y 값에 의하여 양자세선의 두께 및 폭(width)을 정확하게 조절할 수 있으며, AlxGal-xAs 장벽층/AlyGal-yAs 양자우물 (x > y) 구조의 성장시에 x 또는 y 값을 변화시킴으로써 다양한 폭과 에너지 갭을 가지는 양자세선을 제작할 수 있다.
또한, 본 발명에 의하여 특성이 우수한 사각형 모양의 양자세선을 형성할 수 있고, 양자구속 효율이 우수한 1차원적 양자구속조건을 형성하며, 양자세선의 폭 및 에너지 갭을 정확하게 조절하므로써, 기존 구조보다 더 우수한 특성을 갖는 양자세선을 제작할 수 있다.
이와 같이 양자세선의 두께 및 폭을 자유롭게 조절 할 수 있는 것을 이용하여, 낮은 문턱전류의 레어지 다이오드(low threshold current laser diode)나 낮은 도파 손실의 광도파로(optical wave guide) 등의 제작에 응용될 수 있다.

Claims (2)

  1. 반도체 소자 제작 공정중, U 또는 V자형 홈이 파진 GaAs기판위에 GaAs완충층을 형성하는 단계, 그 위에 양자우물층/장벽층 구조를 복수층 형성시키는 단계, 그 위에 산화 방지용 GaAs덮개층을 형성시키는 단계로 이루어지는 양자세선 제작방법에 있어서, V 또는 U 자형 홈이 파진 GaAs 기판 위에 유기금속화학증착법(MOCVD)에 의해 기판으로부터 순서대로 AlxGal-xAs장벽층/AlyGal-yAs양자우물층 구조(0<y<x<l)를 다충에피층 성장시킴으로써, 상기 x 및 y에 따라 두께 및 폭이 정밀하게 조절되는 양자세선을 제작하는 것을 특징으로 하는 양자세선 제작방법.
  2. 제1항에 있어서, 0.4<x<1.0 및 0.1<y<0.7 인 범위내에서 x와 y중 하나 이상을 변화시킴으로써, 상기 양자세선의 에너지 갭 및 폭을 변화시키는 것을 특징으로 하는 양자세선 제작방법.
KR1019980005950A 1998-02-25 1998-02-25 패턴된 기판을 이용한 양자세선 제작방법 KR100279054B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980005950A KR100279054B1 (ko) 1998-02-25 1998-02-25 패턴된 기판을 이용한 양자세선 제작방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980005950A KR100279054B1 (ko) 1998-02-25 1998-02-25 패턴된 기판을 이용한 양자세선 제작방법

Publications (2)

Publication Number Publication Date
KR19990070850A KR19990070850A (ko) 1999-09-15
KR100279054B1 true KR100279054B1 (ko) 2001-02-01

Family

ID=65893974

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980005950A KR100279054B1 (ko) 1998-02-25 1998-02-25 패턴된 기판을 이용한 양자세선 제작방법

Country Status (1)

Country Link
KR (1) KR100279054B1 (ko)

Also Published As

Publication number Publication date
KR19990070850A (ko) 1999-09-15

Similar Documents

Publication Publication Date Title
US6455337B1 (en) Group III-V nitride laser devices with cladding layers to suppress defects such as cracking
KR100623558B1 (ko) Ｉｉｉ족 질화물계 화합물 반도체 및 그 제조방법
US6498048B2 (en) Method of manufacturing crystal of iii-v compounds of the nitride system, crystal substrate of iii-v compounds of the nitride system, crystal film of iii-v compounds of the nitride system, and method of manufacturing device
KR100580307B1 (ko) 반도체 레이저 및 반도체 장치
KR100917260B1 (ko) 결정막, 결정기판 및 반도체장치
US7941024B2 (en) Buried heterostructure device having integrated waveguide grating fabricated by single step MOCVD
KR20110061910A (ko) 발광 소자 및 그 제조 방법
CA2006266C (en) Method for the epitaxial growth of a semiconductor structure
WO1988002187A1 (en) Semiconductor structures and a method of manufacturing semiconductor structures
JP4194844B2 (ja) 複数の光学活性領域を備える半導体レーザ
EP1719003B1 (en) Buried heterostructure device fabricated by single step mocvd
KR100279054B1 (ko) 패턴된 기판을 이용한 양자세선 제작방법
KR0162865B1 (ko) 반도체 패턴 측면의 에피성장율 조절방법
CN1027117C (zh) 半导体二极管激光器及其制造方法
KR100203376B1 (ko) 수평 방향 반도체 피엔 접합 어레이 제조방법
KR100250953B1 (ko) 양자세선 제조방법
JPH05102607A (ja) 埋込み構造半導体レーザの製造方法
JP3433761B2 (ja) 半導体量子細線の製造方法
KR0179017B1 (ko) 레이저 다이오드의 제조방법
JP2002252406A (ja) 埋め込みリボン半導体レーザと製造方法
CN114039275A (zh) 脊型波导高功率半导体激光器芯片及其制备方法
JP3082494B2 (ja) 光導波構造の形成方法
JPH07240380A (ja) 量子細線構造の作製方法
JPH01215087A (ja) 半導体発光素子
JPH0936494A (ja) 化合物半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19980225

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19980225

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20001006

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20001026

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20001027

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20030730

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20040910

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20050831

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20061016

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20061016

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee