[go: up one dir, main page]

KR100267435B1 - 반도체 장치와 그 형성 방법 - Google Patents

반도체 장치와 그 형성 방법 Download PDF

Info

Publication number
KR100267435B1
KR100267435B1 KR1019970078385A KR19970078385A KR100267435B1 KR 100267435 B1 KR100267435 B1 KR 100267435B1 KR 1019970078385 A KR1019970078385 A KR 1019970078385A KR 19970078385 A KR19970078385 A KR 19970078385A KR 100267435 B1 KR100267435 B1 KR 100267435B1
Authority
KR
South Korea
Prior art keywords
trench
forming
region
gate
filler
Prior art date
Application number
KR1019970078385A
Other languages
English (en)
Other versions
KR19980070269A (ko
Inventor
스튜아트 맥콜리스터 이세 번스
후세인 이브라힘 하나피
하워드 레오 칼터
왈데마르 월터 코콘
제프리 제이 웰서
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR19980070269A publication Critical patent/KR19980070269A/ko
Application granted granted Critical
Publication of KR100267435B1 publication Critical patent/KR100267435B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

필러와 깊은 트렌치 커패시터를 구비한 버티컬 반도체 장치를 고밀도로 패킹 한 어레이와 그 제조 방법이 공개된다. 필러는 트랜지스터 채널로서 작동하고 상측 도핑된 영역과 하측 도핑된 영역 사이에 형성된다. 하측의 도핑된 영역은 자체 정렬되고 필러의 아래에 배치된다. 어레이는 비트라인의 열과 워드라인의 행을 구비한다. 모든 셀의 하측의 도핑된 영역은 셀의 크기를 증가시키지 않고서 그리고 약 4F2의 최소 면적이 유지될 수 있게 하면서 서로로부터 절연된다. 깊은 트렌치 커패시터가 어레이 면적을 증가시키지 않기 때문에 어레이는 G비트 DRAM 응용에 적합하다. 어레이는 이중 워드라인을 갖춘 개방 비트라인 구조체, 겹쳐진 구조체 또는 개방/겹쳐진 구조체를 가지며, 여기서 두 트렌지스터가 각각의 트렌치에서 서로의 상단부에 형성된다. 하측 영역은 초기에 삽입될 것이다. 대안으로서, 하측 영역은 하측 영역이 형성된 후 필러의 아래에 확산될 수도 있다. 이 경우, 하측 영역 확산은 아래에 있는 기판으로부터 절연된 플로우팅 필러를 형성하거나 또는 필러와 기판 사이의 접촉을 유지하도록 제어된다.

Description

반도체 장치와 그 형성 방법{SELF-ALIGNED DIFFUSED SOURCE VERTICAL TRANSISTORS WITH DEEP TRENCH CAPACITORS IN A 4F-SQUARE MEMORY CELL ARRAY}
다음의 특허 출원
―1. 제프리 제이. 웰서(Jeffrey J. WELSER), 후세인 아이. 하나피(Hussein I. HANAFI), 스튜어트 엠. 번즈(Stuart M. BURNS), 왈데머 더블류. 코콘(Waldemar W. KOKON)에 의해 본 특허 출원과 동일자로 출원되고 명칭이 "자체 정렬된 얕은 트렌치 절연부를 갖춘 버티컬 플로우팅 게이트 트랜지스터를 구비하는 4F2메모리 셀(4F-Square Memory Cell Having Vertical Floating-Gate Transistors with Self-Aligned Shallow Trench Isolation)"인 미국 특허 출원 제 호와,
2. 제프리 제이. 웰서, 후세인 아이. 하나피, 스튜어트 엠. 번즈, 왈데머 더블류. 코콘, 하워드 엘. 칼터(Howard L. KALTER)에 의해 본 특허 출원과 동일자로 출원되고 명칭이 "4F2메모리 셀 어레이에서 스택 커패시터를 갖춘 자체 정렬되고 확산된 소스 버티컬 트랜지스터(Self-Aligned Diffused Source Vertical Transistors with Stack Capacitors in a 4F-Square Memory Cell Array)"인 미국 특허 출원 제 호와,
3. 제프리 제이. 웰서, 후세인 아이. 하나피, 스튜어트 엠. 번즈에 의해 본 특허 출원과 동일자로 출원되고 명칭이 "기가 비트 메모리 응용을 위한 2F2메모리 셀(2F-Square Memory Cell for Gigabit Memory Applications)"인 미국 특허 출원 제 호―
은 본 특허 출원의 양수인에게 양도되며, 본 특허 출원의 주제와 관련된 주제를 포함한다.
위의 리스트 작성된 특허 출원의 내용은 본 명세서에서 인용된다.
본 발명은 4F2메모리 셀(square memory cell)에서 고밀도로 팩(pack) 된 버티컬 트랜지스터(vertical transistors)와 그 제조 방법에 관한 것으로서 특히, 깊은 트렌치 커패시터가 버티컬 트랜지스터를 분리시키는 트렌치(trenches)에 형성되는 상태에서 자체 정렬된 소스를 구비하는 메모리 셀에 관한 것이다.
집적 회로(IC) 칩 위의 고밀도로 팩 된 반도체 장치를 축소하여 칩의 크기와 전력 소모를 줄이고 더 빠른 작동을 허용하는 것이 더욱 중요하다. 기가 비트 메모리 응용에 필요한 높은 패킹 밀도를 성취하기 위하여 개개의 메모리 셀의 크기를 가능한 한 많이 줄이는 것이 중요하다. 도 1은 플로우팅 게이트층(floating gate layer)을 갖춘 금속 산화물 실리콘 전계 효과 트랜지스터(MOSFETs)와 같은 버티컬 트랜지스터를 이용하여 종래의 소거할 수 있는 프로그래머블 판독 전용 메모리(EPROM) 장치(15)의 종래의 어레이(array)(10)에 대한 평면도를 도시한 것이다. 종래의 어레이(10)는 다음의 두 참고 문헌―1993년도 전자 장치 문헌(Electron Device Letters) 제 14권 (8), 415-417 페이지, 에이취. 파인(H. Pein)과 제이. 디. 플루머(J. D. Plummer)의 "3-D 측벽 플래시 EPROM 호출 및 메모리 어레이(A 3-D sidewall flash EPROM call and memory array)"와, 1995년도 전자 장치에 관한 IEEE 회보 제 42권, 제 11호, 1982-1991 페이지, 에이취. 파인과 제이. 디. 플루머의 "3-D 펜슬 플래시 EPROM 셀과 메모리 어레이의 성능(Performance of the 3-D Pencil Flash EPROM Cell and Memory Array)"―에서 설명된다.
종래의 어레이(10)는 워드라인(wordlines)(20)의 행과 비트라인(bitlines)(25)의 열을 갖는다. 어레이(10)의 셀(27)의 크기는 2F x (2F+△)이며, 셀 면적이 4F2+2F△로 된다. F는 석판술을 이용하여 패턴화될 수 있는 피쳐(feature) 크기의 최소 라인 폭이다. 2F는 워드라인(20)을 따라서의 셀 크기이고 2F+△는 비트라인(25)을 따라서의 셀 크기이다. 전형적으로, △는 대략 0.2F이고 결과적으로 셀 면적은 종래의 석판술을 이용하여 성취할 수 있는 약 4F2+0.4F이다. 추가의 길이 △는 인접 워드라인(20)을 분리시키는데 필요하다.
도 2는 도 1의 어레이(10)에 대한 부분 투시도이며, 도 3은 비트라인(25)을 따라서 버티컬 MOSFET(15)에 대한 단면도를 도시한 것이다.
도 3에서 도시된 바와 같이 MOSFET(15)는 P 도핑된 실리콘 기판(35) 위에 형성된 n+소스(30)를 구비한다. 소스(30)는 기판(35)을 에칭한 후 형성되어, MOSFET(15)의 바디(body)로 지칭되는 버티컬 필러(pillar)(40)를 형성한다. 필러(40)는 트랜지스터 채널(channel)로 작용하며, 도 1과 3에서 도시된 바와 같이 F x F의 디멘션(dimension)을 갖는다.
필러(40)를 형성한 후 소스(30)를 형성한 결과, 소스(30)는 필러(40)의 에지 주변에 형성되고 필러(40) 아래에 위치하는 영역(45)에는 없다. 따라서 소스(30)는 필러(40)의 발자국(footprint)을 완전히 점유하지는 않는다. 도 2에 도시된 바와 같이 어레이(10)의 모든 MOSFET(15)는 상이한 비트라인(25)와 상이한 워드라인(20)의 MOSFET를 포함하여 공통 소스(30)를 갖는다. 도 2-3에 도시된 바와 같이 각각의 필러(40)의 상단부는 N형 재질로 도핑 되어, 버티컬 트랜지스터(15)의 n+드레인(50)을 형성한다.
터널 산화물(60)은 필러(40) 주변에 형성되고 산화물 스페이서(spacer)(65)는 소스(30) 위에 형성된다. 그 다음, 폴리실리콘 플로우팅 게이트(70), 게이트 산화물(75), 폴리실리콘 제어 게이트(20)는 터널 산화물(60) 주변에 형성된다. 워드라인(20)을 따라서 개별 트랜지스터의 제어 게이트(20)는 상호 접속되어 워드라인(20)을 형성한다.
폴리실리콘 제어 게이트(20)가 각각의 버티컬 MOSFET(15) 주변에서 균일하게 성장하기 때문에 인접 행의 MOSFET(15) 사이의 공간은 예를 들면 F+△와 같이, 피쳐 크기 F보다 약간 크며 여기서 △는 약 0.2F이다. 이는 폴리실리콘이 0.5F의 길이까지 성장할 때 인접 워드라인(20)을 크기 △ 만큼 분리시킨다. 이 0.5F 두께의 폴리실리콘층은 필러(40)의 베이스에서 기판(35) 위에 배치된 산화물 스페이서(65) 뿐만 아니라 필러(40)의 상단부와 측벽도 또한 커버 한다.
각각의 워드라인(20)을 따라서, 길이 F 만큼 분리된 필러 측벽에 0.5F 두께로 형성된 폴리실리콘 영역은 서로 합쳐진다. 이것은 F 만큼 분리된 필러의 행 주변에서 워드라인(20)을 형성한다. 그러나 길이 F+△ 만큼 분리된 필러의 측벽에 0.5F 두께로 형성된 폴리실리콘 영역은 합쳐지지 않는다. 오히려 그들은 길이 △ 만큼 분리된 채로 남는다. F+△ 만큼 분리되고 폴리실리콘으로 커버된 이러한 필러 측벽 사이에 배치된 트렌치의 베이스에서 산화물 스페이서(65)는 0.5F 두께의 폴리실리콘으로 커버된다.
인접 워드라인(20)을 분리시키기 위하여 0.5F의 두께에 대해 폴리실리콘을 제거하는 리액티브 이온 에치(reactive ion etch)(RIE)가 실행된다. RIE는 F+△ 만큼 분리되는 필러의 베이스에서의 산화물 스페이서(65)뿐만 아니라 필러(40)의 상단부도 노출시킨다. 노출된 산화물 스페이서(65)의 길이는 △이다. 따라서 인접 워드라인(20) 사이의 △ 분리로, 인접 워드라인(20)의 제어 게이트(20)가 비트라인(25)의 방향을 따라서 짧아지지 않게 된다.
도 1과 2에 도시된 바와 같이 제1 레벨의 금속은 워드라인(20)에 직교하는 비트라인(25)을 형성한다. 제1 레벨의 금속은 공통 비트라인(25)을 따라서 MOSFET(15)의 드레인(50)을 접속한다.
기판(35)이 어레이(10)의 모든 MOSFET(15)에 대해 공통 소스(30)로서 이용되기 때문에 도 2의 셀(27)의 면적은 작다. 도 4는 정사각형 필러(40)(도 2) 대신 둥근 필러(95)를 구비하는 점을 제외하면 도 2의 종래의 어레이(10)와 유사한 다른 종래의 어레이(90)에 대한 3차원 도면을 도시한 것이다. 도 2의 어레이(10)에서 처럼 도 4의 어레이(90)는 공통 소스(30)를 갖는다.
각각의 셀(27)의 메모리 기능은 플로우팅 게이트 영역(70)을 충전시키나 방전시킴으로써 달성된다. 이로 인해 버티컬 MOSFET의 임계 전압이 측정할 수 있을 정도로 시프트(shift)된다.
종래의 EPROM 셀(27)에서 플로우팅 게이트(70)와 트랜지스터 채널 또는 필러(40) 사이의 터널 산화물은 상당히 두꺼우며 두께가 적어도 150Å이다. 따라서 플로우팅 게이트(70)는 큰 드레인 전류를 흐르게 함으로써 충전된다. 이것은 터널 산화물(60)을 통하여 터널을 팔 수 있는 열전자를 발생하며, 종종 열전자(hot electron) 주입 또는 채널 열전자 터널링(tunneling)으로 지칭되는다. 그러나 채널 열전자 터널링은 채널 열전자 터널링이 높은 전력을 필요로 하기 때문에 DRAM 또는 "플래시(Flash)" 메모리 응용에는 적합하지 않다. 이것은 G비트 메모리용으로 필요한 고밀도 어레이에서는 특별히 문제가 된다. 또한 열전자 터널링으로 인한 터널 산화물의 질의 저하는 빈번한 판독/기록 연산을 필요로 하는 응용에 대해서는 허용할 수 없다.
터널 산화물(60)이 예를 들면 ≤3nm 처럼 더 두껍게 만들어질 경우 채널(40)과 플로우팅 게이트(70) 사이의 직접 터널링은 불가능하다. 열전자 터널링과 대조적으로, 직접 터널링은 더 빨라서 더 고속의 기록 및 소거 시간을 초래하며, 훨씬 더 낮은 전력을 필요로 하고, 터널 산화물의 질의 저하를 최소화한다.
그러나 모든 MOSFET의 소스(27)가 공통이기 때문에 단일 셀(27)을 기록하기 위해 비트라인과 워드라인 전압을 적절히 조절함으로써 워드라인(20)을 따라서 이웃 셀에서 열전자 전류를 유도할 수 있다. 이는 이러한 셀에서 어떠한 정보라도 파괴하고 그들의 터널 산화물(60)을 손상시킨다.
따라서, 종래의 MOSFET(15)를 DRAM/플래시 EEPROM 응용에 대해 유용하게 만들기 위하여 셀은 수정되어 인접 비트라인(25) 사이의 소스 영역(30)을 절연시켜야 한다. 이것은 직접 터널링 판독/기록 작동을 이용할 수 있게 한다. 더 나아가, G비트 메모리용으로 필요한 패킹 밀도를 달성하기 위하여 전체적인 셀 면적은 이러한 수정 만큼 증가되지 말아야 한다. 셀 면적은 대략 4F2을 유지해야 한다.
비트라인(25) 사이의 소스 절연을 달성하기 위한 한가지 방법은 비트라인(25) 사이에서 절연 라인을 석판술로 패턴화하는 것이다. 절연은 실리콘의 국부적 산화(LOCOS), 홈이 파진 LOCOS, 또는 종래의 얕은 트렌치 기술에 의해 달성된다.
그러나 그러한 절연 방법은 석판술을 필요로 한다. 따라서 장치간 라인(20)은 비트라인을 따라서 인접 제어 게이트 또는 워드라인(20)의 단락을 피하기 위하여 F에서 적어도 2F로 증가되어야 한다. 이에 의해 비트라인(25)을 따라서의 장치간 공간을 1.2F에서 2F로 증가시킨다. 따라서 전체적인 셀 크기는 4F2+0.4F에서 적어도 6F2으로 증가한다. 더욱이, 석판술의 잘못된 정렬은 장치 작동의 질을 저하시킨다. 따라서, 패킹 밀도 및/또는 성능은 이 구조에서 희생된다.
패킹 밀도를 증가시키기 위하여 필러(40)를 구비하는 버티컬 MOSFET(15)를 형성하는 대신, 반전된 트랜지스터가 기판에 에칭된 트렌치에 형성된다. 그러한 트랜지스터 구조체는 미국 특허 제5,386,132호, 제5,071,782호, 제5,146,426호, 제4,774,556호에 개시된다. 그러한 트렌치에서 형성된 트랜지스터는 미국 특허 제4,964,080호와 제5,078,498호에서 논의된 바와 같이 추가의 플레이너 장치(planar devices)와 결합될 수도 있다. 다른 메모리 셀은 미국 특허 제5,382,540호에서 논의된 바와 같이 플로우팅 바디를 갖춘 트랜지스터를 구비한다. 미국 특허 제5,017,977호에서 공개된 또다른 종래의 메모리 셀은 트랜지스터 사이에 분리된 매립 비트라인을 갖지 않는다. 그러한 종래의 셀은 자체 정렬되지 않은 절연 기술로 인하여 최대 패킹 밀도를 달성할 수 없거나 또는 예를 들면 선택적 에피택셜 성장(epitaxial growth)과 같이 제조를 위한 복잡한 처리 방법―이 방법은 대규모 생산에 적합하지 않음―을 필요로 한다.
EPROM과 같은 메모리 셀(27)의 버티컬 장치를 이용하는 대신 버티컬 트랜지스터(15)는 플로우팅 게이트 없이 커패시터와 함께 DRAM 응용을 위해 사용될 수도 있다. 도 5는 전계 효과 트랜지스터(FET)(105)와 저장 커패시터 CS를 구비한 전형적인 DRAM 셀의 개략도를 도시한 것이다. FET(105)의 게이트는 워드라인 W/L로서 작동한다. 비트라인 B/L은 FET(105)의 한 터미널에 접속되며, 상기 터미널은 응용에 따라서 DRAM의 소스 또는 드레인이다. 다른 DRAM 터미널은 저장 커패시터 CS의 저장 노드(110)에 접속된다. 저장 커패시터 CS의 다른 터미널은 플레이트(plate)(115)로 지칭된다.
FET(105)가 워드라인 W/L 상의 적적한 신호에 의해 턴 온(turn on) 될 때 데이터는 비트라인 B/L과 저장 노드(110) 사이에 전송된다. 도 5에 도시된 하나의 표준 트랜지스터, 하나의 커패시터 셀(100)은 도 6과 7에 각각 도시된 바와 같이 겹쳐진 비트라인용으로 이론상 최소 면적 8F2또는 개방 비트라인 구조체 용으로 4F2을 갖는다.
도 6은 각각의 액티브 비트라인 B/L, 통과 비트라인 B/L'과 각각의 액티브 워드라인 W/L, 통과 워드라인 W/L'을 구비하는 종래의 겹쳐진 비트라인 DRAM 셀(120)에 대한 평면도이다. 워드라인과 비트라인은 각각 폭이 F이다. 비트라인과 워드라인은 인접 비트라인과 워드라인으로부터 폭 F 만큼 분리된다. 따라서 겹쳐진 비트라인 DRAM 셀(120)의 면적은 8F2이다.
도 7은 각각 길이가 F이고 인접 셀(도시되지 않음)의 인접 라인으로부터 길이 F 만큼 분리된 비트라인 B/L과 워드라인 W/L을 구비하는 종래의 개방 비트라인 DRAM 셀(150)에 대한 평면도를 도시한 것이다. 따라서, 개방 비트라인 DRAM 셀(150)의 면적은 4F2이다.
플레이너(planar) 트랜지스터를 이용하는 종래의 설계에서 접촉 및 절연 공간에 대한 필요성 때문에 어떤 레벨에서 보조 석판술의 피쳐를 생성함으로써 이러한 최소 셀 크기를 얻을 수 있을 뿐이다. 또한, 최소 셀 크기가 얻어질 경우 도 5의 트랜지스터(105)의 길이를 가능한 한 많이(F로) 감속시킬 필요가 있다. 이는 게이트 길이를 감소시킨다. 그러나 게이트 길이가 더 짧으면, 허용될 수 없는 높은 누전을 초래하게 된다. 따라서, 비트라인 상의 전압은 따라서 축소되어야 한다. 이는 저장 커패시터 CS상에 저장된 전하를 감소시키고, 따라서 더 큰 커패시터를 필요로 하여, 저장된 전하가 정확히 감지되어, 예를 들면 논리 1 또는 0을 표시할 수 있게 한다.
저장 커패시터 CS의 커패시턴스를 증가시키는 것은 커패시터 면적을 증가시키거나 또는 커패시터 플레이트 사이에 배치된 유효 유전체 두께를 감소시킴으로써 이루어진다. 셀 크기를 증가시키지 않고서 커패시터 면적을 증가시키는 것은 더 어려워지며, 따라서 제1 위치에서 게이트를 짧게 하는 목적을 실패하게 된다.
많은 종래의 유전체가 최소 실제 두께에 이미 도달했기 때문에 유전체 두께를 더 축소하는 것도 또한 어렵다. 유전체 두께를 더 축소하기 위하여 더 높은 유전율을 갖는 또다른 유전체가 탐구되었다. 그러한 또다른 유전체가 감소된 비트라인 전압으로 인한 낮은 전하 저장의 문제점을 해결하는데 기여하는 반면, 최대로 성취할 수 있는 유전율에 의해 비트라인 전압을 더 감소시키는 것이 제한된다. 따라서 비트라인 전압을 더 감소시키기 위하여 트랜지스터(105)의 게이트 길이를 감소시키는 것에 대한 대안이 필요하다.
위의 사실에서 비추어, 채널 열전자 터널링에 의한 프로그래밍 대신 직접 전자 터널링에 의한 셀 프로그래밍을 허용하기 위하여 인접 비트라인 사이의 절연된 소스와 각각의 개별 비트라인에 대한 연속 소스 영역을 구비한 고밀도 메모리 셀에 대한 필요성이 있다.
셀의 측면 면적을 증가시키지 않고서 적절한 게이트 길이와 커패시터를 구비한 메모리 셀에 대한 필요성도 또한 있다.
본 발명의 목적은 종래의 메모리 셀 어레이의 문제점을 제거한 메모리 셀 어레이와 그 제조 방법을 제공하는 것이다.
본 발명의 또다른 목적은 추가의 셀 면적이 트렌치 커패시터에 의해, 커패시터 접점에 의해, 또는 트랜지스터 접점에 의해 소모되지 않도록 트렌치 커패시터를 구비한 메모리 셀을 제공하는 것이다.
본 발명의 또다른 목적은 셀 면적을 증가시키지 않고서 절연된 소스를 구비하는 메모리 셀 어레이와 그 제조 방법을 제공하는 것이다.
본 발명의 또다른 목적은 어레이의 인접 비트라인 사이의 자체 정렬된 절연 트렌치를 구비하는 메모리 셀 어레이와 그 제조 방법을 제공하는 것이다.
본 발명의 또다른 목적은 셀 측면 면적을 증가시키지 않고서 적절한 게이트 길이와 커패시터를 구비하는 메모리 셀을 제공하는 것이다.
본 발명의 또다른 목적은 셀의 바디에서의 전하 축적을 방지하는 메모리 셀을 제공하는 것이다.
본 발명의 또다른 목적은 비트라인 전압을 감소시키지 않거나 또는 메모리 셀의 측면 면적을 증가시키지 않고서 낮은 누전을 얻는데 적합한 적절한 게이트 길이를 갖는 메모리 셀을 제공하는 것이다.
본 발명의 이러한 목적과 다른 목적은 반도체 장치와 그 제조 방법에 의해 달성된다. 반도체 장치는 버티컬 MOSFET 반도체 장치일 수 있다. 반도체 장치는 예를 들면 단결정 기판일 수도 있는 기판으로부터 에칭된 반도체 필러 위에 형성된다. 확산된 소스 영역은 필러의 베이스에 형성된다. 대안으로서, 소스와 드레인 영역은 주입되거나 에피택셜 성장된다.
이들 필러의 어레이는 자체 정렬된 절연에 의해 형성된다. 버티컬 메모리 장치는 필러의 상측 부분에 대량으로 도핑된 영역과, 그 다음에 뒤따르는 반대 도핑 유형을 갖는 바디 영역과, 그 다음에 뒤따르는 예를 들면 주입에 의해서 또는, 메모리 어레이에서 열(즉, 비트라인) 사이에 침착되고 대량으로 도핑된 산화물, 폴리실리콘, 또는 다른 적절한 재질로부터 외부 확산에 의해서 형성되고 대량으로 도핑된 소스 영역을 포함한다. 상기 재질로부터의 소스 외부 확산의 양에 따라서, 필러 트랜지스터의 바디는 아래에 있는 기판과의 전기적 접촉을 유지할 수도 있고 유지하지 않을 수도 있다. 소스 외부 확산 재질은 어닐링(annealing) 후에 제거된다.
필러의 어레이는 동일한 깊이의 열과 행 트렌치를 모두 형성하는 한 단계 에치에 의해 형성될 수도 있다. 더 낮게 도핑된 영역 또는 소스 영역을 외부 확산한 후 상이한 필러의 소스 영역은 열과 행 트렌치를 모두 깊게 하는 또다른 한 단계 에치에 의해 형성된 자체 정렬된 절연에 의해 서로로부터 분리된다.
예를 들면 MOSFET와 같은 버티컬 트랜지스터는 전송 장치로서 작동하고 트렌치 커패시터는 한 트랜지스터/한 커패시터 DRAM 셀의 저장 노드로서 작동한다. 다음의 세 구조체―플레이트 전극이 모든 저장 노드에 대해 공통인 개방 비트라인 구조체와, 플레이트 전극이 열 또는 비트라인에 정렬된 저장 노드에만 공통이고 즉, 상이한 비트라인 또는 열은 상이한 플레이트 전극을 갖는 개방/겹쳐진 구조체와, 두 워드라인이 적층된 트랜지스터를 갖는 각각의 셀을 통하여 통과하고 여기서 각각의 셀에 대해 한 워드라인이 액티브 상태이고 다른 워드라인이 통과하는 상태인 두 워드라인을 갖춘 겹쳐진 구조체―가 형성된다.
단일 에치는 스퀘어 필러가 필요하지 않을 경우 개방 및 겹쳐진 구조체용으로 사용될 수도 있다. 스퀘어 필러를 형성하기 위하여 그리고 개방/겹쳐진 구조체에 대하여 필러는 트렌치를 직교 방향으로 에칭하는 2단계 에치 처리를 이용하여 형성된다. 이러한 에치 처리는 좀더 직사각형인 단면도를 갖는 필러를 생성하고 (이와 대비하여 단일 단계 에칭에 의해 원형 필러가 형성됨) 필러의 높이가 각각의 트렌치에 대한 에치 깊이에 의존하는 인접 측면에서 변할 수 있게 한다.
각각의 트랜지스터의 소스는 다른 트랜지스터의 소스로부터 절연된다. 개방/겹쳐진 구조체에서 밑면 비트라인은 비트라인만을 따라서 연속하는 커패시터 플레이트 폴리실리콘을 남김으로써 형성된다.
2단계 에치는 직사각형 필러 단면이 필요할 경우 소스 정보 전에 두 에치 단계를 완료함으로써 공통 소스 구조를 위해 사용될 수도 있다. 플로우팅 트랜지스터 바디가 필요할 경우 소스는 에피텍셜층을 포함할 수도 있는 적절히 도핑된 기판에 주입함으로써 모든 처리 단계 전에 형성될 수도 있다.
각각의 필러의 메인 바디는 예를 들면 제어 산화물로 지칭되는 실리콘 2산화물과 같은 유전체층을 포함하는 게이트 스택(gate stack)에 의해 원으로 둘러싸인다. 그 다음, 예를 들면 폴리실리콘으로 만들어진 제어 게이트는 게이트 산화물 주변에 형성된다.
게이트 스택은 각각의 필러의 상단부와 베이스에서 대량으로 도핑된 두 영역 사이에서 연장된다. 전도성 게이트 재질(예를 들면 규소 화합 되거나 또는 규소 화합 되지않고서 원위치에 대량으로 도핑된 폴리실리콘)은 어레이 상에 침착되어 비트라인 방향에 대해 직교하는 어레이의 각각의 열(또는 워드라인)을 따라서 필러를 접속한다. 이 폴리실리콘은 제어 게이트이다. 어레이에서의 필러는 비트라인 대 워드라인 방향으로 약간 상이한 크기 만큼 분리될 수도 있다.
예를 들면, 필러는 워드라인 방향을 따라서 길이 F 만큼, 그리고 비트라인 방향을 따라서 길이 F+△ 만큼 분리된다. 추가의 공간 △는 게이트 재질(또는 제어 게이트)이 석판술 없이 예를 들면 RIE와 같은 에칭에 의해서만 입접 워드라인 사이에서 분리될 수 있게 한다. 따라서 인접 워드라인은 필러 사이에 트렌치를 포함하는 필러의 전체 어레이 위에 0.5F의 두께를 갖는 폴리실리콘을 형성한 후, 필러의 상단부와 워드라인 트렌치의 베이스에 위치하는 0.5F 두께의 수평 폴리실리콘을 에칭함으로써 분리된다. 워드라인 트렌치의 베이스에서의 에칭된 폴리실리콘은 폭이 △이며, 이를 제거하면 워드라인이 길이 △ 만큼 분리된다. 필러가 두 방향 모두로 등간격인 경우, 추가의 마스크는 다른 원하는 방향으로 게이트 재질을 분리시키는데 이용될 수 있다.
트렌치 커패시터는 전송 장치 또는 트랜지스터 아래의 각각의 필러의 밑면 주변에 형성된다. 트랜지스터의 더 낮게 도핑된 영역은 또한 트렌치 커패시터의 저장 노드로서 작동한다. 유전체층은 트렌치의 더 낮은 부분을 선으로 그리면서, 각각의 필러의 베이스 주변에 형성된다. 폴리실리콘과 같은 플레이트 전극 재질은 유전체층 위의 트렌치에 형성된다. 플레이트 전극은 개방 구조체를 위해 모든 필러에 대해 공통일 수도 있거나 또는 비트라인을 따라서 접속부를 구비하는 개방/겹쳐진 구조체의 경우 각각의 필러에 대해 독특할 수도 있다.
트랜지스터는 유전체층과 플레이트 전극층 위에 형성되는 배리어(barrier)위에 형성된다. 또다른 실시예에서 하나의 트랜지스터 대신 두 트랜지스터―한 트랜지스터는 패시브(passive) 상태이고 다른 트랜지스터는 액티브(active) 상태임―가 트렌치 커패시터 위에 형성된다.
메모리 어레이는 깊은 트렌치의 상단부에 MOSFET와 같은 버티컬 전송 장치를 집적하여 극히 작은 메모리 셀을 형성하게 된다. 이는 이들 셀의 고밀도 어레이를 형성할 수 있게 하며 여기서 각각의 셀은 개방 비트라인 구조체나, 이중 비트라인을 이용하는 개방/겹쳐진 구조체나, 또는 이중 워드라인을 이용하는 겹쳐진 구조체에서 4F2의 크기를 갖는다.
도 1-2는 메모리 셀의 종래의 어레이에 대한 평면도와 사시도.
도 3은 비트라인을 따라서 도 1-2의 어레이에 도시된 종래의 메모리 셀중 한 셀에 대한 단면도.
도 4는 메모리 셀의 또다른 종래의 어레이에 대한 개략도.
도 5는 종래의 DRAM 셀에 대한 개략도.
도 6과 7은 각각 종래의 겹쳐진 비트라인 DRAM 셀과 종래의 개방 비트라인 DRAM 셀에 대한 평면도.
도 8은 본 발명의 한 실시예에 따른 메모리 셀의 어레이를 도시한 도면.
도 9는 본 발명에 따라 유전체 충전(fill), 화학적 팔리싱(polish), 에치백(etchback)한 후의 도 8의 어레이를 도시한 도면.
도 10과 11은 본 발명에 따라 각각 워드라인 방향과 비트라인 방향을 따라서의 도 9의 메모리 셀에 대한 단면도.
도 12-14는 본 발명에 따라 도 8에 도시된 어레이를 형성하는 방법을 도시한 도면.
도 15-16은 본 발명의 또다른 실시예에 따라 스트랩(strap) 라인을 구비하는 메모리 셀의 어레이와 스트랩 라인을 구비하지 않은 메모리 셀의 어레이에 대한 도면.
도 17-26은 본 발명에 따라 도 15-16에 도시된 어레이를 형성하는 방법을 도시하는 도면.
도 27-28은 본 발명의 또다른 실시예에 따라 스트랩 라인을 구비하는 메모리 셀의 어레이와 스트랩 라인을 구비하지 않은 메모리 셀의 어레이에 대한 도면.
도 29-32는 본 발명에 따라 도 27-28에 도시된 어레이를 형성하는 방법을 도시하는 도면.
도 33은 본 발명의 또다른 실시예에 따른 스택 커패시터를 구비하는 메모리 셀에 대한 도면.
도 34-35는 본 발명에 따른 도 33에 도시된 스택 커패시터의 상이한 실시예를 도시하는 도면.
도 36-44는 본 발명의 또다른 실시예에 따라 개방 비트라인 구조체와 개방/겹쳐진 구조체에 대해 트렌치 커패시터를 각각 구비하는 메모리 셀의 어레이를 형성하는 방법을 도시하는 도면.
도 45-50은 본 발명의 또다른 실시예에 따라 겹쳐진 비트라인 구조체에 대해 트렌치 커패시터를 각각 구비하는 메모리 셀의 어레이를 형성하는 방법을 도시하는 도면.
도 51은 본 발명의 또다른 실시예에 따라 겹쳐진 비트라인 구조체에 대해 스택 커패시터를 각각 구비하는 메모리셀에 대한 단면도.
도 52는 본 발명의 또다른 실시예에 따라 매 필러마다 두 트랜지스터를 구비하는 메모리 셀의 어레이를 도시하는 도면.
도 53-72는 본 발명에 따라 도 52에 도시된 어레이를 형성하는 방법을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
200 : 어레이 205 : 메모리 셀
210 : 비트라인 215 : 소스 영역
220 : 비트라인 225 : 워드라인
230 : 버티컬 트랜지스터 필러 235 : p형 Si 기판
240 : 드레인 영역 245 : 마스크층
250 : 산화물층 265 : 플로우팅 게이트
260 : 터널 산화물 270 : 게이트 산화물
275 : 제어 게이트 325 : 평탄 구역
430 : 워드라인 트렌치
본 발명의 또다른 특성과 장점은 본 발명의 양호한 실시예를 설명하고 도시하며 유사한 소자가 도면을 통하여 동일한 도면 부호로 표시되는 첨부 도면을 참조하여 제시되는 다음의 상세한 설명을 고려함으로써 좀더 쉽게 명백해질 것이다.
4F 2 메모리 셀
도 8은 본 발명의 일 실시예에 따른 메모리 셀(205)의 어레이(200)를 도시한 것이다. 메모리 셀(205)은 예시적으로 MOSFET에 기초하고 있다. 어레이(200)는 상이한 비트라인들(220)의 자체 정렬된 소스들(215)을 분리시키는 자체 정렬된 얕은 트렌치들(210)을 갖는다. 어레이(200) 및 그 제조 방법은 셀 면적을 증가시키지 않고도 리소그래피로 소스를 분리할 때의 문제점을 피할 수 있다. 비트라인 트렌치로 지칭될 수 있는 분리 트렌치(210)는 워드라인(225)에 직교하는 비트라인(220)에 대해 평행하다.
어레이 구조체(200)는 소정의 비트라인(220) 방향의 공통 소스(215)를 유지하지만, 인접한 비트라인(220)상에서 분리된 소스(215)를 갖는다. 각각의 셀(205)의 소스(215)는 자체 정렬된다. 따라서, 부가적인 마스크 단계는 불필요하며, 소자의 동작 성능을 감소시키는 오정렬의 가능성은 없다. 더욱이, 어레이(200)의 엣지 방향의 임의의 플래이너 지지 소자는 동일한 얕은 트렌치 에칭 단계를 사용하여 전체 프로세스를 단순화시킴으로써 분리될 수 있다.
각각의 메모리 셀(205)은 기판(235) 상부로 연장되는 필러(230)를 갖는 버티컬 트랜지스터이다. 기판은 실리콘과 같은 단결정 반도체 기판인데, 가령, P타입으로 도핑될 수 있다. 각각의 필러(230)의 상부 및 하부 영역은 가령 N타입으로 도핑되어,각각 드레인 영역(240) 및 소스 영역(215)을 형성한다. 드레인 영역(240)과 소스 영역(215) 사이의 각각의 필러(230)의 중앙 영역은 통상적으로 P타입 물질로 약하게 도핑되어, N타입의 소스 및 드레인 영역 사이의 MOSFET 채널로서 기능한다.
또한, 도 8은 드레인 영역(240)위에 형성된 SiN층(245)과 같은 상부 마스크층(a top mask layer)(245)을 나타낸다. 상부 마스크층(245)은 필러(230)를 형성하기 위해 사용된다. 각각의 필러(230)는 워드라인(225)의 방향으로 F×F의 디멘젼을 갖는다. 인접한 필러들은 워드라인(225) 방향으로 거리 F만큼, 비트라인(220) 방향으로 거리 F+Δ만큼 분리되는데, Δ은 대략 0.2F 정도된다.
도 9는 유전체층(250) 채움, 화학적 연마, 및 에치백(etchback) 단계 후의 어레이(200)를 도시한 것이다. 예시적으로, 트렌치(210)를 채우기 위해 사용되는 유전체층(250)은 실리콘 옥사이드와 같은 옥사이드 물질로 이루어져 있다. 각각의 필러(230)의 외부면은 도 9에 도시된 워드라인(225)으로서 기능하는 제어 게이트(275)를 갖는다. 드레인(240)은 비트라인(220)으로서 기능하며 소스(215)는 매립된 비트라인으로서 기능한다.
도 10 및 도 11은 각기 워드라인(312) 및 비트라인(314) 방향의 메모리 셀(205)의 단면도들을 도시하고 있다. 도 10에 도시된 바와 같이, 소스(215)는 완전히 자체 정렬되며, 필러(230)의 하부의 영역을 완전히 채운다. 또한, 소스(215)는 얕은 트렌치들(210)에 의해 상이한 비트라인들의 MOSFET 소스들로부터 분리된다.
소스(215)가 소자 필러 하부에서 완전히 자체 정렬되기 때문에, 비트라인들(220)(도 9참조)사이의 소스/게이트 중첩은 적다. 이러한 것은 어레이(200)의 전체 캐패시턴스를 감소시킨다.
게이트 영역은 필러의 중앙 영역 위의 필러(230)의 측벽상에 형성되는데, 필러의 중앙 영역은 소스(215)와 드레인(240) 사이에 위치한다. 게이트 영역은 소스 영역(215)과 드레인 영역(240) 사이의 저항값을 제어한다. 게이트 영역은 또한 필러 중앙 영역위의 필러(230)의 적어도 하나의 측벽상에 형성될 수 있다. 대안적으로, 게이트 영역은 필러 중앙 영역위의 모든 필러의 측벽을 둘러싸도록 형성된 게이트이다.
예시적으로, 게이트 영역은 필러(230) 주위에 형성된 터널 옥사이드(260)를 포함하는데, 이 옥사이드 다음에는 제 1 게이트 전극이 후속하며, 이 전극은 모든 측면에서 분리되어 플로팅 게이트(265)를 형성한다. 플로팅 게이트를 갖는 버티컬 MOSFET(205)는 메모리 애플리케이션을 위해 사용될 수 있다. 게이트 옥사이드(270)는 플로팅 게이트를 제어 게이트(275)로부터 분리시킨다. 제어 게이트(275)는 워드라인(225)으로서 기능한다. 예시적으로, 플로팅 게이트(265) 및 제어 게이트(275)는 폴리실리콘이다.
도 11에 도시된 바와 같이, 소스(215)는 소정의 비트라인 방향으로 연속적이다. 트렌치(210)(도 8 내지 도 10 참조)를 채우기 위해 사용되는 옥사이드(250)는 또한 임의의 부가적인 프로세싱 단계를 가지지 않고도 비트라인 방향(314)으로 필요한 스페이서(280)를 형성한다. 소스/게이트 단락을 방지하는 것 이외에도, 스페이서(280)는 또한 소스/게이트 중첩 캐패시턴스를 감소시킨다.
필러(230) 하부에 소스를 위치시키면, 중첩(wrap-around) 게이트를 갖는 플로팅 보디 MOSFET가 발생된다. 이러한 것은 디. 제이. 프랭크(D. J. Frank), 에스. 이. 로(S. E. Laux), 엠. 브이. 피세티(M. V. Fischetti)에 의한 "Monte Carlo simulation of a 30nm dual gate MOSFET: How short can Si go?"의 Inter. Electron Device Meeting, 1992, p.553의 문헌에 개시된 이중 게이트 MOSFET구조체(dual-gate MOSFET structure)와 유사하다. 이러한 시뮬레이션에서, 이중 게이트 MOSFET는 MOSFET 설계에서 보다 게이트 길이를 보다 더 짧게 할 수 있음이 밝혀졌다. 30㎚ 만큼 짧은 유효 게이트 길이를 갖는 소자들은 시뮬레이션되어 동작 특성이 우수하다는 것이 밝혀졌다. 이중(또는 중첩) 게이트 구조체에 의해 제공되는 개선된 게이트 제어 구조체는 채널 단락, 임계 롤오프(threshold roll-off)와 드레인 유도 장벽 저하 등의 악영향의 발생을 금지한다.
자체 정렬된 트렌치 분리를 갖는 어레이(200)를 형성하는 방법은 다음의 후술하는 단계로 이루어진다.
Ⅰ. 워드라인 방향(312)의 단면도인 도 12에 도시된 바와 같이, 소스 영역(215) 및 드레인 영역(240)은 기판(235)에 이온(310)을 주입함으로써 형성된다. 소스 주입층(215)은 대략 350㎚ 정도로 깊게 주입됨에 주지해야 한다. 필요하다면, 이 단계 동안 플래이너 지지 소자가 제조될 수 있는 엣지 영역을 보호하도록 포토레지스트 마스크가 사용된다. 대안적으로, 소스 영역(215) 및 드레인 영역(240)을 형성하도록 에피택셜 성장이 사용될 수 있다.
Ⅱ. 도 13에 도시된 바와 같이, 니트라이드 마스크와 같은 마스크(290)는 주입된 웨이퍼 또는 기판(235)에 증착되어, 비트라인 방향(314)에 대해 평행한 방향의 어레이 영역상의 평행 라인들로 패턴화된다. 이러한 니트라이드 라인들(290)은 폭 F를 가지며, 간격 F만큼 서로로부터 분리된다. 니트라이드 라인들(290)은 비트라인 방향의 버티컬 MOS 소자에 대한 필러들을 정의한다.
Ⅲ. 대략 300㎚ 내지 500㎚의 깊이를 갖는 얕은 트렌치(210)는 에칭, 가령 반응성 이온 에칭(RIE)에 의해 형성되며, 기판(235)은 니트라이드 라인들(290) 사이에 위치한다. 에칭 깊이(315)는 소스 주입층(215)의 전체 확산 깊이 보다 약간 더 크지만, 이러한 지형은 후속하는 에칭 단계로 전사되어 인접한 비트라인들 간의 소스들(215)을 분리시킨다.
Ⅳ. 도 14에 도시된 바와 같이, 니트라이드 라인 또는 스트립(290)은 비트라인 방향의 니트라이드 영역(245)을 형성하도록 패턴화된다. 각각의 니트라이드 영역(245)은 F×F의 디멘젼을 갖는 정방형이며, 비트라인 방향(314)의 인접한 니트라이드 영역(245)으로부터 길이 F+Δ 만큼 분리된다. 간략화하기 위해, 도 14에는 하나의 니트라이드 영역(245) 만이 도시된다. 비트라인 방향(314)의 니트라이드 영역들(245) 간의 간격 F+Δ는 워드라인들 사이에서 게이트들이 단락하는 것을 방지하도록 워드라인 방향의 간격 F보다 더 크다. 이러한 것은 또한 도 8에 도시되고 있다.
Ⅴ. 도 8을 참조하면, 다른 에칭 단계, 가령 RIE가 수행되어 최종의 필러 형상이 형성된다. 대략 350㎚ 내지 500㎚ 정도의 에칭 깊이(320)는 각 비트라인(220) 방향의 필러들 사이의 플래토(plateaus) 상의 깊게 주입된 소스 영역(215)에 정확히 도달하도록 설정된다. 이러한 제 2 에칭은 비트라인들(220) 사이에 위치한 트렌치들(210)을 전체 대략 700 ㎚ 내지 1 ㎛ 정도의 깊이의 하부로 전사한다. 이러한 깊은 비트라인 트렌치들(210)은 워드라인 방향(312)의 소스들을 분리시킨다.
단계 Ⅲ과 단계 Ⅴ의 2 단계 에칭 프로세스는 정방형 필러들을 형성하는데, 이러한 필러들은 단일 에칭 단계에 의해 형성될 수 있는 원형 필러들과 비교할 때 보다 더 이점이 있다. 게다가, 두 에칭 프로세스는 비트라인(220) 사이에 위치한 칼럼 또는 비트라인 트렌치(210), 및 워드라인(225) 사이에 위치한 로우 또는 워드라인 트렌치(430)의 상이한 깊이들에 기인하여 필러들의 높이를 상이한 측면상에서 변화시킬 수 있다.
이러한 두 에칭 프로세스는 매립된 소스 영역(215)의 어레이 칼럼 방향(또는 비트라인 방향)의 연속성 뿐만 아니라 도 16과 관련하여 기술될 임의의 부가적인 스트랩핑 물질(460)의 연속성을 유지한다. 이러한 것은 소스 영역들(215)을 셀 액세스를 위한 매립된 비트라인들로서 사용할 수 있게 한다.
소스 영역들이 필러를 형성하기 전에 주입되기 때문에, 소스 영역들은 필러들의 전체 흔적을 점유한다. 이러한 것은 하부의 기판(235)으로부터 필러 보디를 분리시켜, 플로팅 보디 트랜지스터를 생성한다. 도 20에 도시된 바와 같이 필러 보디가 하부 기판(235)과 접촉하여 유지되는 후술될 다른 실시예에서, 소스 영역(405)은 칼럼 트렌치(210)의 측벽 부분과 정렬되어 있는 물질(460)로부터 도펀트의 외부확산에 의해 형성된다. 대안적으로, 소스 영역들(405)은 필러를 형성한 후에 형성된다.
Ⅵ. 도 9를 참조하면, 모든 트렌치들에는 가령, 옥사이드와 같은 절연 또는 유전체 물질(250)이 채워진다. 다음, 웨이퍼는 가령, 화학적 연마를 이용하여 평탄화됨으로써 플래이너 표면이 된다. 이러한 점에 있어서 웨이퍼의 표면은 옥사이드(250)로 둘러싸여 있는 각각의 필러(230)의 상부면의 니트라이드(245) 아일랜드들을 포함하고 있다.
Ⅶ. 최종의 에칭 단계, 가령 RIE는 게이트 스택을 형성하기 전에 필러들의 벽들(walls)을 노출하도록 수행된다. 이러한 단계는 옥사이드를 에칭하지만 실리콘은 에칭하지 않는다. 이 에칭은 비트라인(220) 방향의 필러들(230) 사이의 Si 플래토(325) 상부 30-40㎚ 정도에서 중단되도록 조정된다. 도 9 내지 도 11에 도시된 바와 같이, 옥사이드 층(250)은 대략 30-40㎚ 정도의 두께를 갖는 스페이서(280)로서 기능한다.
스페이서(280)는 소스 주입층(215)으로부터 게이트들(도 10 내지 도 11에 도시된 모든 플로팅 게이트(265) 및 제어 게이트(275))을 분리한다. 이러한 것은 게이트(265, 275)가 소스(215)에 단락되는 것을 방지한다. 이러한 스페이서(280)의 두께(330)는, 게이트/소스 오버랩(overlap) 캐패시턴스를 최소화하지만 어떠한 언더랩(underlap)도 발생되지 않도록 선택된다.
Ⅷ. 필러 측벽들상에 잔존하는 임의의 옥사이드가 제거되어, 도 9에 도시된 어레이(200)를 발생시킨다. 이러한 점에 있어서, 필러들(230) 및 소스/드레인 영역(215, 240)은 어닐링될 수 있고 종래의 플로팅 게이트 프로세스가 수행되어 소자를 완성한다. 후술하는 바와 같이, 최종의 소자 단면도들은 도 10 및 도 11에 도시된다.
다음, 게이트 구조는 필러들(230) 주위에 형성된다. 게이트 구조를 형성하는 단계는 소스 영역(215)과 드레인 영역(240) 사이의 필러 중앙 영역상에서 필러의 한 측벽, 필러의 적어도 두 측벽, 또는 필러의 모든 측벽상에 게이트 영역을 형성하는 단계를 포함한다.
도 10 내지 도 11에 도시된 바와 같이, 게이트 영역을 형성하는 단계는 필러의 중앙 영역의 측벽(들)상에 터널 옥사이드(260)를 형성하는 단계와, 절연될 수 있는 제 1 게이트(265)를 터널 옥사이드상에 형성하여 플로팅 게이트를 형성하는 단계와, 플로팅 게이트(265)상에 게이트 옥사이드(270)를 형성하는 단계와, 게이트 옥사이드(270)상에 제어 게이트(275)를 형성하는 단계를 포함한다. 예시적으로, 터널 옥사이드(260)와 게이트 옥사이드(270)는 열적으로 성장될 수 있는 실리콘 디옥사이드이며, 플로팅 게이트(265) 및 제어 게이트(275)는 실리사이드화되거나 또는 실리사이드화되지 않은, 강하게 인시츄 도핑된 폴리실리콘과 같은 전도성 물질이다.
도 25 및 도 26은 본 발명의 다른 실시예에 따라, EEPROM으로서 사용되는 플로팅 게이트 버티컬 MOSFET와 같은 메모리 셀(400)을 워드라인 방향 및 비트라인 방향에서 각각 절단한 단면도를 도시하고 있다. EEPROM(400)은, 소스(405)가 필러(230)의 보디와 하부의 기판(235)을 분리시키지 않는다는 것을 제외하고는, 도 10 및 도 11에 도시된 EPROM(205)과 유사하다. 필러(230)의 보디는 소스 영역(405)과 드레인 영역(240) 사이의 필러(230)의 중앙부분이다. 필러 보디와 하부 기판 사이의 연속성은 필러 보디내에 전하가 축적되는 것을 방지한다. 물론, 소스 외부확산은 필러 보디와 하부 기판(235)을 분리시켜 플로팅 필러 보디를 형성하는 소스가 필러(230) 하부에서 완전히 형성될 때까지 지속될 수 있다.
소스(405)는 소스 물질(460)로부터 외부확산에 의해 형성된다. 소스 물질(460)은 폴리실리콘 또는 다른 고전도성 물질일 수 있으며, 확산된 소스 영역(405)의 저항값을 줄이는 매립된 스트랩(buried strap)으로서 기능한다. 대안적으로, 소스 물질(460)은 강하게 도핑된 옥사이드, 비소 유리(arsenic glass:ASG), 또는 다른 적합한 물질일 수 있으며, 소스 영역(405)이 형성된 후 제거될 수 있다.
도 15 및 도 16은 가령, 플로팅 게이트 MOSFET와 같이 자체 정렬된 소스 확산 및 분리 처리에 의해 형성되는 버티컬 메모리 소자(400)의 어레이(420)를 도시하고 있다. 도 9 및 도 23에 도시된 분리 옥사이드(250)는 간략화를 위해 도 15 및 도 16에서 생략될 수 있지만 통상적으로 모든 필러들 및 트렌치들 사이의 개방된 영역을 채운다.
도 15는 어레이(420)를 도시하는 것으로, 각 어레이 칼럼 또는 비트라인(220)은 공통의 자체 정렬된 확산 소스 영역(405)을 갖는다. 매립된 비트라인(220)은 소스 물질(460)(도 16)로부터 외부확산에 의해 단독으로 형성되며, 소스 물질은 소스(405)가 형성된 후 제거될 수 있다. 도 16은 가령 강하게 도핑된 폴리실리콘과 같은 소스 물질의 매립된 "스트랩"(460)을 도시하는 것으로, 이러한 매립된 스트랩은 매립된 비트라인(220)(또는 소스(405))의 저항값을 줄이기 위해 소스의 외부확산이 수행된 후에도 그대로 유지된다.
도 15 및 도 16에서, 정방형의 필러(230)는 전술한 2단계의 에칭 처리에 의해 형성된다. 트랜지스터 필러의 보디는 여전히 기판(235)과 접촉하고 있는데, 그 이유는 외부확산된 소스(405)가 각 필러(230)의 대향부로부터 결합되는 것을 차단하도록 제한되기 때문이다. 필러의 보디가 하부 기판(235)으로부터 분리되는 플로팅 보디 트랜지스터가 요망되는 경우, 소스 물질(460)(도 16)로부터의 더욱 더 깊은 외부확산을 위해 더욱 장시간 동안 어닐링이 수행되어, 필러의 대향부에서 소스 영역(405)이 만나게 된다. 대안적으로, 도 12와 관련하여 설명되는 바와 같이, 소스 주입은 필러를 형성하는 어레이를 제조하기에 앞서 수행될 수 있다.
플로팅 필러 보디는 트랜지스터에서의 전하 축적에 의해 여러 응용예에서 만족스럽지는 못하지만, 감소된 드레인 유도 장벽(decreased drain-induced barrier)이 낮아짐으로써 몇몇 응용예에서 단(offset)이 제거될 수 있다고 하는 이점이 있음에 유의해야 한다.
도 15 및 도 16에서, 인접하는 비트라인(220)들 간의 소스 확산 영역(405)은 또다른 에칭에 의해 서로 분리되어, 비트라인들(220) 사이에 위치하며 비트라인 또는 칼럼 트렌치로 지칭되는 깊은 트렌치(210)를 형성한다. 칼럼 트렌치들(210)은 워드라인들(225) 사이에 위치한 트렌치들(430)보다 더 깊게 에칭되며 이러한 트렌치들은 워드라인 또는 로우 트렌치(430)로 지칭된다. 원한다면, 소스를 형성하기 전에 동일한 깊이로 모든 트렌치들(210, 430)을 에칭함으로써 공통 소스(common source)(가령, 모든 워드라인 및 비트라인에 공통인 소스)를 형성할 수 있다.
도 9 내지 도 11과 마찬가지로, 유전체(250)가 증착 및 에칭되어, 매립된 비트라인(220)과 워드라인(225)을 분리시키는 스페이서(280)를 형성한다. 스페이서(280)는 도 23에 도시된다. 전술한 바와 같이, 드레인(240)은 각각의 필러(230)의 상부에 형성된다. 또한, 도 10 및 도 11과 관련하여 기술된 바와 같이, 게이트 구조체가 각각의 필러(230) 주위에 형성되는데, 여기서 제어 게이트는 워드라인(225)으로서 기능한다. 게이트 구조체는 터널 옥사이드(260), 플로팅 게이트(265), 및 제어 게이트(275)를 포함할 수 있다.
도 8과 관련하여 기술한 바와 같이, 인접한 어레이 로우 또는 워드라인들(225)을 분리시키는데 리소그래피 처리를 사용할 필요는 없다. 이러한 것은 워드라인들(225)간의 간격 F+Δ이 어레이 칼럼 또는 비트라인들(220)사이의 간격보다 더 크기 때문이다.
도 15 내지 도 16의 어레이(420)를 형성하는 처리 단계들은 도 8 내지 도 9의 어레이(200)와 관련하여 기술한 단계들과 유사하다. 이러한 단계들은 다음의 단계들을 포함한다.
(a) 도 13에 도시되고 이전의 처리 단계 Ⅱ에서 기술된 바와 같이, 니트라이드(290)는 기판(235)상에 증착되고 패턴화되어, 비트라인 방향의 평행한 라인들을 형성한다. 니트라이드 스트립들(nitride strips)(290)은 각각 폭 F를 가지며, 거리 F만큼 서로로부터 분리된다. 도 17 내지 도 18에 도시된 바와 같이, 박막 패드 옥사이드층(450)은 니트라이드층(290)을 형성하기 전에 기판(235)상에 형성될 수 있다. 예시적으로, 니트라이드층은 대략 500㎚ 정도의 두께를 가지며, 패드 옥사이드층(450)은 대략 25㎚ 정도의 두께를 갖는다.
(b) 이전의 처리 단계 Ⅲ과 마찬가지로, 니트라이드 스트립들(290) 사이에 위치한 노출된 기판(235)은 가령 RIE를 사용하여 에칭되어, 니트라이드 라인들(290)사이의 얕은 비트라인 트렌치들(210)을 형성한다. 이러한 것은 도 13 및 도 17에 도시된다. 에칭 깊이(455)는 예상된 드레인 주입 깊이, 원하는 게이트 길이, 및 매립된 비트라인 확산 깊이를 포함할 정도로 깊다. 예시적으로, 트렌치(210)의 깊이(455)는 대략 700㎚ 정도이다.
(c) 도 17에 도시된 바와 같이, 소스 외부확산 물질(460)은 트렌치들(210)의 측벽들과 정렬되게 웨이퍼상에 증착된다. 도 17 내지 도 18은 도 13에 도시된 구조체와 유사한 구조체를, 구조체의 얕은 비트라인 트렌치들(210)내에 소스 외부확산 물질(460)을 형성하여 리세스한 후, 각각의 워드라인 방향(312) 및 비트라인 방향(314)을 따라 절단한 단면도이다. 도 17 내지 도 18은 또한 기판(235)상에 형성된 패드 옥사이드층(450) 및 니트라이드층(290)을 도시하고 있다.
기판이 P타입인 실시예에 대해, 소스 및 드레인은 N 타입으로 도핑된다. 예시적으로, 소스 외부확산 물질(460)이 소스를 형성하는 외부확산 후에 제거되는 경우에 소스 외부확산 물질(460)은 비소 유리(ASG)이다.
소스 외부확산 물질(460)이 제거되지 않고 남아, 매립된 스트랩 라인 기능을 하는 경우에, 소스 외부확산 물질(460)은 가령 N 타입의 폴리실리콘으로 강하게 도핑된다. 이러한 폴리층(460)은 다음에 트렌치들의 측벽들 상방으로 대략 250㎚ 정도로 연장된 높이(462)를 갖는 측벽 구조를 남기고 트렌치들(210)내로 리세스하도록 에치백(etched back)된다. 포토레지스트를 사용하여 에치 손상으로부터 잔존하는 폴리실리콘을 보호하도록 전술한 에치백이 행해지면, 각각의 트렌치(210)의 기저부에 약간의 폴리(poly)가 남게 된다.
(d) 폴리실리콘(460)의 에치백이 행해진 후, 웨이퍼는 어닐링되어 소스 영역의 외부확산을 개시한다. 이러한 것은 폴리실리콘(460) 또는 다른 소스 물질이 소스 분리 이전에 제거되는 경우에 필요하다는 것에 유의해야 한다. 그러나, 폴리실리콘(460)이 잔존하는 경우에는 어닐링이 불필요한데, 그 이유는 후속하는 열처리(hot process)가 외부확산을 일으키기 때문이다. 외부확산된 소스 영역(405)은 도 19의 어레이의 평면도와, 도 20의 워드라인 방향(312)으로 절단된 단면도로 도시된다.
(e) 도 19에 도시된 바와 같이, 필러가 정의되며, 니트라이드 라인(290)을 패터닝하여 워드라인을 형성함으로써 니트라이드 아일랜드(245)를 형성하는데, 니트라이드 아일랜드(245)는 트렌치들(210)에 대해 수직하며 폭 F를 갖는 마스크 라인들을 사용하여 형성된다. 이러한 것은 F×F의 디멘젼을 갖는 정방형의 니트라이드 아일랜드(245)를 발생시킨다. 워드라인간의 간격이 F+Δ인데, Δ은 대략 0.2F 정도라는 것에 유의해야 한다. 부가적인 간격 Δ은 다른 부가적인 리소그래피 처리없이도 워드라인 사이에서 게이트들이 단락하는 것을 방지한다.
(f) 도 19 내지 도 22에 도시된 바와 같이, 최종의 필러 형상을 에칭하기 위해 정방형 니트라이드 아일랜드(245)를 마스크로서 사용한 제 2 RIE 단계가 수행된다. 도 20 내지 도 21에 도시된 에칭 깊이(470)는 각각의 비트라인 방향의 필러들(230) 사이의 플래토(475)(도 21)상에 확산된 소스 영역에 정확히 도달되도록 설정된다. 예시적으로, 에칭 깊이(470)는 대략 600㎚ 이다.
도 20에 도시된 바와 같이, 이러한 에칭은 패드 옥사이드 및 니트라이드 스트립(450, 290)(도 17 내지 도 18)로부터 패드 옥사이드 및 니트라이드 아일랜드(472, 245)를 형성한다. 또한, 에칭은 폴리실리콘(460)을 더욱 리세스하여 비트라인 트렌치들(210)의 기저부로부터 폴리실리콘(460)을 제거한다. 비트라인 트렌치들(210)의 깊이는 제 2 에칭 단계로부터 발생하는 부가적인 깊이(470) 만큼 증가한다. 이러한 것은 (워드라인 방향의)비트라인들 사이의 소스들을 분리시킨다.
두 개의 에칭 단계 (b) 및 (c)는 단일 에칭 필러 형성 단계에 의해 형성된 모서리가 더욱 둥글게 된 엣지와는 대조적으로 정방형의 엣지를 갖는 필러를 형성한다. 또한, 두 개의 에칭 필러 형성 단계는 직교 트렌치들(210, 430)(도 15)의 상이한 깊이들에 기인하여 인접하는 필러 측벽들이 상이한 높이를 가질 수 있게 한다.
도 22는 도 20 및 도 21과 관련한 처리 단계에서 어레이(420)의 3차원 도면을 도시한 것이다.
(g) 도 23을 참조하면, 모든 트렌치는 옥사이드(250) 또는 다른 적절한 절연 물질로 채워지고, 웨이퍼는 다시 화학적으로 연마되어 평탄한 표면을 이루게 된다. 이 이점에서 웨이퍼의 표면은 옥사이드(250)로 둘러싸인 각각의 필러의 상부면상에 니트라이드(245)의 아일랜드를 포함한다.
(h) 도 23에 도시된 바와 같이, 또다른 RIE는 게이트 스택을 형성하기 전에 필러의 벽을 노출시키도록 실행된다. 이 단계는 옥사이드만을 에칭하며, 실리콘을 에칭하지는 않는다. 에칭은 비트라인(220)방향의 필러 사이에 위치한 Si 플래토 상부의 원하는 길이(330)에서 정지하도록 정해진다. 옥사이드층(250)은 스페이서(280)로서 동작하여, 후속적으로 형성되는 폴리 게이트 또는 워드라인을 소스 영역(405)으로부터 분리시킨다. 이는 게이트가 소스(405)에 단락하는 것을 방지한다.
이 층의 두께(330)는 어떠한 언더랩(underlap)도 발생되지 않으면서 게이트/소스 중첩 캐패시턴스를 최소화하도록 선택되며, 주어진 소자 설계에서 소스 외부확산의 양에 의해 결정된다. 실례로서, 두께(330)는 약 30 내지 40nm이다. 단계(e)-(h)는 도 8, 9, 14와 관련하여 설명된 처리의 단계 Ⅳ-Ⅶ과 유사하다.
단계 Ⅷ에서 시작하여 앞서 설명된 바와 같이, 게이트 스택은 필러 측벽 상의 모든 잔존 옥사이드를 제거한 후 형성된다. 특히, 다음의 단계는 게이트 스택을 형성하고 도 15-16에 도시된 어레이(420)의 형성을 완료한다.
(i) 도 24-26에 도시된 바와 같이, 게이트 스택은 분리 옥사이드(250) 위의 노출된 필러 상에 형성된다. 터널 옥사이드로 지칭되는, 예를 들면 열적으로 성장된 실리콘 디옥사이드와 같은 초기의 유전체층(260)이 성장되고, 그 다음에 전하를 축적할 수 있는 플로팅 게이트 물질(265)이 형성된다. 실례로서, 플로팅 게이트 물질(265)은 아몰퍼스 실리콘과, 실리콘 함유량이 많은 옥사이드와, 나노 크리스탈(nano crystals)의 실리콘, 게르마늄, 니트라이드, 금속, 또는 다른 적합한 물질이다. 분리를 위하여, 플로팅 게이트(265)는 제 2 디옥사이드층의 증착 전에 각각의 필러의 주변의 측벽 형성부내로 RIE로 에칭될 수 있다. 실례로서, 제 2 디옥사이드층은 제어 또는 게이트 옥사이드(270)로 지칭되는 증착된 실리콘 디옥사이드이다.
(j) 그 다음, 제어 게이트(275)는 전도성 게이트 물질, 가령 실리사이드화되거나 실리사이드화되지 않은, 강하게 인시츄 도핑된 N 타입 폴리실리콘을 이용하여 형성된다. 전도성 게이트 물질은 정확히 0.5F의 두께 이상이지만 사전에 증착된 플로팅 게이트 스택층(260, 265, 270)의 두께 이하의 두께로 증착된다. 이러한 것은 폴리실리콘 제어 게이트(275)가 워드라인 방향의 소자들간에서는 단락되지만(연속적으로 전기 접속하도록), 비트라인 방향에서는 분리되게 한다.
비트라인 방향의 필러들간의 폭이 F+Δ인 워드라인 트렌치의 추가의 폭 Δ로 인하여, 워드라인 트렌치의 기저부에 형성된 폴리실리콘(폴리)(275)의 폭 Δ은 노출된 상태로 유지된다. 이것은 워드라인 트렌치 측벽에 형성된 약 0.5F 두께의 폴리(275)가 거리 Δ 만큼 분리된 상태로 유지되기 때문이다.
0.5F 두께의 폴리(275)를 에칭함으로써 필러의 상부면으로부터 0.5F 두께의 폴리(275)를 제거하게 된다. 또한, 이러한 에칭으로 워드라인 트렌치의 기저부에서 폭 Δ로 노출된 폴리를 제거한다. 워드라인 트렌치의 기저부에서 제거된 폴리는 도 26에서 점선이 있는 영역(277)으로 도시된다. 따라서 인접 워드라인의 기저 접속부는 제거되어, 분리된 인접 워드라인을 형성하게 된다.
추가의 간격 Δ로 인하여, 인접 워드라인(275)은 리소그래피를 필요로 하지 않고서도 RIE 단계를 통해 서로로부터 분리되거나 또는 절연된다.
도 24는 어레이(420)에 대한 평면도를 도시한 것이다. 길이 Δ 만큼 분리된 워드라인을 형성하는 폴리실리콘 제어 게이트들(275) 사이에는 스트랩 영역(460)과 기판 영역(235)이 교번적으로 도시된다. 도 24에서, 옥사이드층(250) 또는 스페이서(280)(도 23에 도시됨)는 간략화하기 위하여 생략되며, 상기 층/스페이서는 통상적으로 워드라인 또는 제어 게이트(275) 사이에 배치된 교대의 스트랩 영역(460)과 기판 영역(235)을 피복한다.
(k) 도 25 및 도 26에 도시된 바와 같이, 게이트 스택의 모든 층은 다음에 RIE로 에칭된다. 이것은 인접 워드라인을 길이 Δ(도 26) 만큼 분리시키거나 절연시킨다. 필러가 모든 방향으로 등간격인 경우, 원하는 방향의 제어 게이트 물질(275)을 분리시키는데 추가의 마스크가 이용된다.
(l) 도 24-26에 도시된 바와 같이, 소자 제조를 완료하기 위하여 필러(230)의 상부면에 배치된 니트라이드 아일랜드(245)(도 23)가 제거되고 드레인 주입(240)이 실행된다. 도 24에서, 소스 또는 확산된 매립 비트라인(405)에 대해 평행한 점선(490)은 필러(230)의 상부면들을 접속하기 위한 백 엔드 오브 라인(back-end-of-line) 처리 동안 형성된 금속 비트라인을 나타낸다. 금속 비트라인(490)은 또한 도 15와 16에도 도시된다.
위에서 논의된 소스 분리와 일반적인 메모리 셀 구조체는 휘발성 메모리 소자와 비휘발성 메모리 소자 모두에 적용될 수 있다. 플로팅 게이트 스택의 구조체는 메모리 소자 기능을 거의 결정한다. 또한, 다수의 상이한 게이트 구조체가 많은 상이한 용도의 기본 버티컬 셀과 함께 쉽게 집적될 수 있다. 얇은 터널 옥사이드(260)와 함께 아몰퍼스 Si와 같은 연속 플로팅 게이트막(265)을 구비하는 전술의 메모리 셀은 기록/소거를 보다 고속으로 할 수 있지만 유지 시간이 짧아진다. 이러한 메모리 셀은 휘발성 메모리 응용에 유용하다. 얇은 터널 옥사이드(260)는 이를 통하여 전자를 직접 터널링시킬 수 있다.
터널 옥사이드(260)의 두께를 증가시면 유지 시간은 증가되지만, 전력 소모는 보다 더 많아지며, 기록/소거 시간은 보다 더 느려지고, 반복성(cyclability)은 감소된다. 이러한 메모리 셀은 비휘발성의 판독 전용 메모리용으로 유용하다. 유지 시간은 얇은 터널 옥사이드(260)의 경우에도, 예를 들면 게이트 옥사이드(270)에 매립된 나노 크리스탈의 실리콘과 같은 불연속의 플로팅 게이트막을 형성함으로써 증가될 수 있다. 이 경우, 소거 시간은 길어지며, 전력 소모는 적어지며 반복성은 높아진다. 이러한 셀은 재기록을 자주 필요로 하는 비휘발성 메모리용으로 유용하게 사용된다.
터널 옥사이드(160)와 게이트 옥사이드(270)의 상대적 두께는 변경될 수 있다. 예를 들면, 터널 옥사이드(260)는 게이트 옥사이드(270) 보다 두껍게 만들어질 수 있다. 이것은 기록/소거 동작을 위한 터널링이 플로팅 게이트와 반도체 필러 사이 보다는 오히려 플로팅 게이트와 제어 게이트 사이에서 발생되게 한다. 대안으로서, 옥사이드(260, 270)는 모두 유사한 두께를 가질 수 있다.
전술의 소스 확산과 자체 정렬된 절연 기술을 이용하여 형성된 셀과 같이 위에서 설명된 메모리 소자는 기가비트 메모리 응용에 적합한 정방형 어레이에 버티컬 플로팅 게이트 MOS 소자를 매우 고밀도로 집적할 수 있다. 인접 비트라인 사이의 셀(또는 소스) 분리는 전술한 2단계의 자체 정렬 분리 처리를 통해 달성된다.
종래의 버티컬 메모리 및 그 형성 방법과는 대조적으로, 본 발명의 방법은 셀 사이즈를 증가시키지 않고서 비트라인 사이의 소스 영역들을 분리시킨다. 그 결과, 분리된 4F2셀을 구비하는 어레이가 형성된다. 소스 영역을 분리시키면 개별 셀은 직접 터널링을 통하여 어드레싱되어 기록될 수 있다.
소스 영역을 분리시킴으로써 허용되는 추가의 융통성에 따라, 셀은 전형적인 비휘발성 메모리 소자(EPROM, EEPROM 또는 플래시 EEPROM)로서 뿐만 아니라, 휘발성 (DRAM) 응용에도 이용될 수 있다. 또한, 소스 확산 깊이를 제어함으로써 각각의 필러 상의 플로팅 보디 버티컬 트랜지스터를 제조하거나 또는 트랜지스터 보디와 기판 사이의 접촉을 유지할 수 있다. 더 나아가, 본 발명의 방법의 자체 정렬된 특성은, 랩 어라운드(wrap-around) 게이트 버티컬 MOSFET에 대한 처리 순서를 단순화하여 고정시키며, 플레이너 지지 소자와 더불어 집적을 비교적 용이하게 한다. 본 발명의 메모리 소자는 30nm의 게이트 길이 미만의 짧은 채널 효과에 대해 우수한 저항값을 갖는다.
리소그래피 정렬에 의존하는 종래의 분리 기술로 인하여 메모리 셀 사이즈는 더욱 커진다. 그러나, 본 발명의 메모리 소자와 처리는 4F2의 셀 사이즈를 거의 유지하며, 리소그래피를 이용하여 초고집적 메모리 셀을 달성할 수 있다. 복잡한 부분 리소그래피(sub-lithographic) 단계는 회피된다. 본 발명의 메모리 소자와 자체 정렬된 분리 기술은 특히, 소자의 소스가 각각의 칼럼과 로우를 따라서 공통일 경우 큰 버티컬 소자 어레이를 필요로 하는 어떠한 응용에도 이용된다.
특정의 응용을 위해 소자의 게이트, 드레인 또는 소스 조차도 개별적으로 접촉하기 위하여 한 방향 또는 다른 방향으로 소자내부의 간격을 증가시킬 필요가 있을 수도 있다. 그러나, 콘택트 형성으로 기인한 종래의 셀의 경우 사이즈는 적어도 같은 정도로 증가한다. 본 발명의 셀과 그 제조 방법은 개별 콘택트를 위한 추가의 공간 또는 얼라인먼트(alignment)를 필요하지 않으며 최종의 셀이 항상 최소 가능 면적을 소모하므로, 최대의 집적도를 얻을 수 있다.
집적도의 장점 외에도, 본 발명의 처리는 또한 플로팅 보디 및 랩 어라운드 게이트를 구비하는 버티컬 MOSFET를 제조하는 간단한 방법을 제공한다. 이들 소자는 매우 짧은 채널 길이로 축소하는데 적합하기 때문에 본 발명의 메모리 셀 설계와 처리는 고성능 MOS 응용을 위해 유용하다.
스택 캐패시터를 갖춘 메모리 소자
도 27은 본 발명의 또다른 실시예에 따른 어레이(500)를 도시한 것이다. 도 5에 도시된 하나의 캐패시터 DRAM 셀(100)을 하나의 트랜지스터로서 사용하기 위해 스택 캐패시터는 도 27의 어레이(500)에 도시된 각각의 필러(230)의 상단면상에 부가된다. 어레이(500)는 도 15-23과 관련하여 전술한 동일 단계를 이용하여 형성된다. 대안으로서, 어레이(500)는 도 8-14와 관련하여 기술된 단계를 이용하여 형성될 수 있다. 어레이(500)는 터널 옥사이드(260)와 플로팅 게이트(265)(도 25-26)가 필요없으므로 이전 실시예와는 다르다. 따라서, 필러의 주변에 게이트 옥사이드(270)만이 형성되고, 뒤이어 게이트(275)가 형성된다.
앞서 설명된 바와 같이, 폴리실리콘 스트랩(460)은 유지될 수도 있거나 또는 워드라인(225)들 사이에서 워드라인 트렌치(430)를 형성하는 제 2 에칭 단계 이전이나 이후에 제거될 수도 있고, 비트라인(220)들 사이에 배치된, 제 1 에칭을 통해 형성된 비트라인 트렌치(210)를 깊게 한다.
도 28은 스트랩(460)이 제 2 에칭 이전에 제거되는 어레이(510)를 도시한 것이다. 어레이(510)는 도 8과 관련하여 설명된 바와 같이 컬럼 또는 비트 트렌치(210)를 에칭함으로써 형성된다. 드레인(240)은 SiN 아일랜드(245)를 패턴화하기 전에 주입되어, 필러(230)를 형성한다. 대안으로서 드레인(240)은 도 25-26과 관련하여 설명된 바와 같은 차후 단계에서 형성될 수 있다.
DRAM 응용을 위하여, 도 5에 도시된 FET(105)의 소스와 드레인은 예를 들면, 판독 또는 기록 동작과 같이, 용도에 따라 서로 바뀔 수 있다. 단순화를 위하여, 집적된 캐패시터를 구비하는 버티컬 트랜지스터에 대한 다음의 논의에서, 필러의 상부 도핑 영역은 드레인으로 지칭되고 하부 도핑 영역은 소스로 지칭된다. 그러나, 본 기술 분야의 기술자들은 각각의 필러의 소스와 드레인이 서로 바뀔 수도 있음을 이해할 수 있어야 한다.
도 29에 도시된 바와 같이, 소스 외부 확산 물질(460)은 비트라인 트렌치(210)에 형성된다. 실례로서, 소스 외부 확산 물질(460)은 비소 유리(ASG), 강하게 도핑된 옥사이드, 폴리실리콘 또는 다른 적합한 물질이다. 그 다음, ASG는 에치 백되어, 비트라인 트렌치(210)의 하부 측벽과 기저부에 ASG를 남긴다. 소스(405)는 ASG(460)로부터 예를 들면, 비소와 같은 물질을 외부확산시킴으로써 형성된다. 외부확산은 어닐링에 의해 실행된다. 소스 외부확산은 각각의 필러 아래에 배치된 소스(405)가 하부의 기판(235)으로부터 필러(230)를 분리시키기 전에 중단된다.
도 30에 도시된 바와 같이, ASG(460)를 제거한 후, 제 2 에칭이 실행된다. 제 2 에칭은 워드라인 또는 로우 트렌치(430)(도 32)를 형성하여 비트라인 또는 칼럼 트렌치(210)를 깊게 한다. 도 31-32에서 도시된 바와 같이, 옥사이드층(250)과 같은 유전체층이 형성되어 트렌치(210, 430)를 채운다. 앞서 설명된 바와 같이, 옥사이드 충전층(fill)(250)은 평면화되고 에칭되어, 트렌치(210, 430)에 리세스를 형성한다. 옥사이드층(250)의 상측 부분은 옥사이드 스페이서(280)를 형성한다. 게이트 옥사이드(270)는 각각의 필러 주변에 형성되고, 이어서 예를 들면 대량으로 도핑된 n+폴리실리콘일 수도 있는 게이트(275)가 형성된다.
원한다면, 플로팅 게이트와 터널 옥사이드는 게이트 옥사이드(270)와 게이트(275)의 형성 전에 필러 주변에 형성될 수도 있다. 니트라이드 아일랜드(245)를 형성하기 전에 최초에 드레인(240)이 형성되지 않으면, 필러 위에 배치된 니트라이드 아일랜드(245)를 제거한 후에, 그곳에 가령 N형 물질을 주입함으로써 형성된다.
도 33에 도시된 바와 같이, 스택 캐패시터(520)는 어레이에서 각각의 필러(230)의 드레인(240) 위에 형성된다. 스택 캐패시터는 드레인(240) 위에 제 1 전극(525)을 형성함으로써 형성된다. 제 1 전극(525)은 도 5에 도시된 축적 전극 또는 노드(110)로서 동작한다. 예를 들면 바륨 스트론튬 플라티늄(barium strontium platinum)(BST)과 같은 유전체(530)는 축적 전극(525) 위에 형성되고 이어서, 그 위에 제 2 전극(535)이 형성된다.
제 2 전극(535)은 도 5에 도시된 공통 전극 또는 플레이트(115)로서 동작한다. 제 1 및 제 2 전극(525, 535)은 예를 들면 금속과 같은 전도성 물질로 형성된다. 스택 캐패시터(520)는 버티컬 트랜지스터의 상부면 또는 FET 그 자체 위에 직접 형성된다. 이것은 메모리 셀 래터럴 면적의 확대를 방지한다.
도 34, 35에 도시된 바와 같이, 축적 전극(525)은 각각의 필러에 대해 배타적이며, DRAM 셀에서 전하를 저장하기 위해 이용된다. 제 2 전극(535)은 캐패시터 플레이트로서 동작하고, 모든 필러에 대해 공통이거나(도 34) 또는 각각의 필러에 대해 배타적으로 접속된다(도 35). 도 35에 도시된 후자의 경우, 배타적 캐패시터 플레이트(535)는 제 1 금속(490)에 의해 예를 들면, 공통의 매립된 비트라인을 따라서 원하는 대로 접속될 수 있다. 제 1 금속(490)은 보충 비트라인으로서 동작하는 반면, 대응하는 매립 비트라인(460)은 순종 비트라인으로서 동작한다.
전술한 바와 같이, DRAM 응용에서 FET의 소스와 드레인은 용도에 따라 바뀔 수 있다. 예를 들면, 필러(230)의 보디가 하부의 기판(235)과 연속하는 도 33에 도시된 구조체에서, 확산된 매립형 라인(405)은 실제로 메모리 셀용 "드레인" 또는 비트라인으로서 동작하는 반면, 필러의 상부면 상의 주입된 콘택트(240)는 축적 캐패시터(520)를 충전하기 위한 "소스"로서 동작한다. 축적 캐패시터(520)를 구비한 이러한 구조체의 경우, 필러의 보디 또는 중간 영역이 하부의 기판(235)으로부터 분리되는 플로팅 보디 설계는 바람직하지 않다. 이것은 필러의 분리된 보디에서 전하 축적으로 인한 보디 충전 효과로 기인한 것이다. 하부의 기판과 연속하는 필러 보디를 구비함으로써 필러 보디에서의 전하 축적을 방지하여, 전하를 축적 캐패시터(520)에만 저장시킬 수 있다.
전하를 적당히 저장하는데 필요한 높은 캐패시턴스를 갖기 위하여, 높은 유전체 물질이 예를 들면, BST와 같은 캐패시터 스택에서 이용된다. 캐패시터의 면적을 더욱 증가시켜 축적 캐패시턴스를 증가시키기 위하여, 캐패시터 구조체는 비아 홀(via hole)(536)(또 35)내로 또는 크라운(crown)(537)(도 34)상에 증착되어, 측벽 캐패시턴스의 장점을 취한다. 이러한 구조체는 어떠한 플로팅 게이트 구조체도 이용하지 않고서 최소 면적으로 도 5의 하나의 트랜지스터/하나의 캐패시터 DRAM 셀(100)을 구현할 것이다.
도 27로 되돌아가면, 버티컬 MOSFET 소자의 기본 어레이(500)는 앞서 설명된 자체 정렬된 소스 확산과 분리 기술에 의해 형성된다. 도 27의 이러한 3차원 표시에서, 절연 옥사이드(250)(도 31)는 명료하게 하기 위하여 생략되었으나, 정상적으로 모든 필러와 트렌치 사이의 개방 영역을 채울 것이다. 어레이(500)는 확산된 하부 비트라인(405) 위에 추가의 폴리실리콘 스트랩(460)을 구비한다. 스트랩(460)은 비트라인(405)의 저항값을 감소시킨다.
트랜지스터 필러의 보디는 여전히 하부의 기판(235)과 접촉한다. 이는 소스 외부확산(405)이 제한되어, 필러(230)의 대향면으로부터의 영역들이 만나지 않게 되기 때문이다. 원할 경우, 플로팅 보디 트랜지스터는 더욱 장시간의 어닐링에 의해 형성되거나 또는 어레이 제조 이전의 주입에 의해 형성된다. 또한, 절연과 소스 형성 단계에서 앞서 설명된 다른 모든 변동은 본 명세서에서도 적용할 수 있다.
각각의 필러(230)와 필러들간의 공간에 의해 차지된 면적은 4F2을 약간 초과한다. 추가의 면적은 (비트라인 방향을 따라서) 서로로부터 어레이 워드라인을 분리시키는데 필요한 델타(Δ)에 기인하고 있다. 델타는 리소그래피 허용오차가 허용되는 한 작게 만들어질 수 있다. 부분 리소그래피 기술이 이용될 경우, 정확히 4F2셀이나 또는 약간 적은 면적의 셀을 얻을 수도 있다. 그러나 부분 리소그래피를 이용하는 것은 복잡하며 비용이 증가한다. 버티컬 설계의 주요 장점은 부분 리소그래피 기술을 이용하지 않고서도 거의 4F2셀 사이즈가 얻어진다는 점이다.
또다른 장점은 게이트 길이가 셀 면적에 대해 완전히 무관하다는 것이다. 따라서, 웨이퍼상에 어떠한 추가의 측면 면적을 차지하지 않고서도 단순히 필러 높이만을 증가시킴으로써 채널의 길이가 긴 트랜지스터가 유지될 수 있다. 이것은 하나의 트랜지스터/하나의 캐패시터 DRAM 셀에 있어서 특히 중요하다. 이러한 디자인은 원하는 셀 특성을 유지하면서 사이즈를 축소할 수 있다.
도 34, 35는 캐패시터(520)에 대한 두가지 상이한 디자인을 도시한 것이다. 주목할 것은, 캐패시터(520)가 각각의 필러와 인접하는 필러간 간격의 면적이 거의 4F2영역내에 완전히 수용되기 때문에 최소 면적 셀 사이즈는 자동으로 유지되고 부분 리소그래피 단계는 필요하지 않다는 것이다. 여러 다른 디자인이 캐패시터 구조체용으로 사용될 수 있다. 도 34, 35의 두 디자인은 두 기능상의 차이를 설명하기 위해 도시된다.
도 34에 도시된 캐패시터 디자인에서, 캐패시터 플레이트(535)는 어레이의 모든 셀에 대해 공통이다. 실례로서, 캐패시터 플레이트(535)는 예를 들면, 접지와 같은 일정한 전압으로 유지된다. 이것은 도 7과 관련하여 설명된 바와 같이, 비트라인으로 동작하는 확산된 매립 소스(405) 및/또는 폴리실리콘 스트랩(460)과 워드라인으로서 동작하는 폴리실리콘 게이트(275)를 갖춘 개방된 비트라인 구조체(150)를 생성한다. 전하는 각각의 필러(230)에 대해 여전히 배타적인 축적 전극 또는 노드(525)에 저장된다. 유추하면, 축적 전극 또는 노드(525)는 도 5에 도시된 축적 노드(110)이다.
도 34의 실시예에서, 유전체층(530)은 예를 들면 실리콘 옥사이드일 수 있는 유전체층(537)에 의해 게이트(275)로부터 분리된다. 유전체층(537)은 필러(230)의 상부 도핑 영역(240)들 사이의 각각의 게이트(275) 위에 형성된다. 유전체층(537)은 축적 노드(525)를 형성하기 이전에 형성될 수 있다.
각각의 메모리 소자 또는 필러에 대한 개별의 축적 노드(525)와 공통 플레이트(535)를 구비하는 대신, 각각의 메모리 소자는 그 자신의 플레이트(535)와 축적 노드(525)를 구비할 수 있다. 도 35는 각각의 필러(230)에 대해 배타적인 개별의 축적 플레이트(525)와 대향되는 공통 플레이트(535)를 모두 구비하는 셀의 어레이를 도시한 것이다. 플레이트(535)는 도 27의 점선(490)과 유사한 제 1 레벨의 금속에 의해 어떠한 원하는 구조에서도 함께 접속될 수 있다.
실례로서, 공통의 확산된 매립 비트라인을 따라 필러 상에 있는 캐패시터(520)에 대한 모든 플레이트(535)는 함께 접속된다. 즉, 금속 라인(490)은 도 27에 도시된 비트라인(220)에 대해 평행하거나 또는, 도 35에 도시된 단면의 페이지(page)내로 들어간다. 매립 소스(405) 또는 매립 스트랩(460)은 매립 비트라인으로서 동작한다.
도 35에 도시된 실시예에서, 축적 노드(525)를 형성하기 이전에 유전체층(538)은 상부 도핑 영역(240)들 사이에 형성된다. 유전체층(538)은 게이트(275) 위로 연장되고, 비아 홀(536)을 형성하기 위한 지지층을 제공하는 모양을 형성하며, 비아 홀내에서 축적 노드(525)가 후속적으로 형성된다.
유전체층(538)은 축적 노드들을 서로로부터 분리시키고, 그리고 게이트(275)로부터 축적 노드(525)를 분리시킨다. 실례로서, 유전체층(538)은 실리콘 옥사이드이다. 그 다음, 유전체층(530)은 축적 노드(525) 위에 형성되고, 이어서 개별의 플레이트(535)가 형성된다. 플레이트(535)들은 서로로부터 분리되고, 그들 각각의 유전체층(530)내로 한정된다.
도 35에 도시된 구조체에서, 매립 비트라인(460)은 "순종 비트라인"이고, 캐패시터(520)의 상부면상에 배치된 금속 비트라인(490)은 "보충 비트라인"이다. 도 35에 도시된 구조체는 개방/겹쳐진 구조체를 생성시키며, 이 구조체에서 두 개의 순종 비트라인과 보충 비트라인상의 전압은 변화된다.
캐패시터 플레이트(535)가 모든 셀에 대해 공통인 도 34의 개방 구조체와는 대조적으로, 각각의 셀은 도 35의 개방/겹쳐진 구조체에서 분리된 캐패시터 플레이트(535)를 구비한다. 개방/겹쳐진 구조체에서, 분리된 캐패시터 플레이트(535)들은 함께 접속된다. 도 35의 개방/겹쳐진 구조체의 상호 접속된 캐패시터 플레이트(535)는 비트라인에 대해 평행하며, 보충 비트라인을 형성한다. 도 51과 관련하여 설명되는 제 3 구조체는 겹쳐진 구조체로 지칭되며, 각각의 필러 주변에서 서로의 상부면에 배치된 각각의 셀을 통과하는 두 워드라인을 구비하며, 여기서 한 워드라인은 동작상태이고 다른 워드라인은 각각의 셀을 통과하는 상태이다.
개방/겹쳐진 구조체는 캐패시터 위에 저장된 동일한 양의 전하에 대한 감지 전압을 2배를 부여한다. 이것은 보다 작은 전압을 감지하는데 장점이 있는데, 특히 사이즈가 증가됨에 따라 캐패시턴스 값이 계속 떨어질 경우에 장점이 있다. 개방/겹쳐진 구조체(120)(도 6)는 또한 잡음에 대해 증가된 허용오차를 부여하며, 증가된 허용오차는 도 7의 완전히 개방된 비트라인 디자인(150)에 대해서는 종종 단점이 된다. 개방/겹쳐진 구조체는 티. 하마모토(T. Hamamoto), 와이. 모루카(Y. Morooka), 엠. 아사쿠라(M. Asakura), 에이취. 아식(H. ASIC)에 의한 "극히 낮은 전력의 비파괴 DRAM용 셀 플레이트 라인 및 비트라인 보상 감지(CBCS) 구조체(Cell-plate-line and bit-line complementarily-sensed (CBCS) architecture for ultra low-power non-destructive DRAMs)" 명칭의 1995년 VLSI 회로 개요에 관한 심포지움(Symposium on VLSI Circuits Digest of Technical Papers)의 기술 논문 79페이지에 기술되고 있다(본 명세서에서 이러한 논문은 하마모토로 지칭됨).
플레이너 기술을 이용한 종래의 겹쳐지거나 개방/겹쳐진 구조체에서, 셀 면적은 추가의 워드라인(겹쳐진 구조체에서 통과 워드라인)으로 인해서 또는 (개방/겹쳐진 구조체에서) 분리된 캐패시터 플레이트들 사이의 접속으로 인하여 증가된다. 본 발명의 버티컬 셀에서 통과 워드라인 또는 분리된 캐패시터 플레이트는 쉽게 액세스될 수 있고 셀 면적을 증가시키지 않는다.
트렌치 캐패시터를 구비한 메모리 소자
본 발명의 또다른 실시예에서, 깊은 트렌치 캐패시터는 도 36에 도시된 어레이(540)의 메모리 셀 필러 아래에 제공된다. 이 어레이(540)는 본 명세서에서 앞서 설명된 어레이와 유사하다. 버티컬 트랜지스터를 전달 소자로서 이용함으로써 셀(545)의 래터럴 면적의 증가를 방지한다.
버티컬 트랜지스터를 이용하면, 각각의 트랜지스터의 게이트 길이는 비트라인 전압을 감소시키거나 또는 메모리 셀 측면 면적을 증가시키지 않고도 누설을 낮추기 위해 적절한 값으로 유지된다. 또한, 깊은 트렌치 캐패시터가 버티컬 트랜지스터의 바로 아래에 배치되기 때문에 추가의 면적이 소모되지는 않는다.
트렌치 캐패시터를 구비하는 각각의 메모리 셀(545)은 도 5의 하나의 트랜지스터/하나의 캐패시터 DRAM 셀(100)로서 이용된다. 메모리 셀 어레이의 필러는 개방 비트라인 구조체에서나 또는 이중 비트 라인을 이용하는 개방/겹쳐진 구조체에서 각각 4F2의 사이즈를 갖는 셀을 형성하는 전술의 단계를 이용하여 형성된다. 워드라인들간의 셀은 가령 약 0.1F 내지 0.2F일 수 있는 길이 Δ만큼 분리된다.
각각의 트렌치 캐패시터는 메모리 셀 어레이의 각각의 필러의 기저부 주변을 둘러싼다. 도 27의 어레이(500)와 유사하게, 어레이(540)의 각각의 셀(545)은 버티컬 트랜지스터의 소스 또는 드레인으로서 동작할 수 있는 도핑된 매립 영역을 구비한다. 편의상, 하부 도핑 영역은 매립 소스 영역(405)으로 지칭된다. 매립 소스 영역(405)은 트렌치 캐패시터용의 전하 축적 노드로서 동작한다. 각각의 트랜지스터의 소스는 다른 트랜지스터의 소스로부터 분리된다.
버티컬 트랜지스터를 형성하는 것에 대한 상세한 설명은 앞서 설명되었다. 또한, 앞서 설명된 변화도 또한 응용할 수 있다. 예를 들면, 필러 보디는 하부의 기판(235)과 전기 접속할 수 있거나 또는 접속하지 않을 수 있다. 플로팅 트랜지스터 보디를 발생시키는 트랜지스터 또는 필러 보디 분리는 소스를 완전히 전체의 필러 흔적 아래에 형성시키도록 확산시키지 않고도 달성될 수 있다.
대안으로서, 플로팅 트랜지스터 보디의 경우, 소스는 이중 트렌치 에칭 깊이가 워드라인(225)들 사이의 각각의 필러(230)의 기저부에서 강하게 도핑된 소스 영역(405)을 분리시키기에 충분한 길이를 갖는한, 에피택셜층을 포함할 수 있는 적절히 도핑된 기판내로의 주입을 통해 모든 에칭 단계 이전에 형성될 수 있다.
트렌치 캐패시터는 예를 들면, 각각의 필러의 기저부 주변에 증착된 옥시니트라이드(oxynitride)막과 같은 유전체 물질로 구성된다. 예를 들면, 강하게 도핑된 폴리실리콘과 같은 플레이트 전극 물질은 필러 사이에서 매트릭스로 증착되고 소스 영역의 상부면 바로 아래에 리세스된다. 이러한 플레이트 전극은 어레이의 모든 필러에 대해 공통일 수 있다(개방 구조체). 대안으로서, 플레이트 전극은 에칭에 의해 분리되어, 공통 비트라인 방향의 필러로서 동작한다(개방/겹쳐진 구조체). 플레이트 전극 물질은 저항값을 감소시키도록 실리사이드화될 수 있다.
전달 소자(또는 버티컬 트랜지스터)가 제조되는 각각의 필러의 중앙부는 예를 들면, 열적으로 성장된 실리콘 디옥사이드와 같은 게이트 유전체(270)에 의해 둘러싸인다. 도 27에서와 같이, 이 게이트 유전체(270)는 각각의 필러의 상부면과 기저부의 강하게 도핑된 두 영역들 사이에서 연장된다. 실리사이드화되거나 실리사이드화되지 않은, 강하게 인시츄 도핑된 폴리실리콘과 같은 전도성 게이트 물질(275)은 어레이상에 증착되어, 어레이의 각각의 로우 또는 워드라인(225) 방향의 필러들을 접속한다. 워드라인(225)은 비트라인(220)에 대해 직교한다.
어레이의 필러들은 비트라인 대 워드라인 방향으로 약간 상이한 양 Δ 만큼 분리될 수 있다. 이에 따라, 리소그래피가 행해지지 않고도, 가령 필러의 에지를 따라 폴리실리콘 스페이서를 형성하고 상기 스페이서를 둘러쌈으로써 RIE 에칭만으로 게이트 물질(275)이 워드라인(225)들 사이에서 분리될 수 있게 한다. 필러가 모든 방향으로 동일한 간격으로 배치될 경우 원하는 방향으로 게이트 물질을 분리시키는데 추가의 마스크가 이용될 수 있다.
기본 셀 디자인을 설명하기 위하여, 개방 비트라인 구조체의 경우에 대해 주석을 단 공정 순서가 아래에서 설명된다. 개방/겹쳐진 구조체 디자인에 필요한 변경은 사용하는 공정 순서에서 언급된다. 이러한 공정 순서에 리스트된 특정 물질은 앞서 지적한 바와 같은 동일의 물질로 대체될 수 있다. 예를 들면, 다른 유전체 및 전도성 물질이 게이트 옥사이드(270) 또는 옥사이드 충전층(250)과, 폴리실리콘 게이트(275) 또는 스트랩(460)을 대신할 수 있다.
1) 도 36-37에 도시된 바와 같이, 도 17-18과 관련하여 앞서 설명된 단계와 유사한 단계가 실행된다. 특히, 박막의 패드 옥사이드와 보다 두꺼운 니트라이드층이 웨이퍼 전체에 증착된다. 포토레지스트는 어레이 영역 전체의 평행한 라인(550)에 패턴화된다. 이들 라인(550)은 폭 F와 상호 간격 F를 가지며, 비트라인 방향(314)에 따라 필러를 규정짓는다.
포토레지스트 라인(550)이 적소에 있는 상황에서, 니트라이드층과 패드 옥사이드층은 관통하여 에칭되어, 니트라이드 스트립(290)과 패드 옥사이드 스트립(450)을 형성한다(도 17-18). 이러한 에칭은 비트라인 방향(314)을 따라서 평행한 니트라이드 라인 또는 스트립(290)을 형성하며 각각의 라인 또는 스트립은 폭이 F이고 서로로부터 길이 F 만큼 분리된다. 니트라이드 스트립(290)은 후속하여 에칭될 깊은 Si 기판(235)을 위한 마스크로서 기능한다.
개방/겹쳐진 설계를 원할 경우, 포토레지스트 라인(550)들 사이의 Si 그 자체도 또한 약 0.5㎛로 에칭된다. 이것은 비트라인 방향(314)의 최종 필러 높이를 워드라인 방향(312)의 깊이 보다 더 깊어지게 바이어스한다.
2) 앞선 포토레지스트 라인(550)에 대해 수직인 포토레지스트 라인(552)을 이용하여 니트라이드 스트립(290)을 에칭하고 패턴화함으로써 필러 한정이 완료된다. 포토레지스트 라인(552)의 폭은 F이고, 라인(555)간 간격은 F+Δ이며, 여기서 Δ은 약 0.2F 정도이다. 이 추가의 길이 Δ은 필러(230) 주변에 형성된 게이트(275)가 리소그래피를 필요로 하지 않으면서도 워드라인(225)들 사이에서 단락되는 것을 방지시킨다. 포토레지스트(552)가 제거된 후 최종의 마스크 패턴은 도 36에 도시된 바와 같이 Si 기판(235)상의 니트라이드(245)로 된 거의 정방형의 아일랜드 어레이이다.
3) 도 37에 도시된 바와 같이, RIE는 마스크 물질로서 니트라이드 정방형 또는 아일랜드(245)를 이용하여 깊은 트렌치(555)를 에칭하는데 이용된다. 이 단계는 니트라이드 스트립(290)이 도 37의 니트라이드 아일랜드 대신 마스크로서 이용된 도 17과 관련하여 설명된 것과 유사하다. 니트라이드 아일랜드(245)가 마스크로서 이용된 이러한 경우, 에칭은 패드 옥사이드 아일랜드(472)와 니트라이드 아일랜드(245)를 형성하며, 기판(235)을 에칭하여 필러(230)를 형성한다. 에칭 깊이(560)는 버티컬 FET와 트렌치 캐패시터가 모두 각각의 필러(230)의 높이를 따라 형성될 수 있도록 하기 위하여 약 9㎛이다. 필요시되는 정확한 깊이는 신뢰할 수 있는 메모리 기능을 위해 필요한 캐패시턴스의 양에 의해 결정된다.
오직 비트라인 방향(314)의 트렌치 라인인 도 17의 비트라인 트렌치(210)와는 대조적으로, 비트라인과 워드라인 사이에 보다 깊은 트렌치(555)가 형성된다. 따라서, 비트라인과 워드라인 모두의 방향의 단면은 도 37에 도시된 것과 일치한다.
비트라인 방향의 Si 기판(235)이 단계 1로 에칭되는(도 17과 유사함) 개방/겹쳐진 구조체의 경우, 바이어스가 깊은 트렌치 에칭 동안 아래로 이동되기 때문에 필러의 비트라인 측면 상의 최종 깊이는 워드라인 측면 상에서 보다 더 깊다. 예를 들면, 더 깊은 비트라인 트렌치 즉, 비트라인 방향(314)과 평행한 트렌치의 최종 깊이는 워드라인 트렌치의 깊이 보다 약 0.5㎛ 더 깊다.
4) 가령, ASG와 같이 강하게 도핑된 옥사이드와 같은 소스 외부확산 물질(460)은 웨이퍼상에 증착되어 트렌치(555)의 측벽과 정렬된다. ASG 물질(460)이 아마도 트렌치(555)의 기저부인 트렌치(555)의 측벽의 하부상에만 남겨지도록, ASG층(460)은 에치 백된다. 실례로서, ASG(460)는 각각의 필러(230)의 상부면으로부터 약 0.5㎛의 깊이(565) 정도인 버티컬 FET의 원하는 소스 영역의 상부면에까지만 남겨지도록 트렌치(555)의 상부면 측벽으로부터 제거된다.
5) 웨이퍼는 ASG(460)로부터 As의 일부를 필러 측벽에 주입할 정도의 고온으로 잠깐동안 어닐링된다. n+층의 침투는 필러 전체에 완전히 연장되지는 않을 정도로 제어될 수 있다. 이것은 트랜지스터 보디가 하부의 기판(235)과 접촉 상태로 유지될 수 있게 한다. n+ 확산 영역(405)은 후속적으로 형성되는 트렌치 캐패시터를 위한 도 5의 전하 축적 노드(110) 뿐만 아니라 버티컬 FET의 소스(또는 응용에 따라 변하는 드레인)도 형성시킨다.
6) 도 38에 도시된 바와 같이, ASG(460)는 제거되고, 트렌치는 약 0.25㎛의 추가의 깊이(570)에 대해서 약간 더 깊게 에칭된다. 이것은 각각의 필러(230)의 n+ 영역(405)들을 분리시킨다. 즉, 각각의 필러(230)는 모든 측면으로부터 분리된 그 자체의 확산 n+ 영역(405)을 갖는다.
상이한 필러(230)들의 축적 노드(405)들 사이의 적절한 분리를 보다 더 확실히하기 위하여, 높은 도우즈(dose)의 P 타입 주입이 실행되어 트렌치(555)의 기저부에 필드 분리 영역(575)을 형성한다. 대안으로서, 이러한 분리는 증착된 또다른 물질로부터의 외부확산에 의해서나 또는 P+/P- 에피택셜 기판 웨이퍼를 이용함으로써 형성될 수 있었다.
7) 도 39에 도시된 바와 같이, 트렌치 캐패시터(578)는 트렌치(555)에서 ONO 막(580)을 성장시킴으로써 형성된다. 그 다음, n+ 폴리실리콘(585)은 트렌치(555)에 증착된다. ONO(580)와 n+ 폴리실리콘(585) 층은 각각 캐패시터 유전체와 플레이트 물질을 형성한다. 이들 층(580, 585)은 예를 들면 RIE에 의해 n+ 확산 영역(405)의 상부면에서 약 0.1㎛ 아래의 길이(592)인 깊이(590)로 리세스된다.
개방 비트라인의 경우 이러한 폴리실리콘(585)은 필러(230)들 사이의 전체 트렌치 격자를 채우고, 접속되도록 하기 위하여 메모리 어레이 외부로 연장된다.
폴리실리콘 충전층(585)은 예를 들면 접지와 같은 고정된 전위에서 유지되어, 모든 트렌치 캐패시터(578)의 플레이트를 형성한다. 기판(235)이 또한 접지에서 유지되기 때문에 p+ 필드 절연 영역(575) 전체에서 감지할 수 있을 정도의 바이어스는 없다. 따라서, 인접 필러 캐패시터들 사이의 누설은 적다.
도 40은 비트라인 방향(312)과 워드라인 방향(314)으로 상이한 깊이의 트렌치를 갖는 개방/겹쳐진 경우를 도시한 것이다. 폴리실리콘 충전층(585)(도 39)은 단지 이들 트렌치의 측벽에 정렬된다. 이것은 RIE 리세스 단계에 의해 트렌치의 기저부상에 증착되는 폴리실리콘을 제거함으로써 달성된다. 이것은 비트라인(225)들 사이의 폴리실리콘(폴리)를 분리시킨다.
직교하는 방향으로의 트렌치의 상이한 깊이로 인하여, 폴리의 측벽은 각각의 비트라인(225)을 따라 유지된다. 이것은 보충 비트라인(595)을 형성하며, 어레이의 에지에서 접촉된다. 이러한 보충 비트라인(595)의 높이는 단계 1에서 바이어스 에칭의 양에 의해 결정되는데, 가령 0.5㎛이며, 비트라인(595)의 저항값을 변경할 수 있도록 0.5㎛에서 변화될 수 있다. 또한, 폴리(595)는 실리사이드화되거나, 또는 텅스텐과 같은 교번의 전도성 물질은 보충 비트라인(595)의 저항값을 낮추기 위해 폴리 대신에 사용될 수 있다.
모든 후속 어레이 처리 단계는 개방 경우와 개방/겹쳐진 경우에 대해 동일하다. 따라서, 단지 개방 경우만 도면에 도시될 것이다.
8) 도 41에 도시된 바와 같이, 가령, 약 50nm의 두께를 갖는 장벽 옥사이드(600)는 웨이퍼상에 증착되고 트렌치(555)내로 리세스된다. 옥사이드(600)는 n+ 폴리실리콘 캐패시터 플레이트(585)를 피복하여, 후속적으로 형성되는 버티컬 FET 게이트 폴리실리콘(275)으로부터 상기 플레이트를 분리시킨다. n+ 확산 영역(405)은 장벽 옥사이드(600) 외부로 연장되어, 버티컬 FET에 대해 언더랩이 발행하지 않도록 보장한다. 리세스 단계는 화학적 연마(chem-polish) 또는 레지스트 증착 단계를 포함하여 보다 더 평탄한 장벽 옥사이드(600)를 달성하게 한다. 그러나, 리소그래피는 불필요하다.
9) 버티컬 FET에 대한 게이트 옥사이드(270)는 장벽 옥사이드(600) 위에 배치되는 노출된 필러의 측벽 주변에 성장된다.
10) 실제의 제어 게이트 물질(275)(가령, 기판(235)과 필러(230)가 P 타입인 경우 강하게 인시츄 도핑된 N 타입 폴리실리콘)은 필러(230)로부터 0.5F 이상 연장되는 두께(610)로 증착된다. 이것은 폴리실리콘 게이트(275)가 (연속적인 전기 접속을 형성하도록)워드라인 방향의 소자들 사이에서 단락되지만, 워드라인 방향에서의 간격이 보다 더 크므로, 평행한 워드라인(비트라인 방향으로)들 사이에서 후속 RIE 에칭을 통해 분리될 수 있다는 것을 보장한다.
11) 게이트 스택(615)의 모든 층(즉, 게이트 옥사이드층(270) 및 게이트층(275))은 RIE로 에칭되어, 워드라인을 분리시키고 필러의 상부면의 약간 아래의 모든 게이트 스택(615)을 리세스한다. 게이트 스택 리세스의 에칭 깊이(620)는 니트라이드 아일랜드(245) 및 패드 옥사이드 아일랜드(472)의 조합 두께보다 약간 더 크다.
도 42-43에 도시된 바와 같이, 메모리 어레이 외부의 지지 구조체의 처리 단계와 통합되는 최종 처리 단계는 필러(230)의 상부면에 배치된 니트라이드 아일랜드(245)를 제거하고, 각각의 필러(230)상에 n+ 드레인 영역(240)을 주입하며, 각각의 비트라인을 따라 비트라인 금속(490)을 접속함으로써 완료된다. 비트라인 금속(490)은 워드라인에 대해 수직이다. 도 40에 도시된 개방/겹쳐진 경우, "순종" 비트라인으로서 동작하는 비트라인 금속(490)은 각각의 필러의 하부 측벽에 매립되는 폴리 스페이서 "보충" 비트라인에 대해 평행하다.
도 44에 도시된 바와 같이, 필러(230)의 면적과 필러(230)들 사이의 간격을 포함하는 각각의 셀에 의해 차지되는 면적은 4F2을 약간 초과한다. 추가의 면적은 워드라인(275)을 분리시키기 위해 필요한 델타(Δ)에 기인한 것이다. 이 델타(Δ)는 리소그래피의 허용오차가 허용하는한 작다. 부분 리소그래피 기술이 이용될 경우, 정확히 4F2셀 또는 보다 적은 면적의 셀을 얻을 수도 있다.
개괄적인 개요가 도 17에 도시되고 방금 설명된 개방 비트라인의 경우에, 트렌치 캐패시터(578)의 폴리실리콘 캐패시터 플레이트(585)는 어레이의 모든 셀에 대해 공통이다. 실례로서, 공통 캐패시터 플레이트(585)는 접지와 같이 일정한 전압에서 유지된다. 금속(490)인 경우, 이는 표준 개방 비트라인 구조체를 생성시키는데, 금속(490)은 필러의 상부면을 접속하고 비트라인으로서 동작하며, 폴리실리콘 게이트(275)는 워드라인으로서 동작한다. 주목할 것은, 전하가 각각의 필러내의 n+ 확산 영역(405)에 저장되고, n+ 확산 영역(405)들은 서로로부터 분리된다는 것이다. 따라서, 각각의 필러(230)는 모든 인접 필러의 n+ 확산 영역(405)으로부터 분리되는 그 자체의 n+ 확산 영역(405)을 구비한다.
대안으로서, 필러의 기저부에서 트렌치 캐패시터를 형성하는 n+ 확산 영역(405)과 n+ 폴리실리콘(585)의 역할은 바뀔 수도 있다. 이 경우 n+ 확산 영역(405)은 상호 접속되어 캐패시터 플레이트로서 동작하고, 전하는 각각의 필러를 둘러싸는 개별의 n+ 폴리실리콘 측벽(585)상에 저장된다. 이 경우 각각의 필러의 n+ 폴리실리콘(585)은 어레이의 다른 필러의 n+ 폴리실리콘으로부터 분리된다.
도 40에 도시된 개방/겹쳐진 경우, 폴리실리콘 캐패시터 플레이트(595)는 전체 어레이의 모든 셀에 대해 공통이 아니다. 오히려, 폴리실리콘 캐패시터 플레이트(595)는 각각의 비트라인 칼럼을 따라서만 공통이다. 개방/겹쳐진 경우, 매립 폴리 스페이서(595)는 "보충 비트라인"으로서 기능하는 반면, 필러의 상부면상의 금속 비트라인(490)(도 43)은 "순종 비트라인"이다.
하마모토에서 논의된 바와 같이, 두 순종 비트라인과 보충 비트라인상에서 전압이 변하는 개방/겹쳐진 구조체는 캐패시터상에 기억된 동일한 양의 전하에 대해 두배의 감지 전압을 부여한다. 이것은 장점이며, 민감도를 증가시킨다. 보다 작은 사이즈에 따라 캐패시터 값이 계속해서 떨어지기 때문에 축소된 캐패시터에 저장된 전하는 감소된다. 개방/겹쳐진 구조체는 캐패시터에 저장된 보다 작은 게이트 전하를 적절히 감지할 수 있다. 개방/겹쳐진 구조체는 완전히 개방된 비트라인 디자인에 대해 결점으로 종종 언급되는 잡음에 대해 증가된 허용오차를 부여한다.
도 45와 46은 겹쳐진 비트라인 구조체의 또다른 실시예의 비트라인 방향의 단면도를 도시한 것이다. 도 6은 종래의 겹쳐진 비트라인 구조체를 도시한 것이다. 이것은 앞서 설명된 트렌치 캐패시터 갖춘 DRAM의 공정 순서를 연장함으로써 달성된다. 도 45와 46은 겹쳐진 비트라인 구조체로 구성된 셀 어레이의 인접 비트라인(700, 705)의 단면도를 도시한 것이다. 겹쳐진 실시예의 경우, 두 트랜지스터는 깊은 트렌치 축적 캐패시터위의 각각의 필러(230)의 상부면상에 형성된다.
각각의 필러(230)의 경우, 한 트랜지스터는 캐패시터상에 저장된 전하에 액세스하기 위한 "능동" 전달 소자로서 동작하는 반면, 다른 트랜지스터는 "수동" 더미(dummy) 트랜지스터이다. 도 45에서, 상부 트랜지스터(715)는 능동 소자이고, 하부 트랜지스터(717)는 수동 소자이다. 도 46은 도 45의 비트라인(715)에 인접한 비트라인(705)을 도시한 것이다. 도 46에서, 하부 트랜지스터(720)는 능동 소자이고, 상부 트랜지스터(722)는 수동 소자이다. 따라서, 각각의 필러(230)와 교차하는 각각의 셀의 두 폴리 워드라인(도 45의 (720), 도 46의 (725))중 단지 한 워드라인은 셀에 액세스할 수 있는 "능동" 워드라인인 반면, 다른 워드라인(도 45의 (730), 도 46의 (735)은 셀에 대해 영향을 미치지 않는 "통과(passing)" 워드라인이다.
인접 필러 비트라인 칼럼(715, 720)상에서 능동 소자인 한 트랜지스터(즉, 상부 또는 하부 소자)를 교번시킴으로써, 셀 사이즈를 표준 4F2면적 이상으로 증가시키지 않고서도 겹쳐진 비트라인 구조체를 달성할 수 있다. 단면이 비트라인 방향(314)에 대해 평행하게 채택되는 도 45, 46에서, 모든 능동 소자는 상부 워드라인이나 또는 하부 워드라인상에 위치한다. 대조적으로, 워드라인 방향(312)의 단면은 설명될 공정 순서를 수반하는 도 47-50에 도시되며, 능동 소자는 각각의 워드라인을 따라 상부 위치와 하부 위치 사이에서 교번한다.
능동 및 소동 소자를 교번시키는 필러 구조체를 제조하기 위해, 도 36-44과 관련하여 설명되는 개방 비트라인 구조의 처리 단계 1-8이 계속된다. 단일 트랜지스터 대신 두개의 트랜지스터가 트렌치 캐패시터상에 형성되기 때문에, 필러를 규정짓기 위해 단계 3으로 실행된 트렌치 에칭의 깊이는 약 0.5㎛ 만큼 증가되어, 보다 더 긴 높이의 필러를 형성할 수 있다. 이것은 추가의 트랜지스터 게이트 길이를 적응시킨다. 단계 3에서 이러한 더 깊은 에칭을 제외하면, 공정 순서는 앞서 설명된 단계 1-8과 동일하다.
단계 8 다음에, 아래 공정의 처리가 계속되는데, 단계 9-11 대신에 프라임으로 표시된 다음의 단계가 실행된다.
9') 도 47에 도시된 바와 같이, 워드라인 방향(312)의 단면인 ASG의 층(740)은 웨이퍼상에 증착된다. ASG층(740)은 필러 상방으로 하부 트랜지스터(772)의 상부면까지 연장되도록 트렌치내에 리세스된다. ASG(740)는 이중의 기능을 수행한다. 첫째, ASG층(740)로부터의 As중 일부가 후속의 열처리 동안 필러(230)에 확산된다. 이것은 깊은 트렌치 캐패시터(750)를 상부 능동 트랜지스터의 소스(755)(도 48)에 접속시킨다. 둘째, ASG층(740)은 도 45의 하부 워드라인 폴리(730)(그리고 도 46의 (725))와 교번하는 필러들상에 배치된 인접 하부 더미 소자 사이의 캐패시턴스를 감소시킨다.
도 45-46과 도 48에서, 상부 트랜지스터 영역은 도면 부호(771)로 도시되는 반면, 하부 트랜지스터 영역은 도면 부호(772)로 도시된다. 도 45와 도 48은 상부 트랜지스터의 소스(755)를 도시한 것이며, 도 45는 그 드레인(773)을 도시한 것이다. 도 46은 하부 트랜지스터의 소스(774)를 도시한 것이고, 도 46과 도 50은 그 드레인(810)을 도시한 것이다.
10') ASG층(740)은 포토 리소그래피 패턴화 및 RIE 에칭에 의해 교번 비트라인 로우로부터 제거된다. 도 47에 도시된 바와 같이, 이러한 에칭 단계에서 사용되는 리소그래피 마스크(760)는 서로에 대해서와 비트라인 방향(314)(도 45와 도 46)에 대해 평행한 라인을 갖는다. 마스크 라인(760)은 필러 어레이에 정렬된다(필수 불가결한 것은 아님). 마스크 라인(760)들은 각각 폭이 2F이고, 2F 만큼 떨어져 있다. 이러한 하부 ASG 칼라(collar)(740)와 함께 남은 필러(230)는 "하부" 위치에 더미 트랜지스터를 갖는다. 따라서, 하부 폴리 워드라인(770)(도 48)은 통과 워드라인일 것이다.
11') 도 48에 도시된 바와 같이, 게이트 옥사이드(775)는 ASG 칼라(740)로 피복되지 않은 필러 측벽 위에 형성된다. 트렌치는 폴리실리콘으로 채워져, 하부 트랜지스터용 폴리실리콘 워드라인(770)을 형성한다. 게이트 옥사이드(775)와 폴리실리콘 워드라인(770)은 DRAM/트렌치 캐패시터 제조 처리의 단계 9-11로 지칭되는 전술의 동일한 기본 공정을 이용하여 형성된다. 게이트 옥사이드(775)와 폴리 워드라인(770)은 이 경우 하부 ASG 칼라(740)의 상부면에 리세스된다. 이것은 다음에 제조되는 상부 트랜지스터용 필러 위에 공간을 허용한다.
12') 도 49에 도시된 바와 같이, 가령 약 50nm의 두께를 갖는 제 2 장벽 옥사이드(780)가 트렌치에 증착되고 리세스되어, 후속적으로 형성된 상부 폴리 워드라인(800)(도 50)으로부터 하부 폴리 워드라인(770)을 분리시킨다. 제 2 장벽 옥사이드(780)는 DRAM/트렌치 캐패시터 제조 처리의 단계 8에서 설명된 제 1 장벽 옥사이드(600)와 유사하게 형성된다.
13') ASG의 제 2 층(785)은 웨이퍼상에 증착된다. 이 제 2 ASG층(785)은 하부 ASG 칼라(40)를 아직 구비하지 않은 교번 필러상에 남아있도록 패턴화되고 RIE 에칭된다. 도 47의 리소그래피 마스크(760)와 유사한 리소그래피 마스크(790)가 이용되며, 여기서 리소그래피 마스크(790)는 폭이 2F인 라인들을 구비하며 이 라인들은 비트라인 방향에 대해 2F의 간격으로 평행하게 뻗어있다. 그러나, 마스크(790)는 단계 10'에서 이용된 마스크(760)(도 47)로부터 2F 만큼 어긋나있다. 이러한 상부 ASG 칼라(785)를 구비하는 필러는 "상부" 위치에 더미 트랜지스터를 구비한다.
14') 도 50에 도시된 바와 같이, 단계 11'의 설명과 유사한 상부 게이트 옥사이드(795)는 상부 ASG 칼라(785)에 의해 피복되지 않은 필러들의 노출된 측벽들상에 형성된다. 필러들 사이의 트렌치는 폴리실리콘(폴리)으로 채워진다. 상부 ASG 칼라(785)를 둘러싸는 폴리는 통과 폴리 워드라인(800)으로 동작하며, 상부 게이트 옥사이드(795)를 둘러싸는 폴리는 능동 폴리 워드라인(805)이다. 도 45 및 도 46에 도시된 바와 같이, 폴리 워드라인은 비트라인 방향(314)을 따라 서로로부터 분리된다.
또한, 하부 트랜지스터의 드레인(810)은 제 2 ASG층(785)으로부터 외부확산에 의해 형성된다. 드레인 주입을 포함하는 최종 소자 처리 단계는 DRAM/트렌치 캐패시터 형성 처리의 단계 9-12에서 설명된 동일 처리 단계를 이용하여 실행된다.
비트라인 방향(314)을 따라 도 45-46에 도시되고 워드라인 방향(312)을 따라 도 50에 도시된 최종적인 구조체는 최소 면적 사이즈의 셀을 포함하여, 개방 비트라인 구조체에 대해 설명된 모든 특성을 제공한다. 또한, 최종적인 구조체는 겹쳐진 비트라인 구조체, 추가의 잡음 제거 및 피치가 완화된 감지 증폭기 구조설계에 대한 추가의 장점을 갖는다.
다른 응용에서 이용하기 위하여, 이 동일한 처리는 필러의 기저부에서 깊은 트렌치 축적 캐패시터를 가지지 않으면서, 스택된 트랜지스터(둘 또는 그 이상)를 갖는 필러를 제조하는데 사용될 수 있다.
또다른 실시예는 트렌치 캐패시터 대신, 도 27-35와 관련하여 설명된 전하 저장을 위해 필러의 상부면상에 형성된 스택 캐패시터를 구비하는 겹쳐진 비트라인 구조체를 형성하는 단계를 포함한다. 이 경우 두 트랜지스터는 각각의 필러 위에 형성되어, 필러 위에 배치된 스택 캐패시터의 전하에 액세스하기 위하여 하부 트랜지스터 아래로 확산된 매립 비트라인을 구비한 능동 및 통과 워드라인을 형성한다. 이 구조는 도 36-50과 관련하여 설명된 깊은 트렌치 구조와는 반대의 구조로서, 도 51에 도시된다. 실제의 스택 캐패시터 구조체(520)는 도 34 및 도 35와 관련하여 설명된 바와 같이 도 51에 도시된 구조체로부터 변동될 수 있다.
2F 2 메모리 셀
전술한 실시예의 개요로서, 도 27에 도시된 어레이(500)와 같은 Si 기판상에 에칭된 버티컬 필러의 고밀도 어레이는 여러 메모리 셀에 대한 기본 구조체로서 이용된다. 이들 어레이의 한가지 장점은 각각의 메모리 셀이 트랜지스터의 게이트 길이와는 무관하게 웨이퍼상에서 차지하는 면적이 작다는 것이다. 이것은 적절한 비트라인 전압과 낮은 소자 누설을 유지하면서 기가비트 메모리 칩 용으로 필요한 고밀도에 이르기 위한 중대한 사항이다.
도 13-14 및 도 8과 관련하여 설명된 단계 Ⅲ,Ⅴ와 같은 두 에칭 공정, 또는 도 17-22와 관련하여 설명된 단계 (b), (f)와 같은 두 에칭 공정을 이용함으로써, 사이즈가 F x F(여기서, F는 성취할 수 있는 최소 리소그래피 라인 폭임)인 정방형 필러들은 워드라인 방향으로만 F의 필러간 간격을 가지면서 제조된다. 비트라인 방향의 필러간 간격은 F+Δ이고, 결과적으로 메모리 셀의 사이즈는 4F2+2FΔ이 된다.
이 방법은 또한 저항을 감소시키기 위하여 폴리실리콘으로 스트랩될 수 있는 각각의 셀 열 아래에 자체 정렬되고 확산된 매립 비트라인을 형성할 수 있다. 또한, 자체 정렬된 폴리실리콘 워드라인은 비트라인에 대해 수직으로 형성된다.
일단 이들 필러 어레이가 형성되면, 각각의 필러는 필러의 상부면과 기저부에서 강하게 도핑된 두 영역을 구비하는 트랜지스터를 형성한다. 워드라인 폴리는 상부면과 기저부의 강하게 도핑된 영역들 사이의 필러 보디 주변을 감싸는 게이트 전극이다. 주목할 것은 게이트 폴리가 각각의 필러 주변을 완전히 감싸므로, 이들 트랜지스터의 유효 폭은 필러의 주변의 길이 즉, 4F라는 것이다.
앞서 설명된 실시예들중 한 실시예에서, 게이트 스택이 플로팅 게이트 주변에서 터널과 게이트 옥사이드를 형성하는 실리콘 옥사이드와 같은 유전체 물질에 매립된 플로팅 게이트 구조체를 포함할 경우, 메모리 셀은 있는 그대로 완성된다. 이 실시예에서, 메모리 셀은 예를 들면, EEPROM 또는 플래시 메모리 소자로서 동작한다. 다른 실시예에서 앞서 설명된 바와 같이, 필러 트랜지스터가 스택 캐패시터 또는 깊은 트렌치 트랜지스터용의 전달 소자로서 사용되는 DRAM 셀은 그 흔적을 증가시키지 않고도 형성된다.
도 52는 앞서 논의된 실시예를 확대한 또다른 실시예에 따른 메모리 셀의 어레이(850)를 도시한 것이다. 워드라인 방향의 필러들이 단일 워드라인(225)을 구비하는 도 16 및 도 27의 어레이(420, 500)와는 대조적으로, 워드라인 방향으로 정렬된 필러들을 위해 두개의 워드라인(225, 225')이 형성된다.
두개의 워드라인(225, 225')은 옥사이드 또는 응용예에 따른 다른 물질과 같은 절연체 또는 유전체(855)에 의해 분리된다. 옥사이드(855)는 아래의 공정 순서로 설명되는 바와 같이, 워드라인(225, 225') 형성 전에 두 워드라인(225, 225') 사이의 필러간 간격내에 형성된다. 워드라인(225, 225')은 각각의 필러마다 형성된 두 트랜지스터의 제어 게이트(275, 275')이고, 비트라인 방향(314)으로 서로 대향되는 필러 측벽상에 형성된다.
앞서 설명된 실시예와는 달리, 두 게이트(275, 275')가 형성될 때 그들은 더 이상 각각의 필러를 둘러싸지 않는다. 각각의 필러 주변에 단일 게이트를 형성하는 대신, 두 게이트(275, 275') 또는 워드라인(225, 225')은 로우 또는 워드라인 방향(312)으로 정렬된 필러의 두 대향측면을 따라 형성된다. 이것은 앞서 설명된 셀 설계에 적용할 수 있는 여러 장점을 갖는다.
한가지 장점은 워드라인의 전체 캐패시턴스를 거의 1/2로 감소시킨다는 점이다. 이러한 캐패시턴스의 감소는 유효 소자 면적이 1/2로 축소되기 때문이다. 이것은 워드라인 시간 지연을 크게 감소시킨다. 각각의 워드라인(225, 225')의 유효 폭이 감소된다고 할 지라도, 종래의 실리사이드화 기술에 의해 결과적인 저항값의 증가가 보상될 수 있다.
또다른 장점은 모든 방향에서의 필러간 간격이 F라는 점이다. 즉, 도 16 및 도 27에 도시된 바와 같은 비트라인 방향의 게이트(275)들 사이의 추가의 간격 Δ이 0으로 감소된다. 인접하는 필러 로우들의 게이트 또는 워드라인들이 폴리 게이트의 두께를 제어함으로써 분리되기 때문에 추가의 간격 Δ은 해로운 영향없이도 제거된다. 이들 게이트 두께는 독립적으로 조정되어, 워드라인들 사이에 단락이 없게 한다. 이에 따라, 간격 Δ을 제거함에도 불구하고 워드라인을 분리시키는데 추가의 리소그래피는 불필요하다. 그 결과, 이러한 것은 순수한 4F2셀 사이즈를 생성시킨다.
플로팅 게이트 구조체를 구비하는 어레이에 있어 특히 중요한 전술의 설계의 또다른 장점은 매 워드라인 또는 로우 필러당, 다시 말해서 워드라인 또는 로우 방향(312)의 매 필러당 이중 워드라인(225, 225')을 갖는다는 점이다. 각각의 행 필러는 이제 각각의 측면에 하나씩 두 워드라인(225, 225')을 갖는다. 이들 두 워드라인(225, 225')은 캐패시터 DRAM 셀들에 대한 한 워드라인으로서 이용될 수 있지만, 각각의 워드라인(225, 225')은 메모리 어레이의 주변에서 독립적으로 접촉될 수 있다.
적절히 분리된 플로팅 게이트(265)가 각각의 필러와 제어 게이트(275) 사이에 배치된 경우, 각각의 필러는 두개의 메모리 셀을 포함한다. 이것은 각각의 필러가 한 캐패시터를 구비하는 도 16의 어레이(420)와는 대조된다.
제어 게이트(275)와 플로팅 게이트(265) 사이에 배치된 옥사이드 충전층(855)의 한 부분은 게이트 옥사이드(270)로서 동작하며, 플로팅 게이트(265)와 필러 사이에 배치된 또다른 옥사이드 충전층 부분은 터널 옥사이드(260)로서 동작한다. (전하를 저장할 수 있는 메모리 셀과는 반대로) 트랜지스터만을 이용하거나, 또는 캐패시터와 더불어 트랜지스터를 이용하는 다른 응용의 경우, 플로팅 게이트(265)는 불필요하다.
게이트 형성이 완료된 후, 그들 사이의 분리는 워드라인 방향(312)의 필러들 사이에 배치된 물질(폴리 또는 옥사이드)을 제거함으로써 달성된다. 그 다음, 노출된 게이트 물질(예를 들면, 폴리실리콘)은 산화되고, 남아있는 보이드(remaining void)는 옥사이드 충전층(855)으로 채워진다. 이것은 각각의 트랜지스터의 플로팅 게이트(265)들을 분리시킨다.
필러상의 두 셀 각각은 전하 저장을 위해 그 자체의 워드라인과 플로팅 게이트를 구비한다. 각각의 필러의 대향 측면상에 형성된 두개의 셀 또는 트랜지스터는 비트라인(220)을 공유한다. 이것은 각각의 메모리 셀 면적을, 가령, EEPROM 또는 플래시 메모리로서 이용되는 전술의 셀의 사이즈의 1/2인 2F2으로 효과적으로 감소시킨다.
F=0.18㎛(이것은 기가 비트 메모리에 대한 전형적인 값임)의 리소그래피 라인 폭에서 보다 높은 집적도를 달성함으로써, 1기가 바이트(G바이트)까지의 데이터가 6 cm2면적의 영역에 저장된다. 추가의 지원 회로의 오버헤드에 의해서도 4 기가 바이트까지의 데이터가 신용 카드 사이즈의 면적에 쉽게 저장된다. 이것은 메모리 어레이(800)가 자기 디스크 드라이브 기억 장치에 대해서도 경쟁력을 가지도록 만든다.
주목할 것은 2F2셀 사이즈는 또한 도 33-51과 관련하여 설명된 스택 및 트랜치 캐패시터와 함께 사용될 수 있다는 것이다.
필러 형성과 분리를 구현하는 예시적인 공정 순서가 아래에 설명된다. 주목할 것은 이러한 공정 순서가 앞선 실시예의 많은 특징을 구현한다는 것이다. 모든 단계에 있어서 P 타입 기판상에 NMOS 소자가 형성되지만, N 타입 기판상의 PMOS 소자를 위해 유사한 공정 단계가 이용될 수 있다고 가정한다. 또한, 표본적인 두께와 깊이가 부여되며, F=0.18㎛인 것으로 가정한다.
1) 도 17-18과 관련하여 설명된 바와 같이, 니트라이드는 웨어퍼 전체에 증착되고 어레이 영역 전체에서 평행한 라인으로 패턴화된다. 이들 니트라이드 라인(290)은 폭과 간격이 F이고 비트라인 방향(214)의 버티컬 MOS 소자에 대한 필러를 규정짓는다.
2) 가령, RIE 에칭은 이들 니트라이드 라인(290)들 사이에 얕은 트렌치(210)를 형성하는데 이용된다. 이들 트렌치는 비트라인(또는 칼럼) 방향(314)에 위치하므로, 비트라인(또는 칼럼) 트렌치로 지칭된다. 실례로서, 비트라인 트렌치는 약 700nm의 깊이(455)를 갖는다. 이 에칭 깊이는 예상된 드레인 주입 깊이, 원하는 게이트 길이, 매립 비트라인 확산을 포함하기에 충분할 정도로 깊다.
3) N+ 폴리실리콘(폴리)(460)은 웨이퍼상에서 예를 들면, 60nm의 두께까지 등각으로 증착되도록 형성된다. 60nm 두께의 폴리(460)는 비트라인 트렌치(210)의 기저부 및 측벽에 정렬된다. 폴리층(460)은 에치 백되어, 트렌치(210)내로 리세스되고, 약 250nm인 길이(462)를 트렌치(210)의 측벽까지 연장하는 측벽 형성부를 남긴다. 일부의 폴리층(460)은 트렌치(210)의 기저부에 남을 수도 있다. 필요할 경우, 레지스트 코팅층은 이러한 에치백 동안 이용된다. 그러나, 추가의 리소그래피 단계는 불필요하다.
4) 가령, RIE와 같은 추가의 에칭 단계가 실행되어, 트렌치(210)의 기저부상에 위치된 폴리층(460)을 관통하여 Si 기판(235)내로 에칭한다. 워드라인 방향의 결과적인 구조체는 도 20에 도시된 것과 동일하다. 비트라인 방향(314)의 단면은 도 18에 도시된 것과 동일하게 유지된다. 이것은 상부면 니트라이드층(290)이 평행한 스트립의 유형(도 21에 도시된 니트라이드 아일랜드(245)와 반대)이기 때문이다. 따라서, 워드라인 트렌치는 비트라인 방향(314)에 대해 수직인 워드라인 방향(312)으로는 에칭되지 않는다.
이러한 추가의 에칭으로 필러들의 인접하는 칼럼들 사이 즉, 워드라인 방향의 인접하는 필러들 사이의 비트라인(405)을 분리시킨다. 주목할 것은 후속의 열처리 동안 도펀트가 폴리층(460)으로부터 Si 필러(230)로 외부확산되어 확산된 비트라인(405)을 형성한다는 것이다.
5) 도 53에 도시된 바와 같이, 비트라인 트렌치(210)는 모두 옥사이드(857)로 채워지고 웨이퍼는 스토퍼층(stopping layer)으로서 남아있는 니트라이드(290)를 이용하여 평탄한 표면으로 다시 화학 연마된다. 채워진 비트라인 트렌치는 도면 부호(210')로 표시된다. 도 56에 도시된 바와 같이, 화학 연마된 후, 추가의 니트라이드층(870)은 웨이퍼상에 증착된다.
앞서 언급된 바와 같이, 옥사이드 충전층(870) 외의 다른 물질이 이러한 충전재용으로 이용될 수 있다. 도 54에 도시된 바와 같이, 채워진 비트라인 트렌치(210')의 물질이 플로팅 게이트 분리를 위한 후속 단계에서 제거될 경우, 옥사이드 라이너(oxide liner)(860)와 트렌치를 정렬시키는 다른 단계가 선택되며, 후속하여 폴리실리콘 충전층(865)이 뒤따른다.
폴리실리콘 충전층(865)을 이용하는 경우의 한가지 장점은 폴리실리콘 충전층이 후속의 제거 또는 에칭 단계 동안 옥사이드와 니트라이드에 대해 선택적으로 쉽게 에칭될 수 있다는 점이다. 폴리실리콘 충전층(865)이 이용되는 나머지 단계가 설명된다. 언급된 것 외에, 이들 나머지 단계는 도 54에 도시된 바와 같이 옥사이드/폴리가 모두 채워진 트렌치와 도 53에 도시된 바와 같이 순수 옥사이드로만 채워진 트렌치에 대해 동일하다.
도 55는 도 54에 도시된 메모리 셀 어레이 구조체에 대한 평면도를 도시한 것이다. 비트라인 니트라이드 스트립(290)은 도 18에 도시된 바와 같이 기판(235)을 피복한다. 도 55에서, 니트라이드 스트립(290) 아래의 기판(235)에 배치된 확산된 n+ 영역(405)은 비트라인 방향(314)을 따라서 연장되는 점선으로 도시된다. 니트라이드 스트립(290)들 사이에 위치한 채워진 비트라인 트렌치(210')는 옥사이드 라이너(860)와 폴리실리콘 충전층(865)을 포함한다.
6) 그 다음, 추가의 니트라이드층이 웨이퍼상에 형성된다. 도 56-57에 도시된 바와 같이, 필러 한정을 완료하고 워드라인을 형성하기 위하여 니트라이드층은 워드라인 방향(312)에 대해 평행한 니트라이드 스트립 또는 라인(870)으로 패턴화된다. 니트라이드 라인(870)은 폭이 F이고, 서로로부터 길이 F 만큼 분리되며, 채워진 비트라인 트렌치(210')에 대해 수직이다.
주목할 것은 워드라인 방향(312)으로 니트라이드가 에칭될 때 옥사이드(860)와 필러(230)를 형성하는 Si의 교번층 부분이 배치된다는 것이다. 옥사이드 라이너(860)는 제 1 니트라이드 증착층의 두께에 해당하는 양에서 니트라이드 에칭으로 인한 손실을 뺀 것과 동일한 양 만큼 Si 필러(230) 위로 연장된다. 다음에, 이 옥사이드 연장부는 평탄화된다.
7) 도 57에 도시된 바와 같이, 예를 들면 RIE와 같은 에칭은 채워진 비트라인 트렌치(210')(도 53)에 대해 수직인 워드라인 트렌치(430)를 에칭하는 데에도 이용된다. 도 55에 도시된 바와 같이, 워드라인 방향(312)을 따라서 워드라인 트렌치(430)를 형성하려면 옥사이드와 실리콘/폴리실리콘 모두를 통한 에칭이 필요하다.
특히, 워드라인 트렌치(430)를 형성하려면, 옥사이드 라이너(860), 옥사이드와 정렬된 비트라인 트렌치(210)를 채우는 폴리실리콘(275), 니트라이드층을 워드라인 니트라이드 스트립(870)(도 57)내에 패턴화한 후 노출되는 실리콘 필러(230)를 통한 에칭이 필요하다. 주목할 것은 워드라인 니트라이드 스트립(870)이 비트라인 니트라이드 스트립(290)(도 54)에 대해 수직이라는 것이다.
이들 상이한 물질을 동시에 에칭하는 것이 어렵기 때문에 다음의 두 방법이 이용될 수 있다.
(a) 도 56-58에 도시된 제 1 방법으로, 전체 어레이를 따라 연장되는 워드라인 트렌치(430)가 형성된다. 워드라인 트렌치(430)의 에칭은, 옥사이드와 실리콘을, 니트라이드에 대해 선택적으로 에칭하는 RIE 화학 작용을 이용함으로써 실행된다. 이것은 옥사이드 라이너(860), 필러(230)의 실리콘, 폴리실리콘 충전층(865)을 에칭한다.
에칭의 깊이가 두 물질(옥사이드(860)와 필러(230)의 실리콘 또는 폴리실리콘(275)) 사이에서 변할 수 있지만, 상이한 에칭 깊이는 최종 소자의 구조체 또는 성능에 대해 영향을 미치지 않는다. 이는 워드라인 트렌치의 기저부에서의 두 물질의 상이한 높이에 의해 형성된 단계가 후속의 옥사이드 충전 동안 매립되기 때문이다.
도 57에 도시된 바와 같이, 이러한 에칭의 깊이(880)는 확산된 비트라인 영역(405)의 상부면 바로 아래에 도달되고 매립된 비트라인 스트랩(460)(도 56)상이나 근방에서 멈추도록 설정된다. 대안으로서, 워드라인 트렌치 에칭은 확산된 비트라인 영역(405)에 도달되지 못한채 멈추어, 매립 폴리 스트랩(460) 위의 옥사이드층(860) 및/또는 폴리 충전층(865)을 남기게 된다.
도 58은 워드라인 방향(312)의 어레이 전체에 연장되는 워드라인 트렌치(430)를 에칭한 후의 어레이 구조체에 대한 평면도를 도시한 것이다. 워드라인 트렌치(430)를 에칭하면, 노출된 하부 필러 부분의 기판(235)에 의해 분리된 필러의 하부에 배치된 n+ 확산 영역(405)이 노출된다. 또한, 워드라인 트렌치 에칭 단계는 폴리 스트랩(460) 사이에 배치된 비트라인 트렌치의 깊은 부분을 채우는 옥사이드 라이너(860)의 하부(860')와 폴리 스트랩(460)을 노출시킨다. 이 옥사이드 라이너 하부(860')는 도 56에도 도시된다. 워드라인 니트라이드 스트립(870) 아래에, 채워진 비트라인 트렌치(210')에 의해 분리된 필러(230)가 도 58에 도시된다.
(b) 제 2 방법으로는, 옥사이드와 니트라이드 모두에 대해서는 단지 Si(폴리실리콘을 포함하여)만을 선택적으로 에칭하는 RIE 화학 작용을 이용하는 방법이다. 에칭 깊이는 전술과 동일, 즉, 약 600nm이다. 옥사이드 라이너(860)가 에칭되지 않기 때문에 도 59의 평면도에 도시된 결과적인 워드라인 트렌치(430')는 점선으로 도시된 정방형 홀(890)과 장방형 홀(895)을 포함한다. 이들 홀은 홀(890, 895)의 벽으로 동작하는 옥사이드 라이너(860)에 의해 분리된다.
사이즈가 F x F인 정방형 홀은 워드라인 니트라이드 스트립(870)으로 피복되지 않은 필러의 노출된 실리콘을 에칭함으로써 생성된다. 필러 에칭은 도 59의 홀(890)의 기저부에 도시된 n+ 확산 영역(405)을 노출시킨다. 각각의 정방형 홀(890)내에서, n+ 확산 영역(405)은 기판(235)에 의해 분리된다.
장방형 홀(895)은 도 56에 도시된 폴리 충전층(865)을 에칭 또는 제거함으로써 만들어진다. 이들 홀(890)은 n+ 확산 영역(405)의 대향 측면상의 옥사이드 벽(860)들 사이에 배치된다. 장방형 홀(895)의 폭은 워드라인 니트라이드 스트립(870)에 인접한다. 각각의 장방형 홀(895)의 기저부는 도 56에 도시된 폴리 스트랩(460)을 피복하는 옥사이드(860)의 하부(860")이다. 명료하게 하기 위하여, 단지 한 필러(230)와 채워진 비트라인 트렌치(210')만이 워드라인 니트라이드 스트립(870) 아래에 도시된다. 도 59의 경우와 마찬가지로 워드라인 니트라이드 스트립(870) 아래에 동일한 구조체를 갖는 필러(230)와 채워진 비트라인 트렌치(210')가 도 58에 도시된다.
옥사이드 벽(860)은 원할 경우 리세스될 수 있다. 그러나 효율적으로 하기 위하여, 옥사이드가 다음 단계에서 리세스되어 도 60에 도시된 옥사이드 장벽(900)을 형성하므로 이 시점에서 옥사이드를 에칭 또는 리세스하지 않는 것이 바람직하다.
8) 위에서 선택된 에칭 방법 (a) 또는 (b)와는 무관하게, 도 58의 워드라인 트렌치(430) 또는 도 59의 홀(890, 895)은 이제 옥사이드로 채워진다. 그 다음, 웨이퍼는 워드라인 니트라이드 스트립(870)을 스토퍼층으로 이용하여 평탄한 표면을 이루도록 다시 화학적으로 연마된다.
도 60에 도시된 바와 같이, 워드라인 트렌치(430)에서의 옥사이드는 약 560nm의 깊이로 다시 에칭된다. 옥사이드 에칭에 의해, 옥사이드 충전층은 확산된 비트라인 영역(405)의 상부면에까지 리세스된다. 이를 통해, 형성될 폴리실리콘 워드라인 또는 게이트(275)를 매립 비트라인(405, 460)(도 58)으로부터 분리시키는 약 40nm 두께의 플레이너 옥사이드 장벽층(900)이 남게 된다. 도 60은 비트라인 방향(314)의 단면도를 나타내지만, 도 56에서는, 제조 지점에서의 어레이에 대한 단면도가 워드라인 방향(312)을 따라 유지된다는 것을 나타낸 것이다.
9) 도 61에 도시된 바와 같이, 전술의 게이트 스택은 원하는 게이트 스택을 성장시켜 폴리실리콘 게이트/워드라인(275)을 증착함으로써 워드라인 트렌치(430)를 따라 형성된다. 이들 게이트 스택은 드레인 주입이 허용되도록 필러의 상부면 아래에서 리세스된다. 도 61에 도시된 게이트 스택은 도 26에 도시된 것과 유사하며, 터널 옥사이드(260)와 게이트 옥사이드(270) 사이에서 분리되는 플로팅 게이트(265)를 포함한다.
대안으로서, 각각의 게이트 스택만이 게이트 옥사이드(270)와 제어 폴리 게이트/워드라인(275)을 구비하도록 터널 옥사이드(260)와 플로팅 게이트(265)는 형성되지 않는다.
플로팅 게이트가 포함되지 않을 경우, 또는 플로팅 게이트가 예를 들면, 나노 크리스탈의 Si 또는 실리콘 함량이 풍부한 옥사이드(SRO)와 같은 "자체 절연" 특성을 가질 경우, 트랜지스터 형성은 앞서 설명된 바와 같이, 워드라인 니트라이드 스트립(870)을 제거하고 드레인 영역(240)(도 26)을 주입함으로써 완료된다.
전술한 바와 같이, DRAM 셀에 대해, 스택 캐패시터는 각각의 필러의 상부면에 형성되어, 워드라인 캐패시턴스와 비트라인 저항값이 감소된 4F2셀을 생성하게 된다. 도 34에 도시된 스택 캐패시터(520)와 마찬가지로, 도 62 및 도 63은 메모리 어레이의 필러(230) 위에 형성된 스택 캐패시터(520')를 도시한 것이다. 도 62는 옥사이드로만으로 채워진 비트라인 트렌치를 도시한 것이다. 그러나, 옥사이드와 폴리는 도 34에 도시된 바와 같이 비트라인 트렌치를 채울 수 있다.
스택 캐패시터(520')는 BST나 또는 다른 고유전성 물질과 같은 유전체(530')로 둘러싸인 축적 노드(525')를 구비한다. 축적 노드(525')와 유전체(530')는 각각의 필러(230)의 상부면에 배치되는 각각의 드레인 영역(240) 위에 형성되고 공통 플레이트(535')로 둘러싸인다. 도 64는 스택 캐패시터(520')에 대한 평면도를 도시한 것이다. 주목할 것은 한 비트를 지원하는 매 필러당의 면적은 4F2이고, 결과적으로 매 4F2마다 한 비트를 갖는 어레이를 형성하게 된다는 것이다. 옥사이드(855)에 의해 피복된 폴리 스트랩은 도면 부호(460')로 도시된다. 매 워드라인 필러 당 두개의 제어 게이트(275, 275')는 옥사이드 충전층(855)을 통해 분리된다. 인접하는 필러들의 제어 게이트들은 옥사이드로 채워질 수도 있는 워드라인 트렌치를 통해 분리된다. 스택 캐패시터(520')를 가지지만 플로팅 게이트(265)(도 52)가 존재하지 않는 것을 제외하면, 도 64의 평면도는 도 52의 3차원도와 유사하다.
대안으로서, 트랜지스터 또는 FET의 형성 전에 행해지는 처리에 의해, 도 36-41과 관련하여 앞서 설명된 것과 유사한 전하 저장용의 각각의 FET 아래에 트랜치 캐패시터가 형성된다. 또한, 두개의 분리 캐패시터, 스택 또는 트렌치는 각각의 필러 주변에 형성될 수 있다. 이것은 2F2DRAM 셀을 형성하며, 각각의 필러는 두 개의 2F2DRAM 셀을 구비한다.
자체 분리된 플로팅 게이트가 존재할 경우, 캐패시터는 불필요하다. 도 52를 참조하면, 각각의 필러의 분리된 측면 상에 배치된 워드라인(225, 225')은 2F2EEPROM 또는 플래시 셀, 즉 매 필러 당 두개의 2F2셀을 산출하도록 접촉될 수 있다.
도 52에 도시된 바와 같은 아몰퍼스 Si 플로팅 게이트(265)를 원할 경우 추가의 처리 단계가 실행된다. 이들 추가의 단계는 워드라인 방향(312)을 따라서 분리된 필러 위의 플로팅 게이트(265)를 분리시킨다. 이러한 어레이 제조의 단계에서, 워드라인과 비트라인 단면은 각각 도 56과 61에 도시된다. 추가의 단계는 다음과 같은 단계를 포함한다.
10) 도 65-66에 도시된 바와 같이, 추가의 니트라이드층(910)은 웨이퍼 위에 증착되어 게이트 스택을 보호한다. 도 56과 비교하면, 니트라이드층(910)은 도 59의 니트라이드 스트립층(870)을 피복한다.
그 다음, 도 67에 도시된 바와 같이, 니트라이드층(910)의 일부는 RIE에 의해 제거되어, 폴리실리콘 충전층(865)과 옥사이드 라이너(860)를 포함하는 워드라인 필러간 물질(즉, 워드라인 방향(312)을 따라서 필러 사이에 배치된 물질)을 노출시킨다. 이러한 니트라이드의 에칭 후에, 도 66에 도시된 니트라이드층(910)의 두께도 또한 감소된다. 주목할 것은 워드라인 필러간 영역 위의 니트라이드층(910)의 두께(920)(도 65)는 웨이퍼의 나머지 부분 위의 두께보다 작다는 것이다. 따라서, 워드라인 필러간 물질을 노출시키는데 리소그래피가 사용될 필요는 없다.
11) 도 68 및 도 69는 워드라인 필러간 물질을 노출시키는 에칭된 니트라이드층(910')을 도시한 것이다. 그 다음에, 노출된 폴리실리콘 충전층(865)은 예를 들면 RIE를 이용하여 아래로 게이트 스택의 기저부에까지 에칭된다. 실례로서, 에칭은 560nm의 깊이로 실행되며, 매립 비트라인 확산 영역(405)의 상부면의 깊이와 동일한 깊이의 주변에 위치한 옥사이드 라이너 기저부(860")에서 멈춘다.
이러한 에칭은 옥사이드와 니트라이드 위의 폴리에 대해 선택적이다. 따라서, 폴리 에칭은 도 68 및 도 69에서 점선으로 도시된 워드라인 방향(312)의 필러들 사이에 홀을 형성하는데, 이 홀은 워드라인 홀(930)로 지칭된다. 도 69에 도시된 바와 같이, 전체 웨이퍼는, 장방형 홀(930)을 형성하도록 에칭된 옥사이드 라이너(860)와 폴리 충전층(865)을 포함하는 F x F 정방형 노출 영역을 제외하면, 에칭된 니트라이드층(910')으로 피복된다.
홀(930)을 형성함으로써 워드라인 방향(312)의 필러들 사이 즉, 워드라인 필러들 사이의 플로팅 게이트(265)를 노출시킨다. 박막 터널 옥사이드(260)는 에칭 선택도에 따라, 노출된 플로팅 게이트(265)에 남을 수 있다. 홀(930)의 길이는 비트라인 방향(314)의 옥사이드 라이너(860)에 의해 경계지어 진다. 홀(930)의 폭은 워드라인 방향(312)의 플로팅 게이트(265)(또는 터널 옥사이드(260))에 의해 경계지어 진다. 도 68에 도시된 플로팅 게이트(265)는 홀(930) 이면에 위치한다.
주목할 것은 옥사이드 라이너(860)와 폴리 충전층(865)을 모두 대신하여, 단지 옥사이드만이 충전 물질로서 이용되었을 경우, 이 에칭 단계는 니트라이드 위의 옥사이드에 대한 선택적 에칭을 필요로 하는데, 이 에칭은 달성하기가 매우 어렵다. 또한, 비트라인과 워드라인 트렌치 모두에서의 옥사이드의 상대적 두께는 이러한 폴리실리콘 에칭이 완료된 후 전체의 플로팅 게이트 부분이 노출되도록 설정되는데, 이 노출된 부분은 워드라인 방향(312)의 옥사이드 라이너(860)들 사이에 배치되도록 설정되는 것이 중요하다.
12) 도 70-71에 도시된 바와 같이, 노출된 플로팅 폴리 게이트 부분(265")을 산화시키기에 충분하거나 또는 홀(930)의 노출된 박막 터널 옥사이드(260)로 피복된 플로팅 게이트 부분을 산화시키기에 충분한 간단한 재산화(reoxidation) 단계가 실행된다. 도 71에서, 홀(930) 이면에 배치된 산화된 플로팅 게이트 부분(265')이 도시된다.
플로팅 게이트 부분(265")을 산화시키면, 필러들의 측면 방향의 각각의 트랜지스터의 플로팅 게이트들은 서로로부터 분리된다.
어레이의 평면도는 도 70에 도시되며, 여기서 각각의 필러는 분리된 두 플로팅 게이트(265, 265')를 구비한다. 각각의 플로팅 게이트는 필러에 인접하게 매립된 두 폴리 스트랩(460)의 폭을 포함하는 길이를 워드라인 방향(312)을 따라 필러를 넘어서 연장시킨다. 각각의 필러는 2F x 2F의 정방형 즉, 4F2의 면적으로 형성된 두 개의 트랜지스터를 구비한다. 따라서, 매 2F2면적당 한 트랜지스터나 또는 한 비트가 존재한다.
원할 경우 워드라인 필러들 사이에 남겨진 홀(930)을 채우기 위해 추가의 옥사이드 충전과 화학적 연마가 실행될 수 있다. 그 다음, 도 72에 도시된 바와 같이, 전술한 니트라이드는 제거되고, 드레인 영역(240)은 각각의 필러의 상부면상에 주입된다.
이것은 3차원 도면으로 도시된 도 52의 어레이(850)를 형성한다. 명료히 하기 위하여, 워드라인 트렌치(430)와 비트라인 트렌치(210)를 채우는 옥사이드는 도 52에서 생략된다. 2F2셀 사이즈를 실현하기 위하여, 각각의 필러상의 두 워드라인(225, 225') 각각은 어레이(850)의 단부에서 개별적으로 접촉된다.
주목할 것은 모든 실시예에서 어레이 주변의 지원 소자와 회로를 완성하기 위하여 추가의 종래의 처리 단계가 실행된다는 것이다.
본 발명이 바람직한 실시예와 관련하여 도시 및 설명되었지만, 본 기술분야의 기술자라면, 첨부된 청구범위로서만 한정되는 본 발명의 정신과 범위내에서 본 발명의 형태 및 세부 사항을 달리 변경할 수 있다는 것을 이해해야 한다.
이상과 같은 본 발명의 상세한 설명에서 알 수 있듯이, 본 발명에 따르면, 깊은 트렌치 커패시터가 버티컬 트랜지스터를 분리시키는 트렌치에 형성되는 상태에서 자체 정렬된 소스를 구비하는 메모리 셀로서, 집적 회로 칩 위의 고밀도로 팩 된 반도체 장치를 축소하여 칩의 크기와 전력 소모를 줄이고 더 빠른 작동을 허용할 수 있는 상기 메모리 셀을 제공할 수 있다.

Claims (25)

  1. 반도체 장치에 있어서,
    ①기판과,
    ②상기 기판 위에 형성된 필러(pillars)를 구비하는 셀의 어레이(array)―상기 필러는 행과 열로 정렬되고, 상기 필러 각각은 상향으로 연장되고, 제1 유형의 불순물로 도핑된 상측 영역, 제2 유형의 불순물로 도핑된 중간 영역, 상기 제1 유형의 불순물로 도핑된 하측 영역을 구비하며, 상기 중간 영역은 상기 상측 영역과 상기 하측 영역 사이에 있음―와,
    ③상기 중간 영역 위의 상기 각각의 필러의 적어도 한 측벽 위에 형성되어 상기 상측 영역과 상기 하측 영역 사이의 저항을 제어하는 게이트 영역과,
    ④행과 열로 정렬되어, 상기 필러를 분리시키는 트렌치(trench)내의 상기 필러 각각의 주변에 형성된 트렌치 커패시터―상기 트렌치 커패시터 각각은 저장 전극, 상기 트렌치를 라이닝하는 유전체층, 상기 유전체층 위의 상기 트렌치에 형성된 플레이트(plate) 전극을 구비하며, 여기서 상기 하측 영역은 상기 트렌치 커패시터의 상기 저장 전극으로 작동함―
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 플레이트 전극은 상호 접속되어, 상기 트렌치 커패시터의 공통 플레이트 전극을 형성하는 반도체 장치.
  3. 제1항에 있어서,
    상기 행을 따라서의 상기 게이트 영역은 상기 셀의 워드라인(wordlines)이고, 상기 열을 따라서의 상기 플레이트 전극은 상기 셀의 비트라인(bitlines)인 반도체 장치.
  4. 제1항에 있어서,
    상기 행을 따라서의 상기 게이트 영역은 상기 셀의 워드라인을 연속하여 형성하고, 상기 열을 따라서의 상기 상측 영역은 접속되어 상기 셀의 비트라인을 형성하는 반도체 장치.
  5. 제1항에 있어서,
    상기 플레이트 전극은 상기 열을 따라서 공통이며, 상기 열을 따라서 상기 열 트렌치에 의해 서로로부터 절연되는 반도체 장치.
  6. 제5항에 있어서,
    상기 행은 상기 행 트렌치에 의해 서로로부터 분리되고, 상기 열 트렌치는 상기 행 트렌치보다 더 깊은 반도체 장치.
  7. 제5항에 있어서,
    상기 열 트렌치는 상기 트렌치 커패시터의 인접 열의 상기 플레이트 전극을 분리시키는 반도체 장치.
  8. 제1항에 있어서,
    상기 하측 영역은 상기 트렌치에 의해 서로로부터 절연되는 반도체 장치.
  9. 제1항에 있어서,
    상기 게이트 영역은 상기 측벽에 형성된 게이트 산화물과 상기 게이트 산화물 위에 형성된 게이트 전극을 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 게이트 영역은 상기 행으로 정렬된 필러를 따라서 공통이고, 상기 열로 정렬된 필러의 게이트 영역으로부터 분리되는 반도체 장치.
  11. 제1항에 있어서,
    상기 셀 각각은 두 트랜지스터를 구비하는데 상기 트랜지스터중 한 트랜지스터는 액티브이고 상기 트랜지스터중 다른 트랜지스터는 패시브인 반도체 장치.
  12. 반도체 장치 형성 방법에 있어서,
    ①기판에 하측과 상측에 도핑된 영역을 형성하는 단계와,
    ②행과 열로 정렬된 필러의 어레이를 형성하는 단계―상기 필러 각각은 상기 하측의 도핑된 영역과 상측의 도핑된 영역 사이에 바디(body) 부분을 구비함―와,
    ③상기 필러를 분리시키고 행과 열로 정렬된 트렌치에서 상기 필러 각각의 주변에 트렌치 커패시터를 형성하는 단계
    를 포함하는 반도체 장치 형성 방법.
  13. 제12항에 있어서,
    상기 트렌치 커패시터 형성 단계는
    ⓐ상기 트렌치를 라이닝하는 유전체층을 형성하는 단계와,
    ⓑ상기 유전체층 위의 상기 트렌치에 플레이트 전극을 형성하는 단계
    를 포함하며,
    여기서 상기 하측 영역은 상기 트렌치 커패시터의 상기 저장 전극으로서 작동하는 반도체 장치 형성 방법.
  14. 제13항에 있어서,
    상기 플레이트 전극 형성 단계는 상기 트렌치 커패시터에 대해 공통인 연속 플레이트 전극을 형성하는 반도체 장치 형성 방법.
  15. 제12항에 있어서,
    상기 어레이 형성 단계는
    ⓐ행과 열로 정렬된 트렌치를 에칭하는 단계와,
    ⓑ상기 트렌치내에 하측 영역 외부 확산 재질을 형성하는 단계와,
    ⓒ상기 외부 확산 재질로부터 상기 필러로 도펀트를 외부 확산시켜 상기 하측의 도핑된 영역을 형성하는 단계와,
    ⓓ상기 외부 확산 재질을 제거하는 단계와,
    ⓔ상기 트렌치를 에칭하여 인접 필러의 상기 하측 도핑된 영역을 분리시키는 단계
    를 포함하는 반도체 장치 형성 방법.
  16. 제15항에 있어서,
    상기 어레이 형성 단계는
    상기 트렌치의 밑면에 필드 절연 영역을 형성하는 단계를 더 포함하는 반도체 장치 형성 방법.
  17. 제12항에 있어서,
    상기 중간 영역 위의 상기 각각의 필러의 적어도 한 측벽에 게이트 영역을 형성하는 단계를 더 포함하는 반도체 장치 형성 방법.
  18. 제17항에 있어서,
    상기 트렌치 커패시터와 상기 게이트 영역 사이에 절연 스페이서(spacer)를 형성하는 단계를 더 포함하는 반도체 장치 형성 방법.
  19. 제17항에 있어서,
    상기 게이트 영역 형성 단계는
    ⓐ상기 측벽에 게이트 산화물을 형성하는 단계와,
    ⓑ상기 게이트 산화물 위에 게이트 전극을 형성하는 단계
    를 포함하는 반도체 장치 형성 방법.
  20. 제19항에 있어서,
    ⓒ상기 게이트 영역 위에 또다른 절연 스페이서를 형성하는 단계와,
    ⓓ상기 또다른 절연층 위에 배치된 상기 필러의 일부분에 제3의 도핑된 영역을 형성하는 단계와,
    ⓔ상기 또다른 절연층 위에 배치된 상기 필러의 상기 일부분 주변에 또다른 게이트 영역을 형성하는 단계
    를 더 포함하는 반도체 장치 형성 방법.
  21. 제20항에 있어서,
    상기 제3 도핑된 영역 형성 단계는 워드라인 방향을 따라서 교번하는 필러에 상기 제3의 도핑된 영역을 형성하고, 상기 또다른 게이트 영역 형성 단계는 상기 제3의 도핑된 영역을 갖지 않는 교번하는 필러 주변에 상기 또다른 게이트 영역을 형성하는 반도체 장치 형성 방법.
  22. 제13항에 있어서,
    상기 행 트렌치의 깊이보다 더 큰 깊이로 상기 열 트렌치를 에칭하여, 상기 트렌치 커패시터의 인접 열의 상기 플레이트 전극을 분리시키는 반도체 장치 형성 방법.
  23. 반도체 장치 형성 방법에 있어서,
    ①기판 위에 행과 열로 정렬된 필러의 어레이를 형성하는 단계―상기 필러는 제1 깊이의 열 트렌치와 상기 제1 깊이 보다 작은 제2 깊이의 행 트렌치에 의해 분리됨―와,
    ②상기 필러 아래에 하측의 도핑된 영역을 형성하는 단계와,
    ③상기 필러의 적어도 한 벽 주변에 게이트 영역을 형성하는 단계와,
    ④상기 필러 위에 상측의 도핑된 영역을 형성하는 단계와,
    ⑤상기 트렌치내 상기 필러 각각의 주변에 트렌치 커패시터를 형성하는 단계
    를 포함하는 반도체 장치 형성 방법.
  24. 제23항에 있어서,
    상기 트렌치 커패시터 형성 단계는
    ⓐ상기 트렌치를 라이닝하는 유전체층을 형성하는 단계와,
    ⓑ상기 유전체층 위의 상기 트렌치에 플레이트 전극을 형성하는 단계
    를 포함하는 반도체 장치 형성 방법.
  25. 제23항에 있어서,
    상기 하측의 도핑된 영역 형성 단계는
    ⓐ상기 트렌치의 하측 부분 위에 외부 확산 재질을 형성하는 단계와,
    ⓑ상기 외부 확산 재질로부터 재질을 외부 확산시켜, 상기 필러 아래에 상기 하측 영역을 형성하는 단계
    를 포함하는 반도체 장치 형성 방법.
KR1019970078385A 1997-01-22 1997-12-30 반도체 장치와 그 형성 방법 KR100267435B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8/792,952 1997-01-22
US08/792,952 US6034389A (en) 1997-01-22 1997-01-22 Self-aligned diffused source vertical transistors with deep trench capacitors in a 4F-square memory cell array
US08/792,952 1997-01-22

Publications (2)

Publication Number Publication Date
KR19980070269A KR19980070269A (ko) 1998-10-26
KR100267435B1 true KR100267435B1 (ko) 2000-10-16

Family

ID=25158601

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970078385A KR100267435B1 (ko) 1997-01-22 1997-12-30 반도체 장치와 그 형성 방법

Country Status (5)

Country Link
US (2) US6034389A (ko)
JP (1) JP3007867B2 (ko)
KR (1) KR100267435B1 (ko)
SG (1) SG66418A1 (ko)
TW (1) TW375795B (ko)

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19718721C2 (de) 1997-05-02 1999-10-07 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6091094A (en) * 1998-06-11 2000-07-18 Siemens Aktiengesellschaft Vertical device formed adjacent to a wordline sidewall and method for semiconductor chips
US6136712A (en) * 1998-09-30 2000-10-24 Lam Research Corporation Method and apparatus for improving accuracy of plasma etching process
US6392271B1 (en) 1999-06-28 2002-05-21 Intel Corporation Structure and process flow for fabrication of dual gate floating body integrated MOS transistors
DE19933564C1 (de) * 1999-07-16 2001-01-25 Infineon Technologies Ag Verfahren zur Herstellung eines Vertikal-Halbleitertransistorbauelements und Vertikal-Halbleitertransistorbauelement
US6153902A (en) 1999-08-16 2000-11-28 International Business Machines Corporation Vertical DRAM cell with wordline self-aligned to storage trench
JP4488565B2 (ja) * 1999-12-03 2010-06-23 富士通株式会社 半導体記憶装置の製造方法
KR100441569B1 (ko) * 2000-03-17 2004-07-23 프로모스 테크놀로지스 인코퍼레이티드 수직 트랜지스터 디램 구조 및 그 제조 방법
US20040195202A1 (en) * 2000-04-28 2004-10-07 Alexander Pechenik Method for making a nano-stamp and for forming, with the stamp, nano-size elements on a substrate
US6365059B1 (en) 2000-04-28 2002-04-02 Alexander Pechenik Method for making a nano-stamp and for forming, with the stamp, nano-size elements on a substrate
US6348374B1 (en) * 2000-06-19 2002-02-19 International Business Machines Process for 4F2 STC cell having vertical MOSFET and buried-bitline conductor structure
KR100360476B1 (ko) * 2000-06-27 2002-11-08 삼성전자 주식회사 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법
US6437389B1 (en) * 2000-08-22 2002-08-20 Micron Technology, Inc. Vertical gate transistors in pass transistor programmable logic arrays
US6537912B1 (en) 2000-08-25 2003-03-25 Micron Technology Inc. Method of forming an encapsulated conductive pillar
DE10041749A1 (de) 2000-08-27 2002-03-14 Infineon Technologies Ag Vertikale nichtflüchtige Halbleiter-Speicherzelle sowie Verfahren zu deren Herstellung
US6436770B1 (en) * 2000-11-27 2002-08-20 Chartered Semiconductor Manufacturing Ltd. Method to control the channel length of a vertical transistor by first forming channel using selective epi and source/drain using implantation
US6570207B2 (en) 2000-12-13 2003-05-27 International Business Machines Corporation Structure and method for creating vertical capacitor and anti-fuse in DRAM process employing vertical array device cell complex
US6424001B1 (en) 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US6531727B2 (en) * 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6496034B2 (en) * 2001-02-09 2002-12-17 Micron Technology, Inc. Programmable logic arrays with ultra thin body transistors
US6559491B2 (en) * 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
US6566682B2 (en) * 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
JP3795366B2 (ja) 2001-10-03 2006-07-12 プロモス テクノロジーズ インコーポレイテッド 記憶素子及びその製造方法
JP3617971B2 (ja) * 2001-12-11 2005-02-09 株式会社東芝 半導体記憶装置
JP4290921B2 (ja) * 2002-04-08 2009-07-08 エルピーダメモリ株式会社 半導体集積回路装置
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US6610575B1 (en) 2002-06-04 2003-08-26 Chartered Semiconductor Manufacturing Ltd. Forming dual gate oxide thickness on vertical transistors by ion implantation
US6936496B2 (en) 2002-12-20 2005-08-30 Hewlett-Packard Development Company, L.P. Nanowire filament
TW200425416A (en) * 2003-05-02 2004-11-16 Nanya Technology Corp Self-alignment process in active area of memory cells with partial vertical channel
US7015104B1 (en) * 2003-05-29 2006-03-21 Third Dimension Semiconductor, Inc. Technique for forming the deep doped columns in superjunction
US7223611B2 (en) * 2003-10-07 2007-05-29 Hewlett-Packard Development Company, L.P. Fabrication of nanowires
US7132298B2 (en) * 2003-10-07 2006-11-07 Hewlett-Packard Development Company, L.P. Fabrication of nano-object array
US7202523B2 (en) * 2003-11-17 2007-04-10 Micron Technology, Inc. NROM flash memory devices on ultrathin silicon
US7087925B2 (en) * 2004-02-09 2006-08-08 Semiconductor Components Industries, L.L.C. Semiconductor device having reduced capacitance to substrate and method
US7262089B2 (en) * 2004-03-11 2007-08-28 Micron Technology, Inc. Methods of forming semiconductor structures
US7407738B2 (en) * 2004-04-02 2008-08-05 Pavel Kornilovich Fabrication and use of superlattice
US7727820B2 (en) * 2004-04-30 2010-06-01 Hewlett-Packard Development Company, L.P. Misalignment-tolerant methods for fabricating multiplexing/demultiplexing architectures
US7247531B2 (en) * 2004-04-30 2007-07-24 Hewlett-Packard Development Company, L.P. Field-effect-transistor multiplexing/demultiplexing architectures and methods of forming the same
US7683435B2 (en) * 2004-04-30 2010-03-23 Hewlett-Packard Development Company, L.P. Misalignment-tolerant multiplexing/demultiplexing architectures
US20050241959A1 (en) * 2004-04-30 2005-11-03 Kenneth Ward Chemical-sensing devices
CA2567156A1 (en) * 2004-05-17 2006-07-20 Cambrios Technology Corp. Biofabrication of transistors including field effect transistors
US7151294B2 (en) * 2004-08-03 2006-12-19 Micron Technology, Inc. High density stepped, non-planar flash memory
US7355230B2 (en) * 2004-11-30 2008-04-08 Infineon Technologies Ag Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
US7326611B2 (en) * 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
US7375012B2 (en) * 2005-02-28 2008-05-20 Pavel Kornilovich Method of forming multilayer film
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7276751B2 (en) * 2005-09-09 2007-10-02 International Business Machines Corporation Trench metal-insulator-metal (MIM) capacitors integrated with middle-of-line metal contacts, and method of fabricating same
KR100688576B1 (ko) * 2005-10-14 2007-03-02 삼성전자주식회사 수직채널 트랜지스터를 갖는 반도체 메모리 장치 및 그제조방법
KR100803697B1 (ko) * 2007-01-18 2008-02-20 삼성전자주식회사 반도체 소자 및 이를 형성하기 위한 방법
US9461182B2 (en) * 2007-05-07 2016-10-04 Infineon Technologies Ag Memory cell
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR100869353B1 (ko) 2007-06-26 2008-11-19 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
KR100900148B1 (ko) * 2007-10-31 2009-06-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8035154B2 (en) * 2007-11-07 2011-10-11 Denso Corporation Semiconductor device including a plurality of memory cells with no difference in erasing properties
JP5623005B2 (ja) * 2008-02-01 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
KR100956601B1 (ko) * 2008-03-25 2010-05-11 주식회사 하이닉스반도체 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법
KR101379508B1 (ko) * 2008-03-28 2014-03-27 삼성전자주식회사 수직 채널 트랜지스터 및 이의 제조 방법
US7974119B2 (en) 2008-07-10 2011-07-05 Seagate Technology Llc Transmission gate-based spin-transfer torque memory unit
TWI368299B (en) * 2008-08-15 2012-07-11 Nanya Technology Corp Vertical transistor and array of vertical transistor
US20100090263A1 (en) 2008-10-10 2010-04-15 Qimonda Ag Memory devices including semiconductor pillars
US9030867B2 (en) * 2008-10-20 2015-05-12 Seagate Technology Llc Bipolar CMOS select device for resistive sense memory
US7936580B2 (en) 2008-10-20 2011-05-03 Seagate Technology Llc MRAM diode array and access method
US7936583B2 (en) 2008-10-30 2011-05-03 Seagate Technology Llc Variable resistive memory punchthrough access method
US7825478B2 (en) * 2008-11-07 2010-11-02 Seagate Technology Llc Polarity dependent switch for resistive sense memory
US8178864B2 (en) 2008-11-18 2012-05-15 Seagate Technology Llc Asymmetric barrier diode
US8203869B2 (en) 2008-12-02 2012-06-19 Seagate Technology Llc Bit line charge accumulation sensing for resistive changing memory
US8242549B2 (en) * 2009-02-17 2012-08-14 International Business Machines Corporation Dynamic random access memory cell including an asymmetric transistor and a columnar capacitor
JP2010219326A (ja) * 2009-03-17 2010-09-30 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP2010245196A (ja) * 2009-04-02 2010-10-28 Elpida Memory Inc 半導体装置およびその製造方法
US8159856B2 (en) 2009-07-07 2012-04-17 Seagate Technology Llc Bipolar select device for resistive sense memory
US8158964B2 (en) 2009-07-13 2012-04-17 Seagate Technology Llc Schottky diode switch and memory units containing the same
JP5666108B2 (ja) * 2009-07-30 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びこれを備えるシステム
US8617952B2 (en) 2010-09-28 2013-12-31 Seagate Technology Llc Vertical transistor with hardening implatation
KR101213931B1 (ko) * 2010-12-14 2012-12-18 에스케이하이닉스 주식회사 수직형 반도체 소자 및 그 제조 방법
US8648426B2 (en) 2010-12-17 2014-02-11 Seagate Technology Llc Tunneling transistors
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US8609492B2 (en) * 2011-07-27 2013-12-17 Micron Technology, Inc. Vertical memory cell
WO2013069102A1 (ja) * 2011-11-09 2013-05-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
US8759178B2 (en) 2011-11-09 2014-06-24 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US10438836B2 (en) 2011-11-09 2019-10-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing a semiconductor device
KR101845977B1 (ko) * 2011-11-21 2018-04-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9153665B2 (en) * 2013-03-11 2015-10-06 Nanya Technology Corporation Method for fabricating semiconductor device
US9111853B2 (en) * 2013-03-15 2015-08-18 Micron Technology, Inc. Methods of forming doped elements of semiconductor device structures
US10008566B2 (en) * 2013-09-12 2018-06-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with reduced electrical resistance and capacitance
US9236326B2 (en) 2014-04-25 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US9673209B2 (en) 2014-05-16 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
JP5869166B2 (ja) * 2015-04-08 2016-02-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US10643906B2 (en) 2017-12-15 2020-05-05 Micron Technology, Inc. Methods of forming a transistor and methods of forming an array of memory cells
US11183389B2 (en) 2019-03-14 2021-11-23 International Business Machines Corporation Fin field effect transistor devices with self-aligned gates
US10937890B2 (en) 2019-04-03 2021-03-02 International Business Machines Corporation Vertical field-effect transistor late gate recess process with improved inter-layer dielectric protection
US20220231122A1 (en) * 2021-01-20 2022-07-21 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
US11985808B2 (en) * 2021-07-05 2024-05-14 Changxin Memory Technologies, Inc. Memory and method for manufacturing same
CN113594162B (zh) * 2021-07-05 2024-02-09 长鑫存储技术有限公司 存储器及其制造方法
US12108588B2 (en) * 2021-07-05 2024-10-01 Changxin Memory Technologies, Inc. Memory and method for manufacturing same
US20230005913A1 (en) * 2021-07-05 2023-01-05 Changxin Memory Technologies, Inc. Memory and manufacturing method thereof
US20240107744A1 (en) * 2022-09-27 2024-03-28 Nanya Technology Corporation Semiconductor device having semiconductor channel layer and method of manufacturing the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5775464A (en) * 1980-10-28 1982-05-12 Semiconductor Res Found Semiconductor device controlled by tunnel injection
JPS61140170A (ja) * 1984-12-13 1986-06-27 Toshiba Corp 半導体記憶装置
DE3671124D1 (de) * 1985-02-13 1990-06-13 Toshiba Kawasaki Kk Halbleiterspeicherzelle.
US5017977A (en) * 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
JPH0682800B2 (ja) * 1985-04-16 1994-10-19 株式会社東芝 半導体記憶装置
US4774556A (en) * 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
US4796228A (en) * 1986-06-02 1989-01-03 Texas Instruments Incorporated Erasable electrically programmable read only memory cell using trench edge tunnelling
JP2735193B2 (ja) * 1987-08-25 1998-04-02 株式会社東芝 不揮発性半導体装置及びその製造方法
JPH01125858A (ja) * 1987-11-10 1989-05-18 Fujitsu Ltd 半導体装置およびその製造方法
US4979004A (en) * 1988-01-29 1990-12-18 Texas Instruments Incorporated Floating gate memory cell and device
US5016067A (en) * 1988-04-11 1991-05-14 Texas Instruments Incorporated Vertical MOS transistor
US5016068A (en) * 1988-04-15 1991-05-14 Texas Instruments Incorporated Vertical floating-gate transistor
US5006909A (en) * 1989-10-30 1991-04-09 Motorola, Inc. Dram with a vertical capacitor and transistor
US4964080A (en) * 1990-03-09 1990-10-16 Intel Corporation Three-dimensional memory cell with integral select transistor
US5071782A (en) * 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5078498A (en) * 1990-06-29 1992-01-07 Texas Instruments Incorporated Two-transistor programmable memory cell with a vertical floating gate transistor
US5146426A (en) * 1990-11-08 1992-09-08 North American Philips Corp. Electrically erasable and programmable read only memory with trench structure
US5258634A (en) * 1991-05-17 1993-11-02 United Microelectronics Corporation Electrically erasable read only memory cell array having elongated control gate in a trench
JPH0567791A (ja) * 1991-06-20 1993-03-19 Mitsubishi Electric Corp 電気的に書込および消去可能な半導体記憶装置およびその製造方法
JPH0613627A (ja) * 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5467305A (en) * 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5382540A (en) * 1993-09-20 1995-01-17 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
KR960016773B1 (en) * 1994-03-28 1996-12-20 Samsung Electronics Co Ltd Buried bit line and cylindrical gate cell and forming method thereof
US5497017A (en) * 1995-01-26 1996-03-05 Micron Technology, Inc. Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
TW365047B (en) * 1996-10-04 1999-07-21 Winbond Electronics Corp Manufacturing method for simultaneously forming trenches of different depths

Also Published As

Publication number Publication date
KR19980070269A (ko) 1998-10-26
TW375795B (en) 1999-12-01
JPH10256510A (ja) 1998-09-25
US6034389A (en) 2000-03-07
US6013548A (en) 2000-01-11
SG66418A1 (en) 1999-07-20
JP3007867B2 (ja) 2000-02-07

Similar Documents

Publication Publication Date Title
KR100267435B1 (ko) 반도체 장치와 그 형성 방법
KR100288494B1 (ko) 반도체장치와그형성방법
KR100295000B1 (ko) 반도체소자및그제조방법
US5874760A (en) 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
US5981332A (en) Reduced parasitic leakage in semiconductor devices
US6316309B1 (en) Method of forming self-isolated and self-aligned 4F-square vertical FET-trench DRAM cells
US6767789B1 (en) Method for interconnection between transfer devices and storage capacitors in memory cells and device formed thereby
US6337497B1 (en) Common source transistor capacitor stack
US5831301A (en) Trench storage dram cell including a step transfer device
US5065273A (en) High capacity DRAM trench capacitor and methods of fabricating same
US5976930A (en) Method for forming gate segments for an integrated circuit
EP0869552A2 (en) DRAM with asymmetrical channel doping
US7122438B2 (en) Semiconductor memory and method of manufacturing the same
KR20030019639A (ko) 반도체 메모리 셀 배열 및 그 제조 방법
KR19990078429A (ko) 매립 장치층의 개선된 제어방법
JPH04233272A (ja) ダブルトレンチ半導体メモリ及びその製造方法
US7348622B2 (en) Memories having a charge storage node at least partially located in a trench in a semiconductor substrate and electrically coupled to a source/drain region formed in the substrate
US20030067024A1 (en) Semiconductor memory device having a multiple tunnel junction pattern and method of fabricating the same
US6440794B1 (en) Method for forming an array of DRAM cells by employing a self-aligned adjacent node isolation technique
US6638817B2 (en) Method for fabricating dram cell array not requiring a device isolation layer between cells
KR0135845B1 (ko) 반도체 메모리장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19971230

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19971230

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20000425

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20000705

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20000706

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee