JPH0613627A

JPH0613627A - 半導体装置およびその作製方法

Info

Publication number: JPH0613627A
Application number: JP3290720A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Yasuhiko Takemura; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1991-10-08
Filing date: 1991-10-08
Publication date: 1994-01-21
Also published as: US5633519A; TW210398B; US5350937A; KR970005695B1

Abstract

(57)【要約】（修正有）【目的】フローティングゲイトを有するＭＯＳ型半導
体装置において、集積度を高め、かつ、作製歩留りの向
上を目的とする。【構成】半導体基板上に、凸状の部分を設け，その側
面に、半導体被膜を形成して、これをフローティングゲ
イト１０３とし、この半導体被膜を覆って，ゲイト電極
１０４を設けた構造を有するＭＯＳ型半導体装置。特
に、このような半導体装置を多数形成して、各半導体装
置のその凸状の部分の頂部は、不純物領域として，ここ
にコンタクトを形成して、ゲイト配線と直行する配線を
設けた不揮発性のＭＯＳメモリー装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の高集
積化技術に関する。本発明では、高集積化に適した半導
体装置を提案し、その作製方法について述べる。本発明
による半導体装置は、特にフローテイングゲイトを有す
る不揮発性メモリー装置に使用される。

【０００２】

【従来の技術】半導体素子の微細化、高集積化に関し
て、多くの研究開発が進められている。特にＭＯＳＦＥ
Ｔと呼ばれる絶縁ゲイト電界効果型半導体素子の微細化
技術の進歩は目ざましい。ＭＯＳとは、金属 (Metal)−
酸化物 (Oxide)−半導体 (Semi-condeuctor) の頭文字
を取ったものである。金属は、純粋な金属でなくとも、
十分に導電率の大きな半導体材料や、半導体と金属の合
金なども含めた広い意味で使用される。また、金属と半
導体の間の酸化物のかわりに、純粋な酸化物だけではな
く、窒化物等の絶縁物も用いられることもあり、そのよ
うな場合には、厳密にはＭＯＳという用語は正しくない
が、以下、本明細書では、窒化物その他の絶縁物を含め
て、このような構造を有する電界効果型素子をＭＯＳＦ
ＥＴ、あるいはＭＯＳトランジスタと称する。

【０００３】通常のＭＯＳトランジスタでは、半導体基
板の上にゲイト酸化物（ゲイト絶縁物）として、酸化珪
素等の酸化物（絶縁物）が形成され、その上にゲイト電
極として作用する金属あるいは半導体等が設けられ、こ
のゲイト電極の電位を制御することによって、下地の半
導体の導電性を制御するものである。

【０００４】しかしながら、ゲイト酸化物の上に、電気
的に独立した半導体膜（これをフローティングゲイトと
いう）を形成し、その上に再び絶縁膜を形成して、ゲイ
ト電極（これをコントロールゲイトという）を設けると
不揮発性メモリーの素子として使用できることが知られ
ている。このような構造を有するメモリーは、通常、Ｅ
ＰＲＯＭあるいはＥＥＰＲＯＭとして市販されているも
のである。その原理は、コントロールゲイト電極に強い
電界をかけることによって、中間のフローテイングゲイ
ト膜に電子やホールといった電荷をトラップさせ、これ
を特定の導電型に帯電させることによって、下地の半導
体の導電性を半永久的に固定してしまおうとするもので
ある。もちろん、例えば、紫外線の照射や電気的な効果
によって、フローテイングゲイトに注入された電荷が取
り除かれてしまった場合には、もとの状態に戻り、つま
りデータは消去される。このような、フローティングゲ
イトを有するＭＯＳトランジスタは記憶セルトランジス
タとして使用される。

【０００５】このような素子を利用したメモリーは、Ｄ
ＲＡＭやＳＲＡＭ等のＲＡＭと違って、記憶保持のため
に電源が不要であり、また、特にＤＲＡＭと比較した場
合に、キャパシタが不要であるので、今後、１６Ｍビッ
ト以上のメモリーを作製せんとする場合には、ビット当
たりのセル面積が小さくでき、高集積化に適するという
ことで、近年特に研究が盛んになった。消去の操作が電
気的におこなえるＥＥＰＲＯＭは、特に注目を集めてい
る。

【０００６】しかしながら、より高集積化を達成せんと
する場合には、現状の技術では様々な問題がある。この
ような素子を用いてメモリー装置を作製しようとした場
合には、この素子だけではメモリーは構成できず、この
素子と同時に選択トランジスタをも形成しなければなら
ない。従来の最も高集積化が達成されたＥＥＰＲＯＭの
構造を図２（Ａ）に示す。図において、２０１はソース
領域、２０２はドレイン領域、２０３はフローティング
ゲイト、２０４はコントロールゲイトである。構造的に
は一体化された素子であるが、動作的には、図中のＰの
点線内の部分は選択トランジスタとして機能し、また、
Ｑの点線内の部分は記憶セルトランジスタとして機能す
る。

【０００７】記憶トランジスタにデータを書き込むとき
には、ドレイン２０２とコントロールゲイト２０４に高
電圧（通常は１０Ｖ以上）をかけて、フローティングゲ
イト２０３に電荷を注入し、データを消去するときに
は、コントロールゲイト２０４とソース２０１を同電位
に保ったまま、ドレインに高電界をかけると、フローテ
イングゲイトの電荷が取り出される。このような書込み
・消去の操作を多く繰り返すと、絶縁膜の特性が悪化す
るので、現在の技術では、１０万回が限度と言われてい
る。

【０００８】データがあるかどうかを調べるには、ドレ
イン２０２に通常のＭＯＳトランジスタの動作する電圧
を印加した状態で、コントロールゲイト２０４に、やは
り通常の電圧をかけてやればよい。この操作で、選択ト
ランジスタＰはＯＮ状態となる。もし、記憶セルトラン
ジスタＱのフローティングゲイトに電荷（半導体基板が
Ｐ型（Ｎ型）、ソース、ドレインがＮ型（Ｐ型）なら電
子（ホール））がトラップされているのなら、記憶セル
トランジスタは上のコントロールゲイトの電界の変化を
受けないので、電流はながれない。しかしながら、フロ
ーテイングゲイトに電荷がない、あるいは逆に帯電して
いる場合には、フローティングゲイトはコントロールゲ
イトの影響を受け、ＯＮ状態となるので電流が流れる。

【０００９】以上は、一般的なＥＥＰＲＯＭの一例であ
り、実際には、フローティングゲイトに電子を注入する
か、ホールを注入するか、あるいは、書込みのときに電
荷を注入するのか、取り去るのかという点で、いくつか
のバリエーションがあるが、その基本的な思想は、選択
トランジスタで、記憶セルトランジスタの状態を外部に
引き出すということである。

【００１０】実際には、このような素子を多数並べて、
図２（Ｂ）のような配線を形成することによって始めて
メモリー装置として機能する。この図において、Ｘ、
Ｘ’はワード線、Ｙ、Ｙ’はビット線と呼ばれるもので
ある。ワード線のいずれかを選択した状態で、特定のビ
ット線に注目していると、その交差する部分の記憶セル
トランジスタにデータが入っていれば、信号が検知さ
れ、そうでないと信号は検知されない。

【００１１】最も単純には、この一体化した素子を１つ
使用して１ビットの記憶セルとしてもよいが、精度を高
めるためには、同じセルを２つ用意し、片方にはデータ
を書込み、もう片方にはデータを書き込まないで、この
２つのセルからくる信号を比較する方法が取られる。す
なわち、２つのセルから送られてくる信号の電位の差が
あれば、データがあり、電位差がなければデータがない
というように判断できる。このような方法を採用すれ
ば、メモリー容量は半減するが、高集積化とともに、ビ
ット線に雑音が重畳するようになると、精度を高めるた
めにはこのような方法を採用することが望ましい。

【００１２】さて、このようなトランジスタ素子は、高
集積化に関して、いくつかの問題点を有している。ま
ず、図２（Ａ）から明らかなように、素子の幅として
は、Ｌ₁＋Ｌ₂が最小限である。ここで、Ｌ₁およびＬ
₂の最小値とは、加工精度そのものであり、現状の技術
では、量産性を考慮すると、０．５μｍが限度である。

【００１３】したがって、この素子のゲイト部分だけ
に、最小でも１μｍが必要となる。また、これは、広く
ＭＯＳ型半導体装置全般に関して重大な問題であるが、
ソース、ドレイン領域にはコンタクトを設けることが必
要で、そのコンタクトは、ゲイト部分よりも下に位置す
る分、大きめの面積を割く必要があった。具体的には、
全ての素子ソース領域を接続して、接地準位あるいは電
源供給線とし、ドレイン領域には、直径数μｍのコンタ
クトを形成して、金属配線をゲイト配線に直交して形成
した。この場合には、金属配線は、ゲイト配線の上層に
位置し、層間絶縁膜に形成された穴を通して、基板面に
形成されたドレイン領域まで下りてくる必要があった。
そのため、コンタクト部分からビット線に達するまでの
接続部分は長い距離があり、配線の断線やコンタクト不
良は重大な問題であった。例えば、タングステンのＣＶ
Ｄ成膜法による、コンタクトホール埋め込みの技術はこ
のような問題に対処するために考え出されたものであっ
た。コンタクトホールの埋め込みという特殊な技術を用
いない場合には、コンタクトの面積を大きくすること
や、コンタクトホールを広げること、あるいは、コンタ
クトホールをコーン状にすること等の技術が必要とされ
るが、いずれも高集積化には逆の技術である。

【００１４】次の問題点は、ＥＥＰＲＯＭを作製する場
合にはセルフアライン方式が採用できず、したがって、
マスクプロセスが増えることである。実際、ＥＥＰＲＯ
Ｍの動作において、ドレインからのトンネル電流注入の
必要上、ある程度は、フローティングゲイト２０３が、
ドレイン領域２０２と重なることが要求される。しかし
ながら、その重なりを得るために、プレーナ・フォトリ
ソグラフィー技術を採用すれば、現在の技術では、フォ
トマスクのずれは、０．２μｍ以上は考慮しなければな
らないので、確実に、ドレイン領域とフローティングゲ
イトが重なるためには、その重なりの領域は０．４μｍ
以上が要求される。もし、これ以下であれば、その重な
りのばらつきは５０％以上にもなってしまい、素子の歩
留りに重大な問題をもたらす。

【００１５】従来のＥＥＰＲＯＭのメモリー領域の作製
は、主要なものだけでも、以下のような工程を必要とす
る。丸数字はマスクプロセスの番号である。（１）半導体基板上に素子分離領域（ＬＯＣＯＳ）の
形成（２）ドレイン領域２０２の形成（３）フローティングゲイトの形成（４）コントロールゲイト（ワード線）の形成（５）ソース領域２０１の形成（６）層間絶縁物の形成とドレインへのコンタクトホ
ールの形成（７）ビット線の形成このような工程はほとんどマスクプロセス（マスクが不
要なのは、セルフアライン的に形成できる（５）だけで
ある）を必要とし、いずれも、精度が０．２μｍ以下で
あることが要求される。したがって、結果的に、ＤＲＡ
Ｍ（マスクプロセス５枚）などと比べると、歩留りの低
下を招く。

【００１６】将来的には、ＥＥＰＲＯＭは、フラッシュ
メモリーという特殊な不揮発性メモリーとして、ＤＲＡ
Ｍにとってかわるメモリー素子と目されているが、歩留
りが高ければ、ビットあたりの単価が割高のものとな
り、競争力の低下を招く。

【００１７】

【発明が解決しようとする課題】本発明は、上記で提起
した問題の一部、あるいは全部を解決するためになされ
たものである。すなわち、本発明では、より集積度の高
い素子構造を提案し、そのためのプロセスを提案する。
また、本発明では、マスクプロセスの工程を減らし、あ
るいは、マスクプロセスに要求される精度を緩和し、歩
留りの向上する素子構造およびそのプロセスを提案す
る。

【００１８】

【問題を解決する方法】本発明は、従来は、平面的に配
置されていたＭＯＳトランジスタを立体的に配置するこ
とによって、これらの問題の解決をはかる。すなわち、
従来は平面的に配置されていたソースとドレイン間のチ
ャネル形成領域を垂直に立てることによって、その部分
の面積を削減する。本発明の基本は、半導体基板上に凸
上の部分を形成し、その側面をチャネル形成領域とし、
その頂上部を不純物領域（ソースもしくはドレイン）の
一方とし、底部に、他の不純物領域を設け、このチャネ
ル形成領域の側面にゲイト電極を形成することにある。
その結果、ゲイトも垂直に立つことが要求される。しか
しながら、例えばＥＥＰＲＯＭにおいては、フローティ
ングゲイトを有する記憶トランジスタと、通常の構造を
有する選択トランジスタの２種類のトランジスタを形成
しなければならない。本発明を用いた場合には、作製の
簡略化から、ＥＥＰＲＯＭにおける選択トランジスタ部
分は平面的な配置とし、記憶セルトランジスタ部分を垂
直化することを特色とする。

【００１９】また、ＥＥＰＲＯＭのような特殊なトラン
ジスタでなくとも、本発明を一般的なＭＯＳトランジス
タに適用すれば、面積の節約（高集積化）が成されるこ
とは容易に察しがつくことであるが、それとともに、本
発明におけるように、不純物領域の一方をゲイト電極・
配線よりも高い位置に形成したということは、その不純
物領域にコンタクトを形成する場合には極めて都合のよ
いことである。したがって、例えば、ＥＥＰＲＯＭ装置
を作製する場合にも、メモリー領域と周辺領域の双方に
本発明を採用することが望ましい。

【００２０】図１は、本発明の技術思想を表現するため
の概略図である。その細部は必ずしも正確に記述されて
はいないが、本発明を理解するには十分なものである。
図１の（Ａ）は、本発明によるＥＥＰＲＯＭの素子の断
面の概略を示した。この図では、４つの素子が描かれて
いる。以下では、右から２つめの素子について説明する
が、他の素子も全く同等である。図から明らかなよう
に、半導体基板上に凸上の部分が設けられ、その頂上部
は、ドレイン領域１０２となっている。このドレイン領
域は、ＥＥＰＲＯＭを形成する場合には、その厚みが、
フローティングゲイトと最適な重なりを実現できるよう
に精密に形成され、また、通常のＭＯＳトランジスタと
して使用される場合には、ほとんど厚みがないように形
成される。あるいは、ＬＤＤと同様の構造を形成しよう
とする場合には、２段階以上の不純物濃度の異なる不純
物層を形成してもよい。

【００２１】また、ＥＥＰＲＯＭにおいて、効果的に電
界放射によってトンネル電流をフローティングゲイトに
注入する、あるいは取り除くためには、従来のＥＥＰＲ
ＯＭでは、特定の部分のゲイト酸化膜の厚さを極めて薄
く作製していたが、そのためには、特別なパターニング
工程が必要であった。

【００２２】例えば、本発明によって同様な部分を形成
しようとすれば、この不純物領域の構成を変えることに
よってなすことができる。すなわち、不純物濃度の低い
層によって、不純物濃度の高い層をサンドイッチ状には
さんだ構造とすればよい。このようにすることによっ
て、中央の不純物濃度の高い領域に効果的に電界が集中
し、トンネル電流を流すことができる。

【００２３】この不純物領域の形成は、不純物の縦方向
の拡散を制御すれば良いので、実質的には、２０ｎｍも
の細かさで制御することが可能である。したがって、従
来のプレーナー型のＭＯＳトランジスタにおける不純物
領域の形成に比べると格段に微細な不純物領域を形成す
ることが可能である。

【００２４】一方、半導体基板の底部には、ソース領域
１０１が設けられている。そして、凸上部分に張りつく
ようにフローティングゲイト１０３とコントロールゲイ
ト１０４が形成されている。フローテイングゲイトを形
成しなければ通常のＭＯＳトランジスタである。

【００２５】さらに、コンタクトホール１０７を通し
て、ビット線として機能する配線１０６が不純物領域１
０２を接続している。このようなビット線等の配線を形
成するうえでも、本発明は有利である。すなわち、本発
明では、不純物領域の一方が、ゲイト電極よりも上に位
置しているため、従来のような深いコンタクトホールは
必要とされないのである。したがって、コンタクトに必
要な部分の面積は、従来の方法に比べて著しく少なくて
良く、また、断線や接触不良の問題も少なく、歩留りの
向上につながる。

【００２６】従来の方法では、コンタクトホールの深さ
を浅くしようとした場合には、ゲイト配線の段差だけ配
線は上下した。このような段差の存在は、配線の断線と
いう問題に直結している。しかしながら、また、そのよ
うな上下を抑えるために、層間絶縁物を平坦化したうえ
に配線を形成した場合には、コンタクトホールが深くな
ってしまった。

【００２７】本発明では、コンタクトホールを浅く、か
つ配線の上下や段差を減らすことが可能であり、このこ
とだけによってもたらされる歩留りの向上は著しいもの
である。

【００２８】ここで、注目すべきことは、このような形
状の素子には、図中の点線部Ｑで示されるような記憶ト
ランジスタが、垂直に形成され、一方、点線部Ｐで示さ
れる選択トランジスタが水平に形成されていることであ
る。

【００２９】さらに注目すべきことは、先の従来のＥＥ
ＰＲＯＭで問題とした微細加工の限度であるが、図１の
例では、実質的にこの凸部の幅Ｌに限定されるというこ
とである。このことは、後に説明するプロセスを見れば
明らかであるが、ゲイト部分の形成には、実質的にマス
クプロセスは存在しないのである。ゲイト部分の形状
は、その下地の凸部を形成することによって決定され、
また、その厚さ等は、ゲイト部分の形成に使用される被
膜の厚さや、その異方性エッチングの程度によって決定
される。したがって、本発明を採用すれば、最小加工精
度が０．５μｍであっても、１つ当たりの素子に要する
幅は１μｍ以下、最も高密度に配置した場合には０．５
μｍとできるのである。従来の方法（図２）では、少な
くとも５μｍを必要としていた。

【００３０】図１（Ｂ）は、このような素子をマトリク
ス状に組んで、ＥＥＰＲＯＭを形成したものを上から見
たものである。この図の中に、８ビットのメモリーが存
在する。図において、１０１は、ソース領域で、これら
は、全て一体化してゲイト配線と平行に配置され、電源
供給線として機能する。１０２は凸部の頂上に形成され
たドレイン領域である。１０３は、凸部の側面に垂直に
形成されたフローティングゲイトであり、１０４はコン
トロールゲイトである。このコントロールゲイト１０４
は、図では、縦につながって、ワード線を形成してい
る。１０５は、凸部の各素子を分離するために設けられ
た厚い絶縁物で、従来のＬＯＣＯＳと同様な機能を有す
るものである。そして、１０６は、ビット線であり、こ
れは、コンタクトホール１０７を介して、各ドレイン領
域と接続している。

【００３１】図６は図１（Ｂ）の回路図である。今、全
ての素子のフローティングゲイトに電子が注入されない
状態になっているとする。そして、そのうちのＴ₁₃の素
子のフローティングゲイトだけに電子を注入するとしよ
う。そのために、電源供給線（ソース配線）Ｓ₁、
Ｓ₂、Ｓ₃の電位は０に保ち、ワード線（ゲイト配線）
Ｇ₁、Ｇ₂、Ｇ₄の電位をＶ₀、Ｇ₃の電位をＶ₁、ビ
ット線（ドレイン配線）Ｄ₁の電位をＶ₂に、Ｄ₂の電
位をＶ₃にしたとする。このとき、素子Ｔ₁₁、Ｔ₁₂、Ｔ
₁₄のゲイトとドレイン間の電圧は（Ｖ₀−Ｖ₂）であ
り、素子Ｔ₁₃では（Ｖ₁−Ｖ₂）であり、素子Ｔ₂₁、Ｔ
₂₂、Ｔ₂₄では（Ｖ₀−Ｖ₃）であり、素子Ｔ₂₃では（Ｖ
₁−Ｖ₃）である。ここで、Ｖ_th以上の電位差が生じた
場合に、トンネル電流が起こり、電子が注入されるとす
れば、以下の不等式がなりたつ。 −Ｖ_th＜Ｖ₀−Ｖ₂＜Ｖ_th Ｖ₁−Ｖ₂＞Ｖ_th −Ｖ_th＜Ｖ₀−Ｖ₃＜Ｖ_th −Ｖ_th＜Ｖ₁−Ｖ₃＜Ｖ_th

【００３２】ここで、各電位差に下限が設定されたの
は、それ以下の電圧が印加された場合には、既に記憶さ
れているデータが消されてしまう（既にある電子がフロ
ーティングゲイトから抜けてしまう）からである。これ
は、４元の連立不等式であり、一般的な解を求めること
は面倒であるが、例えば、Ｖ_th＝２Ｖとしたときに、Ｖ
₀＝０、Ｖ₁＝２Ｖ、Ｖ₂＝−Ｖ、Ｖ₃＝Ｖはその解の
１つであり、このとき、Ｖ₀−Ｖ₂＝Ｖ、Ｖ₁−Ｖ₂＝
３Ｖ、Ｖ₀−Ｖ₃＝−Ｖ、Ｖ₁−Ｖ₃＝Ｖであるので、
上記の条件を満たす。すなわち、ワード線に印加する電
圧を０と２Ｖの２種類とし、ビット線に印加する電圧を
Ｖと−Ｖの２種類とすることによって、任意の素子に情
報を入力できる。

【００３３】これは、動作の一例であり、その他に様々
な動作モードが想定できるが、ここではいちいち取り上
げない。

【００３４】図１のような構造を有するものを作製する
には、いくつかの方法が考えられるが、その代表的なプ
ロセスは以下のようになる。（１）半導体表面への不純物領域（ドレイン）の形成（２）凸状部の形成（３）フローティングゲイトとなる皮膜の形成（成膜
と異方性エッチング）（４）素子分離領域の形成とフローティングルゲイト
の不要部のエッチング（５）コントロールゲイトの形成（成膜と異方性エッ
チング）（６）層間絶縁物の形成とコンタクトホールの形成（７）ソース領域の形成（８）ドレイン配線の形成このように工程数は増えたように見えるが、実際のマス
クプロセスは著しく削減することができた。また、マス
クプロセスは特にＥＥＰＲＯＭ構造に関係する部分の作
製に関するものではないので、本発明を用いて通常のＭ
ＯＳトランジスタを作製する場合にもマスクプロセスの
数は変わらない。

【００３５】本発明を実施するためのプロセス例を図３
および図４を用いて以下に示す。本発明によって、ＥＥ
ＰＲＯＭのごとき装置を大規模に形成しようとすれば、
各トランジスタ間の分離に注意して作製しなければなら
ない。そのためには、例えば、図４に示すように、従来
の，ＬＯＣＯＳ法やその他の様々な素子間分離技術を採
用するとよい。

【００３６】図４にしたがって、素子間分離技術の例を
説明する。まず、半導体基板４０１上に不純物領域４０
２を形成する。半導体基板としては、各種の半導体が使
用できるが、シリコンを用いる場合には（１００）面を
用いるとよい。そうすれば、側面も基板平面もいずれも
（１００）面である。不純物領域の厚さは、１０〜５０
０ｎｍとするとよい。最適な厚さはその素子の目的によ
って設計される。例えば、ＥＥＰＲＯＭとして使用する
場合には、その厚さは１００〜５００ｎｍとして、電荷
のフローティングゲイトへの注入を促進させる必要があ
る。また、通常のＭＯＳトランジスタとして用いる場合
には、この層の厚さが大きいと、ゲイト電極との重なり
が大きくなるので、薄い方が好ましい。また、その不純
物濃度を２段階以上にわけて形成した場合には、プレー
ナー型ＭＯＳトランジスタで用いられるＬＤＤ構造に近
い不純物領域となる。

【００３７】不純物領域の形成方法としては、公知のイ
オン注入法等を利用した不純物拡散法であってもよい
し、あるいは、半導体基板上に不純物を含んだ半導体を
エピタキシャ成長させてもよい。または、単に、不純物
を含む多結晶半導体を形成してもよい。いずれの方法も
公知の技術であり、その採用にあたっては、それぞれの
長所短所を見極めて決定しなければならない。不純物拡
散の方法は最も一般的な方法であろう。エピタキシャル
成長法は、シリコンの場合にはその成長温度が高く、し
たがって、不純物の意図しない拡散という問題がある。
しかし、半導体の結晶界面は清潔で、ガリウム砒素半導
体等の化合物半導体では適していると思われる。多結晶
半導体の成膜は最も単純な方法であるが、単結晶半導体
と多結晶半導体の界面に欠陥が生じやすい。

【００３８】さて、次に、図４（Ｂ）に示すように、半
導体基板をストライプ状にエッチングして、溝４０３を
形成する。これは、公知のフォトリソグラフィー法を用
いればよい。

【００３９】そして、図４（Ｃ）に示すように、この基
板の表面に選択的に窒化珪素等の耐酸化性のある被膜４
０４を形成する。この形成にあたっては、このような窒
化珪素の被膜が、凹凸の細部にまで形成される必要があ
る。そのためには従来の減圧ＣＶＤ法でもよいが、基板
に対するダメージが小さくステップカバレージのよい光
ＣＶＤ法を採用するとよい。窒化珪素はの下には、応力
緩和のために酸化珪素等の被膜を形成してもよい。

【００４０】このようにして、半導体基板の一部は露出
され、一部は窒化珪素膜等で覆われる。最後に、基板を
スチーム酸化等の方法で酸化すると、窒化珪素等の被膜
４０４で覆われていない部分は酸化されて、厚い酸化物
４０５が形成される。窒化珪素等の被膜を除去すれば図
４（Ｄ）が得られる。このようにして、素子分離領域が
形成される。図では溝の部分を分断するように酸化物を
形成してある。しかしながら、このようなパターンを採
用すると、基板の底部（凹部）を電源供給線として使用
したい場合には、後で酸化物４０４によって分断される
ので、電源供給線が形成できない。したがって、そのた
めには、予め、窒化珪素等の被膜で溝の底部の一部ある
いは全部を覆って、電源供給線の部分が酸化されないよ
うにしておく必要がある。以上の方法は従来のＬＯＣＯ
Ｓ法をそのまま本発明に適用したものであるが、いくつ
か不都合な点がある。したがって、必要に応じて変更さ
れなければならない。

【００４１】例えば、ＥＥＰＲＯＭ等を作製する場合に
は、凸部の側面にそってフローティングゲイトを形成す
るための半導体被膜を形成する必要があるのであるが、
これは、半導体側面にそって連続して形成されるので、
後で、フォトリソグラフィー法によって各素子ごとに分
断されなければならない。しかし、この分断の作業は結
局は素子間の分離と同じことであるので、酸化物の形成
とフローティングゲイトのパターニングを同時におこな
うことができる。すなわち、素子間分離の工程を後でお
こなうことによってマスクプロセスを節約できる。

【００４２】その詳細については、以下の図３をもとに
した説明の際に述べる。以下では、ＥＥＰＲＯＭを作製
する場合について記述する。以下の記述は、大雑把なプ
ロセスについて述べたものであり、発明を実施する者の
要求する特性を得るためには、一部設計変更しなければ
ならない場合がある。

【００４３】まず、図４の全ての作製方法、あるいは一
部の方法を用いることによって、半導体基板３０１上に
凸部３０２が形成される。凸部の幅は、採用する設計ル
ールによって決められる。例えば５００ｎｍとしよう。
電子線露光やＸ線露光という技術を採用すれば、より微
細なパターンを形成できるが、得られる素子の特性や、
後のコンタクト形成の限界を考慮して設計しなければな
らない。また、凸部の高さは、凸部の幅と同程度が望ま
しい。しかし、これは記憶トランジスタのチャネル長を
決定する要因であるので、一概には言えない。２００〜
８００ｎｍが適している。凸部３０２の頂上には不純物
領域３０３が形成されている。そして、次に熱酸化法等
の方法によってゲイト酸化膜として機能する酸化膜３０
６が形成される。その厚さとしては１０〜１００ｎｍが
好ましい。半導体としてシリコンを使用する場合には公
知の熱酸化法によって形成された酸化珪素が適してい
る。特に熱酸化法は凸部の側面にも均等に酸化膜を形成
することができるので好適である。

【００４４】さらに、その上に半導体被膜（シリコンや
ゲルマニウム等）３０５を形成する。その厚さとして
は、１０〜５００ｎｍが好ましい。特に高集積化を目的
とする場合には、薄い方が好ましい。この被膜の形成も
ステップカバレージよく行われることが必要である。特
に凸部の側面は被膜が形成されにくいので注意が必要で
ある。以上のようにして、図３（Ａ）を得る。

【００４５】次に、バイアス反応性イオンエッチング等
の、公知の異方性（方向性ともいう）エッチング法によ
って、上記半導体膜のエッチングをおこなう。半導体膜
のエッチングだけでその工程を終了してもよいが、側面
以外の半導体膜を完全にエッチング除去するために、下
地の酸化珪素膜や、基板も少々エッチングしてよい。こ
のようにして、図３（Ｂ）が得られる。このエッチング
の過程で、凸部の側面以外の半導体膜は完全に除去され
る。側面には半導体膜３０７が残存するが、半導体膜と
下地の酸化膜の密着性がよくないと半導体膜が剥離して
しまうので、半導体膜の作製には十分注意しなければな
らない。

【００４６】図３（Ｂ）では、半導体基板もエッチング
されている様子が示されているが、このようなオーバー
エッチは後に、選択トランジスタを形成したときに、チ
ャネル形成領域を長くするという効果を有する。チャネ
ル長は極端に短いと、短チャネル効果という問題が生じ
るので、適切な値にとどめる必要があり、このような部
分がチャネル長の長さを決定するうえで有効に作用する
というのも本発明の特色である。

【００４７】さて、図では、示さないが、図３（Ｂ）の
工程が終了した後、溝にそって一続きに形成された半導
体膜３０７を各素子ごとに分断する工程はおこなわれ
る。そして、もし、最初に素子間分離の工程が行われて
いなかった場合には、このときに同時に素子間分離領域
を形成することができる。その様子を図５に示す。

【００４８】図５は、２つの凸上部分の断面である。凸
部のそれぞれの側面には、図３（Ｂ）までのプロセスに
よって、半導体被膜が形成されている。そして、その上
に酸化珪素膜（厚さ１０〜１００ｎｍ）と窒化珪素膜５
０１（厚さ２０〜４００ｎｍ）が形成されている。この
被膜の形成は、ステップカバレージよくおこなうことが
要求される。そして、全体にフォトレジスト５０２を塗
布し、露光して素子間分離領域とする部分（酸化物を形
成する部分）のレジストを除去する。図５（Ａ）は、そ
のような状態を示している。

【００４９】次に、この状態で等方的なエッチングをお
こなう。異方性エッチングでは、凸部の側面がエッチン
グされない恐れがあるのでよくない。このエッチング工
程で窒化珪素膜が除去される。その状態を図５（Ｂ）に
示す。

【００５０】最後に、熱酸化法によって、窒化珪素の除
去された領域だけを選択的に酸化して、酸化物５０３を
形成する。酸化物の厚さは０．１〜１．０μｍが適当で
ある。この様子を図５（Ｃ）に示す。この酸化の工程
は、従来のプレーナー型半導体素子の作製に用いられた
ＬＯＣＯＳ法の酸化条件を採用すればよい。この酸化工
程によって、側面の半導体被膜（図３では３０７に対応
する）も同時に酸化されてしまう。

【００５１】別の手法も採用できる。例えば図５（Ａ）
と同様に、レジストを必要な部分だけ除去した状態でエ
ッチングをおこない、頂上部の不純物領域と側面の半導
体被膜を除去する。このエッチングは等方性エッチング
が好ましい。その後、例えば光ＣＶＤ法によって、レジ
ストをつけたまま酸化物を堆積させ、リフトオフ法によ
って、レジスト上に堆積した酸化物は除去して、レジス
トのない領域に堆積した酸化物だけを残存させればよ
い。この方法を採用するにあたっては、酸化物の堆積手
段として、低温でおこなえることと、ステップカバレー
ジのよいことが要求される。

【００５２】いずれの方法を採用するとしても、この素
子分離領域を形成するのに必要なマスクプロセスは１回
である。先に図４に示すような方法で、予め素子分離領
域を形成した場合には、半導体被膜３０７を分断するだ
けで十分であるが、その場合には、素子分離領域の形成
と半導体膜３０７の分断のためにそれぞれ１回、計２回
のマスクプロセスが必要であり、歩留りの低下が懸念さ
れる。以上のべたプロセスをまとめると以下のものが可
能である。

【００５３】プロセスＡ（１）不純物層（図４の４０２）の形成（２）溝（図４の４０３）の形成（３）素子分離領域の形成（図４の４０５）（４）半導体被膜（図３の３０７）の形成（５）半導体被膜（図３の３０７）の分断

【００５４】プロセスＢ（１）不純物層（図４の４０２）の形成（２）溝（図４の４０３）の形成（４）半導体被膜（図３の３０７）の形成（５）半導体被膜（図３の３０７）の分断および素子分
離領域の形成

【００５５】以上のことから明らかなように、ここまで
のプロセスで必要とされるマスクの枚数は最大で３枚、
最小で２枚である。

【００５６】次に、再び図３にもどって説明を続ける。
反動他被膜３０７を分断した後、例えば熱酸化法によっ
てゲイト酸化物層３０８を形成する。この後、ゲイト配
線（コントロールゲイト）を形成するための被膜３０９
を形成する。これは、多結晶シリコン等の半導体被膜
や、タングステン、クロム等の金属被膜、あるいは、そ
の珪化物、もしくはシリコンとそれらの多層構造物がよ
い。このようにして、図３（Ｃ）が得られる。その後、
再び、異方性エッチングによって凸部の側面部分以外の
被膜３０９を除去して、ゲイト配線３１０を形成する。
このゲイト配線は、凸部の側面にそって走っていること
に注目すべきである。また、このゲイト配線の形成はマ
スクプロセスによらないことが本発明の特徴とすること
である。

【００５７】そして、イオン注入法等の公知の不純物拡
散法によって不純物領域３１１を形成する。この不純物
領域の形成は、ゲイト配線３１０をマスクとしてセルフ
アライン的におこなわれる。また、従来のプレーナー型
ＭＯＳＦＥＴで使用されたＬＤＤ領域を形成するには、
ゲイト配線の上に、さらに別の絶縁物膜を形成して、同
じく異方性エッチングをおこなって、スペーサーを形成
し、それをマスクとしてさらなる不純物拡散をおこなえ
ばよい。ここでは、その詳細については述べない。ま
た、本発明人らの発明である特願平３−２３８７０９乃
至同３−２３８７１２の技術を本発明でのＬＤＤの形成
に使用することも可能である。

【００５８】最後に層間絶縁物３１２を形成する。この
層間絶縁物の形成には、公知のエッチバック法等による
平坦化技術を使用できる。そして、コンタクトホール３
１３を形成し、金属配線３１３を形成する。コンタクト
ホールの形成と、金属被膜のパターニングのためにそれ
ぞれマスクが必要である。すでに述べたように、本発明
においては、このコンタクトホールは浅くてよく、微細
加工に適している。

【００５９】以上の工程によって、ＥＥＰＲＯＭ素子が
形成される。必要なマスクの枚数は４枚ないし５枚であ
り、従来のプロセスで必要だったマスクの枚数を著しく
削減することができる。以上で記述されたプロセスは基
本的なものばかりであり、より付加価値の高い素子を形
成せんとすれば、さらに、いくつかのプロセスを加える
必要があるのは言うまでもない。また、周辺回路とメモ
リー部分の形成プロセスの違いから、上記のプロセスに
変更が加えることも必要であろう。しかしながら、本発
明では、個々のプロセスについてはこれ以上詳細に言及
しない。以下に、本発明を利用した実施例を数件取り上
げ、説明する。

【００６０】

【実施例】『実施例１』図７（Ａ）に第１の実施例を
示す。図７（Ａ）に示されている例は、本発明の凸状の
領域を有する半導体基板上に形成されたＭＯＳトランジ
スタ（図では２つのトランジスタが描写されている）を
示している。

【００６１】図において、７０１および７０２は不純物
領域で、不純物濃度は０．１×１０²⁰〜２．０×１０²⁰
ｃｍ^-3である。特に不純物領域７０２の深さは、１０〜
２０ｎｍである。また、７０３はゲイト電極である。図
から明らかなように、ゲイト電極と不純物領域２の重な
りが小さく、その部分の寄生容量が小さくなる。

【００６２】『実施例２』図７（Ｂ）に第２の実施例
を示す。図７（Ｂ）に示されている例は、本発明の凸状
の領域を有する半導体基板上に形成され、低濃度不純物
領域（ＬＤＤ領域）を有するＭＯＳトランジスタ（図で
は２つのトランジスタが描写されている）を示してい
る。図において、７０４、７０８は高濃度不純物領域
で、その不純物濃度は０．１〜２．０×１０²⁰ｃｍ^-3で
ある。また、これらの不純物領域に隣接して設けられた
領域７０５、７０８は、ＬＤＤ領域であり、その不純物
濃度は０．２〜５．０×１０¹⁸ｃｍ^-3である。また、領
域７０６はゲイト電極である。このうち、領域７０７お
よび７０８は、半導体基板上に凸状の部分が形成される
前に作製される。また、領域７０４、７０５は通常のＭ
ＯＳＦＥＴでのＬＤＤ作製技術や、本発明人等の発明に
よる技術を用いて作製される。

【００６３】図では、ソース側、ドレイン側の両方にＬ
ＤＤ領域を設けたが、どちらか一方のみにＬＤＤ領域を
形成することも可能である。

【００６４】『実施例３』図８（Ａ）に第３の実施例
を示す。図８（Ａ）に示されている例は、本発明の凸状
の領域を有する半導体基板上に形成されたＥＥＰＲＯＭ
素子（図では２つのＥＥＰＲＯＭ素子が描写されてい
る）を示している。ここで、８０１、８０２は不純物領
域であり、８０３はフローティングゲイト、８０４はコ
ントロールゲイトである。この素子の作製には、上述の
プロセスを援用すればよい。

【００６５】ここで、フローティングゲイトのゲイト酸
化膜の厚さが図に点線円で示す領域８０５では、他の部
分に比べて薄くなっている。このように、ゲイト酸化膜
を薄くすることによって、コントロールゲイトに高い電
圧（１０〜２０Ｖ）をかけたときにトンネル電流が流れ
て、フローティングゲイトに蓄積される。

【００６６】このようなゲイト酸化膜を部分的に薄くす
るには、凸状の部分の表面にフローティングゲイトを作
製するための半導体被膜を形成する前に、ゲイト酸化膜
を形成する工程において、一度ゲイト酸化膜を形成した
後に、プラズマ等方エッチングをおこなって、凸状の部
分の上部の酸化膜だけをエッチングすればよい。その
後、再び、ゲイト酸化膜を形成することによって図のよ
うな構造を得ることができる。

【００６７】『実施例４』図８（Ｂ）に第３の実施例
を示す。図８（Ｂ）に示されている例は、本発明の凸状
の領域を有する半導体基板上に形成されたＥＥＰＲＯＭ
素子（図では２つのＥＥＰＲＯＭ素子が描写されてい
る）を示している。ここで、８０６、８０７、８０８、
８０９は不純物領域であり、８１０はフローティングゲ
イト、８１１はコントロールゲイトである。この素子の
作製には、上述のプロセスを援用すればよい。

【００６８】ここで、不純物領域８０７、８０８、８０
９の不純物濃度は、８０８が最も大きくなるように作製
する。このようなサンドイッチ状の構造の作製は、凸部
形成の前の不純物拡散によって形成すればよい。このよ
うな構造を使用することにより、特に図中の点線円８１
２の中央部、すなわち、不純物層８０８の部分からトン
ネル電流が発生する。これは、不純物濃度の勾配による
ものである。このような構造とすることによって、電荷
注入を安定しておこなえる。

【００６９】

【発明の効果】本発明によって、集積度の高い半導体装
置を作製することができた。本発明は、特に、従来２つ
のトランジスタもしくは２つのトランジスタ部が必要な
ため集積化が遅れていたＥＥＰＲＯＭの集積化に格段の
技術進歩をもたらしたものである。また、本発明を、Ｅ
ＥＰＲＯＭ以外の半導体集積回路の作製に応用しても、
本発明の特徴の一部あるいは全部の恩恵を受けることが
でき、例えば、ＥＥＲＰＭ装置（集積回路）を作製する
ときに、メモリー領域は本発明を使用することは当然と
して、周辺回路にまで本発明の素子を使用することは、
工程の一体化と集積化の観点から望ましいものである。

【図面の簡単な説明】

【図１】本発明によるＥＥＰＲＯＭ装置の概略を示す。

【図２】従来法によるＥＥＰＲＯＭ装置の概略を示す。

【図３】本発明によるＥＥＰＲＯＭ素子の作製工程の例
を示す。

【図４】本発明による凸状の部分と、素子分離領域の作
製工程の例を示す。

【図５】本発明による素子分離領域の作製工程の例を示
す。

【図６】本発明によるＥＥＰＲＯＭ装置の回路図を示
す。

【図７】本発明によるＭＯＳＦＥＴの例を示す。

【図８】本発明によるＥＥＰＲＯＭ素子の例を示す。

【符号の説明】

１０１ソース領域１０２ドレイン領域１０３フローティングゲイト１０４コントロールゲイト（ワード線）１０５素子分離領域１０６ビット線１０７コンタクトホール

Claims

【特許請求の範囲】

【請求項１】半導体基板上に設けられ、その頂上部に
高濃度に不純物の添加された領域を有する凸状の部分
と、その側面に沿って形成された半導体被膜と、前記半
導体被膜の一部もしくは全部を覆って形成されたゲイト
電極とを有することを特徴とするＭＯＳ型半導体装置。
【請求項２】半導体基板上に複数の凸状の部分を有
し、その側面にそって設けられた複数の半導体被膜と、
前記半導体被膜の一部もしくは全部を覆って形成された
ゲイト配線と、前記ゲイト配線と直交し、前記凸状部分
の頂上部にコンタクトを有する配線とを有することを特
徴とするＭＯＳ型半導体装置。
【請求項３】半導体基板上に複数の凸状の部分を有
し、その側面にそって設けられたワード配線と、前記ワ
ード配線に直交し、凸状の部分の頂上にコンタクトを有
するビット配線と、基板の底部に設けられた不純物領域
を電圧供給遷都することを特徴とするＭＯＳメモリー半
導体装置。
【請求項４】半導体基板表面に第１の不純物領域を形
成する工程と、該半導体基板の表面をエッチングして、
凸状の部分を形成する工程と、半導体被膜を形成する工
程と、異方性エッチングによって、側面以外の該半導体
被膜を除去する工程と、前記半導体被膜を覆って，凸状
の部分の側面にゲイト電極を形成する工程と、前記ゲイ
ト電極をマスクとして、半導体基板の底部に、第１の不
純物領域と同じ導電型の不純物領域を形成する工程とを
有することを特徴とする半導体装置の作製方法。