KR100262029B1

KR100262029B1 - 지연회로

Info

Publication number: KR100262029B1
Application number: KR1019960071292A
Authority: KR
Inventors: 야수히코 추키카와
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1996-05-14
Filing date: 1996-12-24
Publication date: 2000-07-15
Anticipated expiration: 2016-12-24
Also published as: TW341001B; JP3702038B2; JPH09307415A; US6121812A; KR970076846A

Abstract

본 발명은 전원 전압 및 다음 단의 논리 회로의 입력 논리 임계값의 변동에 영향을 받지 않고 일정한 지연 시간을 가지고서 출력 신호를 변화시킬 수 있는 저소비 전류의 지연 회로를 제공한다.

본 발명의 지연 회로는 출력 기준 전압이 비교 회로 동작시 사전설정된 전압 레벨로 변화하는 기준 전압을 발생하는 기준 전압 발생 회로(3)와, 입력 신호를 적분하는 RC 지연단(2)과, RC 지연단(2)의 출력 신호와 기준 전압 발생 회로(3)의 기준 전압을 비교하는 비교 회로(4)와, 비교 회로(4)의 출력 신호를 버퍼링하는 논리회로(1b, 1c)를 포함한다. 비교 동작시에 있어서만 기준 전압을 사전 설정된 전압레벨로 변경함으로써, 기준 전압을 다른 회로 및 잡음에 영향을 받지 않고 필요시에만 정확하게 소정의 전압 레벨로 유지시킬 수 있다.

Description

지연 회로

본 발명은 인가된 신호를 사전 설정된 시간 주기 동안 지연시키는 지연 회로(delay circuit)에 관한 것으로, 특히, 반도체 기억 장치의 내부 제어 신호를 생성하는데 사용되는 지연 회로에 관한 것이다.

최근에는 반도체 집적회로의 집적도가 급격히 증가되고 있는 추세에 있다. 집적도가 증가하게 되면, 동일한 칩 면적에 대해 하나의 칩당 집적되는 트랜지스터의 수가 증가되므로, 이로 인해 트랜지스터의 면적을 줄이는 트랜지스터의 축소 스케일링이 수행될 수 있다. 트랜지스터의 축소 스케일링이 수행되면, MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)의 절연막의 신뢰성을 확보할 수 있기 때문에, 사용되는 전원 전압 Vcc은 예를 들어 5V에서 3.3V로 감소될 수 있다. 한편, 트랜지스터의 수가 증가함에도 불구하고, 칩(반도체 집적회로 장치)의 대기시의 전류가 증가되지 않도록 하여, 반도체 집적회로 장치의 스탠바이 상태일 때의 소비전류를 가능한한 작게하기 위해서는 MOS 트랜지스터의 임계 전압의 절대값 Vth을 일정값보다 작게하는 것은 불가능하다.

도 12는 n채널의 MOS 트랜지스터의 드레인 전류 Ids와 게이트-소스간의 전압 Vgs의 관계를 도시한 도면이다. 소정의 드레인 전류 Ids가 흐르게 될 경우, MOS 트랜지스터의 임계 전압은 게이트-소스 전압 Vgs으로서 정의된다. 따라서, n채널의 MOS 트랜지스터의 임계 전압 Vth2이 임계 전압 Vth1까지 감소되면, 드레인 전류와 게이트-소스 전압간의 상호 관계를 나타내는 곡선 I-V은 곡선 I으로부터 곡선 Ⅱ으로 전이된다. 이 경우, OV의 n채널 MOS트랜지스터의 게이트-소스간은 전압 Vgs에 대해 전류 Ⅰ1에서 흐르고, 전류 Ⅰ1는 독선 Ⅰ의 전류 Ⅰ2를 초과한다. 전류 Ⅰ1 및 전류 Ⅰ2는 통상적으로 "서브임계(sub threshold)전류"로 일컬어진다. p 채널 MOS 트랜지스터의 경우 게이트-소스 전압 Vgs의 부호의 반전에 의해 드레인 전류와 게이트-소스 전압간의 관계를 나타내는 곡선을 제공한다.

따라서, 도 12에 도시된 바와 같이, MOS 트랜지스터의 스탠바이 전류, 즉 서브임계 전류는 임계 전압의 절대값 Vth이 증가함에 따라 감소한다. 통상, 게이트-소스 전압 Vgs의 절대값이 임계 전압의 절대값보다 크면, MOS 트랜지스터에는 큰 드레인 전류 Ids가 급격히 흐른다. 따라서, MOS 트랜지스터의 전류 구동력에 의한 고속 동작성과 서브임계 전류에 의한 스탠바이 전류의 관계로부터, 통상적으로 임계 전압의 절대치 Vth는 대략 0.6V로 사용된다.

MOS 트랜지스터의 도통시, ON 전류(포화 상태일 때의 전류)는 전원 전압 Vcc와 임계 전압의 절대값의 차, 즉 Vcc-Vth의 수식에 의해 결정된다. Vcc=3.3V, Vth=0.6V의 조건에서는 Vcc-Vth=2.7V가 된다. 전원 전압 Vcc의 전압값의 경우에서는 정격에 의해 ±10%V의 변동이 허용된다. 따라서, Vcc=3.3V을 사용하는 반도체 집적회로에서 전원 전압 Vcc의 하한은 Vcc=3.0V가 되고, 상한은 Vcc=3.6V가 된다. 이 경우, 전원 전압 Vcc와 임계 전압의 절대값 Vth의 차 Vcc-Vth는 2.4V에서 3.0V까지 약 25%정도 편차를 갖는다. MOS 트랜지스터의 전류 구동 능력, 즉, 공급할 수 있는 드레인 전류 Ids는 Vcc-Vth의 약 2 제곱에 비례한다. 즉, 포화 영역의 MOS 트랜지스터의 드레인 전류 Ids는 다음과 같은 식으로 제공된다:

Ids=β(Vgs-Vth)²∼β(Vcc-Vth)²

여기서 ,|Vds||Vds-Vth|으로 표현된 관계는 포화 영역에서 설정된다. Vds는 MOS 트랜지스터의 드레인-소스 전압을 나타낸다. β는 MOS 트랜지스터의 게이트 절연막의 재료, 채널폭 W 및 채널 길이 L의 비 등에 의해 결정되는 정수 파라미터이다.

따라서, 정격에서 사용되는 경우라도, Vcc-Vth가 25% 범위의 편차를 가지면, MOS 트랜지스터의 전류 구동력은 약 55%(1.25²=1.56)범위의 편차률 갖는다. 이하, 전원 전압 Vcc과 임계 전압의 절대값 Vth의 편차가 반도체 집적회로의 설계에 대해 어떠한 영향을 마치는지에 대해 기술될 것이다. 이하의 설명에서, 동적 랜덤 액세스 메모리(DRAM)는 반도체 집적 회로 장치의 하나의 예로 기술될 것이다.

도 13은 DRAM의 메모리 셀 어레이 부분의 구성을 개략적으로 도시한 도면이다. 도 13에 있어서, 워드 라인 WL과 비트 라인 BL의 교차부에 대응하여 메모리셀 MC이 배치되어 있다. 메모리 셀 MC은 행 및 열의 매트릭스 형태로 배열되고, 워드 라인 WL에는 하나의 행의 메모리 셀이 접속되고, 비트 라인 BL에는 하나의 열에 대응하는 메모리 셀이 접속된다. 통상적으로, "폴딩된 비트 라인 쌍(folded bit line pair)"에서 비트 라인 BL 및 /BL은 쌍으로 배치된다. 메모리 셀 데이타가 판정되는 경우, 비트 라인 쌍 BL 및 /BL들중 하나가 기준 전압을 제공한다. 메모리 셀 MC은 정보룰 전하 상태로 저장하는 캐패시터 Cm와,워드 라인 WL의 신호전위에 응답하여 도통하고 캐패시터 Cm를 비트 라인 BL에 접속하는 n 채널 MOS 트랜지스터(액세스 트랜지스터) Tm를 포함한다.

비트 라인 BL에 대해 제공되는 감지 증폭기 SA는 비트 라인 BL상에서 판독된 메모리 셀 MC의 유지 데이타를 감지하여 증폭한다. 감지 증폭기 SA는 감지 증폭기 활성화 신호 Ψ SA에 응답하여 활성화되고, 비트 라인 BL과 도시하지 않은 상보적인 비트 라인 /BL의 전위를 차동적으로 증폭한다. 비트 라인 BL은 배선에 의해 기생저항(parasitic resistance) Rp 및 기생 용량 Cp을 갖는다.

도 14는 도 13에 도시된 감지 증폭기의 동작을 도시한 파형도이다. 도 14를 참조하여, 이하에 메모리 셀로부터 데이타를 판독하는 동작이 기술될 것이다.

메모리 사이클이 개시되면, 제공된 어드레스 신호에 따라 행 선택 동작이 실행되어, 어드레스 지정된 행에 대응하는 워드 라인 WL의 전위가 상승하여, 워드 라인 WL은 선택 상태로 된다. 워드 라인 WL의 전위의 상승에 응답하여, 메모리 셀 MC의 액세스 트랜지스터 Tm는 도통되고, 캐패시터 Cm는 비트 라인 BL에 접속된다. 지금, 비트 라인 BL(및 /BL)은 중간 전위 Vcc/2로 프리차지되고, 캐패시터 Cm는 "H"레벨 상태를 기억하고 있는 경우를 고려한다. 이 경우, 캐패시터 Cm로부터의 정전하는 비트 라인 BL으로 제공되어, 비트 라인 BL의 전위는 상승한다. 비트 라인 BL의 전위는 기생 저항 Rp 및 기생 용량 Cp을 통해 감지 증폭기 SA로 제공된다. 따라서, 감지 증폭기 SA의 감지 노드는 저항 Rp 및 기생 용량 Cp을 제공하는 시정수 Rp·CP에 따라 점진적으로 상승한다. 감지 증폭기 SA의 감지 노드(ql트 라인BL)의 전위가 충분히 커지면, 감지 증폭기 활성화 신호 Ψ SA는 활성화되어, 감지증폭기 SA는 비트 라인 BL의 전위(감지 노드의 전위)를 증폭한다.

감지 증폭기 SA가 메모리 셀 MC의 저장 정보를 확실하게 감지 및 증폭하기 위해, 비트 라인 BL(감지 노드)상에 판독된 전압(판독 전압)은 충분히 커야하며, 따라서 워드 라인 WL의 전위가 상승하고 나서부터 감지 증폭기 활성화 신호 Ψ SA가 활성 상태로 될 때까지 충분한 시간이 확보되어야 한다.

도 15a는 감지 증폭기 활성화 신호 발생부의 구성을 개략적으로 도시한 도면이다. 도 15에 있어서, 감지 증폭기 활성화 신호 발생부는 내부 행 어드레스 스트로브 신호((internal row address strobe signal) RAS를 수신하는 4 단의 캐스케이드 접속된 인버터(cascaded inverters) IV1, IV2, IV3, IV4를 포함한다. 인버터 IV2~IV4의 각각의 입력부에는 지연용의 캐패시터가 각각 제공된다. 즉, 인버터 IV2의 경우, 캐패시터 C1 및 캐패시터 C2는 전원 전위 노드 Vcc와 접지 노드 사이에 직렬로 접속되고, 인버터 IV3의 경우, 전원 노드 Vcc와 접지 노드 사이에 캐패시터 C3 및 캐패시터 C4가 직렬로 접속되고, 인버터 IV4의 입력부에는 전원 노드 Vcc와 접지 노드 사이에 캐패시터 C5 및 캐패시터 C6가 직렬로 접속된다. 전원 노드 VCC에 접속된 캐패시터 C1, C3 및 C5는 신호의 하강을 지연하는 가능을 가지며, 접지 노드에 접속된 캐패시터 C2, C4 및 C6는 신호의 상승을 지연하는 기능을 갖고 있다. 캐패시터의 충전/방전에 요구되는 시간에 의해 펄요로 되는 지연이 제공되어진다. 도 15a에서는 내부 행 어드레스 스트로브 신호 RAS로부터 인버터 IV1, 캐패시터 C1 및 C2, 인버터 IV2를 통해 워드 라인 구동 신호 Φ WL가 발생되는 구성을 포함한다.

도 15b는 도 15a에 도시된 감지 증폭기 활성화 신호 발생부의 동작을 도시한 파형도이다. 행 어드레스 스트로브 신호 RAS가 비활성 상태의 L 레벨로부터 상태의 H 레벨로 상승하면, 인버터 IV1의 출력 신호는 H 레벨에서 L 레벨로 하강한다. 이 경우, 캐패시터 C1의 방전 시간에 의해, 신호의 변화가 완만하게 되고, 인버터 IV2의 입력부의 전위는 내부 행 어드레스 스트로브 신호 RAS의 변동보다 충분히 완만하게 하강한다. 인버터 IV2의 입력부의 신호 전위가 인버터 IV2의 입력 논리 임계값보다 적으면, 인버터 IV2의 출력 신호는 L 레벨로부터 H 레벨로 상승한다(캐패시터 C4의 충전에 요구되는 시간은 도 15b에 점선으로 도시되어 있음). 또한, 그 동작은 인버터 IV3 및 IV4에서도 실행되고, 각각의 신호 변동은 점진적으로 이루어지고, 인버터 IV4에서 출력되는 감지 증폭기 활성화 신호 Φ SA는 인버터 IV~IV4의 전체 지연 시간과 캐패시터 C1~C6의 충전/방전에 요구되는 시간에 의해 제공되는 지연 시간 경과 후에 H 레벨의 활성 상태로 된다. 캐패시터의 충전/방전을 이용함으로써, 비교적 큰 지연 시간을 작은 점유 면적에서 설현할 수 있다.

도 16a는 인버터의 구성의 하나의 예를 도시한 도면이다. 도 16a에 있어서, 인버터 IV는 전원 노드 Vcc와 출력 노드 사이에 접속되고 그 게이트에서 입력 신호 IN를 수신하는 p 채널 MOS 트랜지스터 PT와, 출력 노드와 접지 노드 사이에 접속되고 그 게이트에서 입력 신호 IN를 수선하는 n 채널 MOS 트랜지스터 NT를 포함한다. CMOS 트랜지스터로 구성된 인버터 IV의 경우에서는 전원 전압 VCC의 전압 레벨에 의해 동작 속도가 변동된다. 그 이유는 게이트로 제공되는 입fur 신호 IN의 전압레벨은 전원 전압 Vcc의 레벨에 응답하여 변하기 때문이다. 불포화 영역에서 드레인-소스간의 전압 Vds은 드레인 전류에 영향을 끼친다.

전술한 바와 같이, MOS 트랜지스터의 전류 구동fur은 Vcc-Vth의 대략 제곱에비례한다. 따라서, 전원 전압 Vcc의 전압 레벨이 높으면, 전류 구동력은 커지므로, 도 16b에 도시된 바와 같이, 출력 신호 OUT의 변동 속도는 증가된다. 따라서, 전원 전압 Vcc의 상한에 대해 충분한 지연 시간이 확보된다고 가정하면, 전원 전압Vcc의 하한에 대한 신호의 변동 속도는 감소되어, 이로 인해 지연 시간은 매우 걸어지게 되어 감지 증폭기에 대한 활성화 타이밍이 지연되어 액세스 시간이 길어지는 문제가 발생된다.

예를 들어, Vcc=3.6V의 상한에서 2ns의 지연 시간을 확보한 경우를 고려한다.이 경우, Vcc=3.0V의 하한에서 인버터를 구성하는 MOS 트랜지스터의 전류 구동력은 약 55% 감소된다. 따라서, 전원 전압 Vcc의 상한에서 캐패시터의 충전/방전 전하량의 증대분 25%를 고려하여도, 지연 시간은 약 25% 증가하여(1.56/1.25=1.25)약 2.5ns가 된다. 따라서, 0.5ns의 여분인 지연 시간은 감지 증폭기 활성화 타이밍의 지연을 통해 액세스 시간을 증가시키며, 이로 인해 반도체기억 장치의 성능이 저하된다.

전술한 바와 같이, 지연 시간의 전원 전압 의존성을 줄이기 위해, 도 17a에 도시된 지연 회로가 사용되어 왔다. 도 17a에서, 지연 회로는 MOS 트랜지스터 PT1 및 NT1로 구성된 제1인버터와, MOS 트랜지스터 PT2 및 NT2로 구성된 제2인버터를 포함한다. 제1인버터의 p 채널 MOS 트랜지스터 PT1의 소스와 전원 노드 Vcc사이에는 저항 소자 R가 접속된다. 제1인버터의 출력 노드와 제 2의 인버터의 입력 노드 사이의 중간 노드 MN와 접지 노드 사이에는 캐패시터 C가 접속된다. 도17b는 도 17a에 도시된 지연 회로의 동작을 도시한 파형도이다.

도 17b에 도시된 바와 같이, 입력 IN이 H 레벨에서 L 레벨로 하강하는 경우, p 채널 MOS 트랜지스터 PT1는 도통하고, 저항 소자 R 및 MOS 트랜지스터 PT1를 통해 중간 노드 MN에 전류가 흐른다. 캐패시터 C는 중간 노드 MN와 접지 노드 사이에 제공된다. 따라서, 중간 노드 MN의 전위는 저항 소자 R 및 캐패시터 C의 시상수 R.C에 따라 결정되는 속도로 점진적으로 증가한다. 중간 노드 MN의 전위가 제2 인버터 (MOS 트랜지스터 PT2 및 NT2)의 압력 논리 임계값을 초과하면, 출력 신호OUT는 H 레벨에서 L 레벨로 감소된다.

중간 노드 MN의 전위 상승 속도는 시정수 R.C로 결정되고, 전원 전압 Vcc에 의존하지 않으므로, 출력 신호 OUT의 입력 신호 IN에 대한 지연 시간은, Vcc 상한에서든 Vcc 하한에서든 차이없이 동일하다. 따라서, 전원 전압이 변동하더라도, 일정한 지연 시간을 가지고서, 필요로 하는 내부 제어 신호(예를 들어, 감지 증폭기 활성화 신호)를 활성 상태로 할 수 있다.

도 17a에 도시된 지연 회로에 있어서, 입력 신호 IN가 L 레벨에서 H 레벨로 상승하면, MOS 트랜지스터 NT1은 도통하며, 이로 인해 캐패시터 C의 충전 전하는고속으로 방전된다.

도 17a에 도시된 구성과 유사하게, 저항 소자 R는 p 채널 MOS 트랜지스터 PT1의 드레인과 출력 노드 사이에 접속되고, 저항 소자 R는 n 채널 MOS 트랜지스터 NT1의 소스 또는 드레인에 접속될 수 있다. 그러나, 저항 소자 R의 접속 위치는 입력 신호 상승 및 하강 중 어느 하나를 지연시키는 가에 따라 적절하게 결정될 수있다.

CMOS 인버터의 입력 논리 임계값은 다음과 같은 식으로 제공된다:

여기서, Vthn 및 Vthp는 제각기 n 채널 MOS 트랜지스터 및 p 채널 MOS 트랜지스터의 임계 전압이고, β_N및 βp는 제각기 n 채널 MOS 트랜지스터 및 p 채널 MOS 트랜지스터의 전달 계수이다. 입력 논리 임계값 Vith는 통상적으로 Vcc/2의 전압레벨로 고정된다. 따라서, 입력 논리 임계값 Vith는 전원 전압 Vcc의 변동, MOS 트랜지스터의 임계값 전압의 변동 및 제조 파라미터 편차에 기인한 전달 계수 β의 변동에 의해 변화한다. 입력 논리 임계값 Vith가 약간 변하면, 도 17a에 도시된 지연 회로 구성의 경우, 지연 시간이 크게 변하게 되는 문제가 발생된다. 이 지연 시간의 변화는 도 18을 참조하여 기술될 것이다.

도 18에 도시된 바와 같이, 제2인버터(MOS 트랜지스터 PT2 및 NT2)의 논리임계값이 (A)인 경우, 출력 신호 OUT는 시각 tA일 때 변한다. 한편,제2인버터(MOS 트랜지스터 PT2 및 NT2)의 논리 임계값이 (B)와 같이 낮아지면, 출력 신호OUT는 시각 tA보다 빠른 시각 tB에서 변하게 된다. 중간 노드 MN의 전위 변화는 점진적으로 수행된다. 따라서, 논리 임계값이 조금만 변하더라도, 시각 tA과 시각 tB의 시간차는 크게되므로, 지연 시간이 크게 변하는 문제가 발생된다. 지연 시간이 변하면, (감지 증폭기 활성화 신호와 같은) 반도체 기억 장치의 내부 제어 신호의 활성화 타이밍이 크게 변하여,내부 동작 타이밍의 쉬프트가 크게 되어, 안정한 동작 보장이 어렵게 된다. 특히, 감지 증폭기 활성화 신호의 경우, 반도체 기억장치의 액세스 시간이 크게 변하게 된다.

DRAM에 있어서, 다수의 내부 제어 신호는 감지 증폭기 활성화 신호에 관계없이 메모리 셀 선택 동작 개시 지시 신호인 행 어드레스 스트로브 신호 RAS를 지연시킴으로써 발생되어, 내부 동작(행 선택 동작과 연관된 동작)의 타이밍은 크게 쉬프트된다. 그 결과, 안정한 동작을 보장하는 것이 어렵게 되는 문제가 발생된다.

반도체 기억 장치에 한정되는 일없이, 일반적으로 반도체 집적 회로 장치에 있어서, 어떤 신호의 지연신호를 이용하여 다른 신호를 생성하는 구성이 널리 이용되고 있다. 예를 들어, 신호 변동시 원샷 펠스(ONE SHOT PULSE)를 발생하는 구성, 소정의 신호를 처리하여 그 처리된 결과와 원래의 신호를 처리하는 구성, 처리 결과의 신호가 확정 상태로 될 때까지 원래의 신호를 지연시키는 구성 등이 있다. 이 경우, 지연 회로는 전원 전압 Vcc 및 다음 단계의 입력 논리 임계값의 변동에 관계없이 일정한 지연 시간을 제공하는 것이 바람직하다.

따라서, 본 발명의 목적은 다음 단의 논리 회로의 입력 논리 임계값 및 전원전압 Vcc의 변동에 관계없이 일정한 지연 시간을 제공하는 지연 회로를 제공하는데 있다.

본 발명의 다른 목적은 특히 반도체 기억 장치에서 안정한 내부 제어 신호를 발생할 수 있도록 일정한 지연 시간을 갖는 지연 회로를 제공하는데 있다.

본 발명의 청구항 1에 따른 지연 회로는 입력 신호를 적분하는 적분 수단과, 입력 신호의 변동에 응답하여 출력 전압 레벨을 사전설정된 전압 레벨로 변경시켜 출력하는 기준 전압 발생 수단과, 적분 수단의 출력 신호와 기준 전압 발생 수단의 출력을 비교하고 비교 결과를 나타내는 신호를 출력하는 비교 수단을 포함한다.

또한, 본 발명의 청구항 1의 기준 전압 발생 수단은 제 1의 전원 노드와 출력 노드 사이에 접속되는 제1용량 소자와, 입력 신호를 수신하는 노드와 출력 노드 사이에 접속되는 제2용량 소자와, 프리차지 지시 신호에 응답하여 출력 노드를 제1전원 노드상의 전압 레벨로 프리차지시키는 프리차지 수단을 포함한다.

또한,본 발명의 청구항 3에 따른 지연 회로는 청구항 1의 지연 회로가 다수의 메모리 셀과, 다수의 메모리 셀들중 선택된 메모리 셀이 기억하는 데이타의 감지 및 증폭을 수행하는 감지 증폭기를 포함하는 반도체 기억 장치에서 사용되고, 입력 신호는 메모리 셀 선택 동작 개시 지시 신호이고, 비교 수단의 출력 신호는 감지 증폭기를 활성화하는 타이밍을 제공한다.

입력 신호의 적분 결과 신호는 입력 신호의 변화 속도에 비하여 점진적으로 변한다. 적분 수단의 출력 신호가 기준 전압보다 높은지 혹은 낮은지의 여부에 따라 비교 수단의 출력 신호의 전압 레벨을 결정하기 위해, 적분 수단의 출력 신호는 일정 기준 전압과 비교된다. 따라서, 기준 전압이 전원 전압의 배이면, 비교수단의 출력 신호는 전원 전압의 변동에 영향을 받지 않고서 변경될 수 있으며, 이로인해 전원 전압의 변동에 영향을 받지 않는 지연 시간을 설현할 수 있다.

비교 수단에서 비교 동작이 수행되면, 기준 전압 발생 수단은 사전설정된 기준 전압 레벨로 설정된 출력 기준 전압을 가지며, 기준 전압 레벨은 다른 회로 동작의 영향을 받지 않으므로, 비교 수단은 사전절정된 기준 전압과 적분 수단의 출력 신호를 확실하게 비교할 수 있어, 정확한 지연 시간이 제공된다. 비교 수단의 출력 신호는 다음 단의 논리 회로에 제공되므로, 비교 수단의 출력 신호는 기준 전압 레벨을 기준으로 적분 수단의 출력 신호의 전압 레벨에 응답하여 크게 변한다. 이 때문에, 다음 단의 논리 회로의 입력 논리 임계값이 변하더라도, 다음 단의 논리 회로의 출력 신호는 확실하게 변경되고, 다음 단의 출력 신호는 다음 단의 논리회로의 입력 논리 임계값의 영향을 받지 않고서도 일정한 지연 시간을 가지고서 안정하게 변경될 수 있다.

특히, 지연 회로를 반도체 기억 장치의 감지 증폭기 활성화 신호로서 사용하게 되면, 감지 증폭기는 안정되고 일정한 지연 시간을 가지고서 활성화되고, 이로인해 액세스 시간이 단축된다.

본 발명의 전술한 목적 및 다른 목적, 특성, 특징 및 장점들은 첨부된 도면과 함께 이하 본 발명의 상세한 설명을 참조하면 명백하게 이해될 것이다.

제1도는 본 발명의 실시예 1에 따른 지연 회로의 전체 구성을 개략적으로 도시한 도면.

제2도는 제1도에 도시된 지연 회로의 동작으르 나타낸 신호 파형도.

제3도는 제1도에 도시된 기준 전압 발생 회로의 구성을 도시한 도면.

제4도는 제3도에 도시된 기준 전압 발생 회로의 동작을 보여주는데 사용되는 신호 파형도.

제5도는 제3도에 도시된 기준 전압 발생 회로의 효과를 도시한 도면.

제6도는 제3도에 도시된 기준 전압 발생 회로의 기준 전압과 비교 회로의 출력신호간의 관계를 도시한 파형도.

제7도는 제1도에 도시된 비교 회로의 구성을 도시한 도면.

제8도는 본 발명에 따른 지연 회로의 구체적인 구성을 상세히 도시한 도면.

제9도는 제8도에 도시된 지연 회로의 동작을 보여주는데 사용되는 신호 파형도.

제10도는 본 발명에 따른 지여누 회로가 적용되는 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면.

제11도는 제10도에 도시된 반도체 집적회로 장치의 동작을 보여주는데 사용되는 신호 파형도.

제12도는 MOS 트랜지스터의 서브임계 영역의 전류-전압 특성을 도시한 그래프.

제13도는 종래의 반도체 기억 장치의 어레이부의 구성을 개략적으로 도시한 도면.

제14도는 제13도에 도시된 반도체 기억 장치의 동작을 보여주는데 사용되는 신호 파형도.

제15a도는 종래의 지연 회로의 일예를 도시한 도면.

b도는 a도에 도시된 지여누 회로의 동작을 보여주는데 사용되는 신호 파형도.

제16a도는 CMOS 인버터의 구성을 도시한 도면.

b도는 a도에 도시된 CMOS 인버터의 출력 신호를 도시한 파형도.

제17a도는 종래의 다른 지연 회로의 구성을 도시한 도면.

b도는 a도에 도시된 지연 회로의 동작을 보여주는데 사용되는 파형도.

제18도는 제17a도에 도시된 지연 회로와 연관된 문제점을 설명하기 위한 파형도.

* 도면의 주요부분에 대한 부호의 설명

1b, 1c : 인버터 2 : RC 지연단

3 : 기준 전압 발생 회로 4 : 비교 회로

10, 52, 54 : 지연 회로 30 : 래치 회로

50 : RAS 버퍼 55 : 메모리 셀 어레이

56 : 어드레스 버퍼 58 : 행 디코더

60 : 워드 드라이버 62 : 감지 증폭기

[실시예 1]

도 1은 본 발명의 실시예 1에 따른 지연 회로의 구성을 도시한 도면이다. 도 1에서, 지연 회로는 입력 신호 IN을 반전시키는 인버터 (1a)와, 저항 소자 R 및 캐패시터 C로 구성되어 인버터(1a)의 출력 신호를 점진적으로 변경하는 적분 수단으로서 기능하는 RC 지연단(2)과, 일정한 기준 전압 Vref을 출력하는 기준 전압 발생 회로(3)와, RC 지연단(2)의 출력 신호와 기준 전압 Vref를 비교하는 비교 회로(4)와, 비교 회로(4)의 출력 신호를 버퍼링하여 출력하는 2단의 캐스케이드 접속된 인버터(1b 및 1c)를 포함한다.

비교 회로(4)는 포지티브 입력에서 기준 전압 Vref를 수신하고, 네거티브 입력에서 RC 지연단(2)의 출력 신호를 수신한다. 따라서, 비교 회로(4)는 RC 지연단(2)의 출력 신호가 기준 전압 Vref보다 높은 경우 L 레벨의 신호를 출력하고, RC지연단(2)의 출력 신호가 기준 전압 Vref보다 낮으면 H 레벨의 신호를 출력한다. 다음에 도 1에 도시된 지연 회로의 동작은 동작을 나타내는 도 2의 파형도와 함께 기술될 것이다.

시각 t0이전에는 입력 신호 IN가 H 레벨 상태이고, 중간 노드 MN의 전위 레벨은 L 레벨 상태이고, 비교 회로(4)의 출력 신호 COUT는 H 레벨 상태이고, 인버터(1c)로부터의 출력 신호 OUT는 H 레벨 상태이다. 시각 t0에서 입력 신호 IN이 H레벨로부터 L 레벨로 하강하면 인버터(1a)의 출력 신호가 상승한다. 이 경우, RC지연단(2)의 출력 노드,즉, 중간 노드 MN의 전위는 저항 R 및 캐패시터 C에 의해 결정된 RC 시정수에 따라 점진적으로 상승한다. 중간 노드 MN의 전위 레벨이 기준전압 발생 회로(3)로부터의 기준 전압 Vref의 전압 레벨보다 높으면, 비교회로(4 )의 출력 신호 COUT는 고속으로 L 레벨로 저하한다. 이하 기술되듯이, 비교 회로(4)는 비교 결과를 증폭하는 기능을 구비하고 있다. 따라서, 비교 회로(4)의 출력신호 COUT는 중간 노드 MN의 전위가 기준 전위 Vref보다 낮으면 인버터(1b)의 논리 임계값보다 충분히 높은 H 레벨의 전압을 갖지만,중간 노드 MN의 전압이 기준 전압 Vref보다 높으면 비교 회로(4)의 출력 신호 COUT의 전압 레벨은 인버터(1b)의 입력 논리 임계값보다 충분히 낮은 전압 레벨로 변경된다. 따라서, 파라미터의 변동으로 인해 인버터(1b)의 입력 논리 임계값이 변동한 경우에도, 입력 논리 임계값의 변동에 영향을 받지 않고 인버터(1b)의 출력 신호는 고속으로 변하고,이와 동시에 인버터(1c)로부터의 출력 신호 OUT는 시각 t1에 있어서 H 레벨에서 L 레벨로 떨어진다. 따라서, 시각 t1 및 시각 t0간의 지연 시간 T은 논리 회로로서 기능하는 인버터(1b 및 1c)의 입력 논리 임계값의 변동 영향을 받지 않고서도 일정 시간 주기로 유지될 수 있다.

기준 전압 Vref은 전원 전압 VCC의 정수배(1 이하의 정수 a)형태로 제공될 필요가 있다.

중간 노드 MN가 하강할 때 전압 레벨은 다음과 같은 식으로 제공된다:

Vcc×exp(t/RC)

한편, 중간 노드 MN의 전위가 L 레벨로부터 H 레벨로 상승하는 경우 중간 노드 MN의 전압 레벨은 다음과 같은 식으로 제공된다:

Vcc×(1-exp(-t/RC))

중간 노드 MN의 전위의 상승 및 하강시 지연 시간은 제각기 다음과 같은 식으로 제공된다:

Vref=Vcc×a=Vcc×exp(-t/RC)

a=exp(-t/RC)…하강시

Vref=Vcc×a=Vcc(1-exp(-t/RC))

a=1-exp(-t/RC)…상승시

따라서, 지연 시각 t=T은 전원 전압 Vcc에 의존하지 않고 저항 소자 R의 저항값 및 캐패시터 C의 용량값에 의해 결정된다. 따라서, 비교 회로(4)의 출력 신호 및 인버터(1b 및 1c)의 출력 신호는 전원 전압 Vcc의 변동에 영향을 받지 않고서 일정한 지연 시각 t=T을 가지고서 변경될 수 있다.

도 1에 도시된 구성에서, 중간 노드 MN의 상승 및 하강시 변화량은 동일하다. 따라서, 입력 신호 IN에 대해 출력 신호 OUT의 하강은 모두 동일한 지연 시간을 갖는다.

전술한 바와 같이, 본 발명의 실시예 1에 따르면, 입력 신호는 적분 수단을 사용함으로써 점진적으로 변경되고 적분 수단의 출력 신호 및 기준 전압 Vref은 비교 회로에 의해 바교되므로, 적분 수단의 출력 신호가 기준 전압을 따라 변하면, 비교 회로의 출력 신호는 고속으로 크게 변경되며, 이로 인해 지연 시간은 다음 단의 논리 회로의 입력 논리 임계값의 변동에 관계없이 실질적으로 일정해 진다. 특히, 기준 전압이 전원 전압 Vcc의 정수배로 설정되면, 지연 시간은 전원 전압과는 독립적으로 설정할 수 있어서, 지연 시간은 전원 전압의 변동에 관계없이 일정한시간으로 절정될 수 있다.

[실시예 2]

도 3은 도 1에 도시된 기준 전압 발생 회로(3)를 구체적으로 도시한 도면이다. 도 3에서, 기준 전압 발생 회로(3)는 전원 노드 Vcc(전압 및 노드가 동일한 참조 문자로 도시됨)와 출력 노드 NO 사이에 접속되어 제1용량 소자로서 기능하는 캐패시터(5a)와, 출력 노드 NO와 입력 신호 IN을 수신하는 입력 노드 사이에 접속되어 제2용량 소자로서 기능하는 캐패시터(5b)와, 프리차지 지시 신호 /PR에 응답하여 출력 노드 NO를 전원 전압 Vcc 레벨로 프리차지시키는 p 채널 MOS 트랜지스터(6)와, 입력 신호 IN을 캐패시터(5b)의 전극에 제공하여 버퍼로서 가능하는 2단의 캐스케이드 접속된 인버터(7a 및 7b)를 포함한다.

캐패시터(5a 및 5b)의 용량값의 비는 "a : (1-a)"로 설정된다. 기준 전압 Vref은 출력 노드 NO로부터 출력된다. 프리차지 지시 신호 /PR는 입력 신호 IN의 변동보다 빠른 타이밍에서 비활성 상태의 H 레벨로 된다. 즉, 프리차지 지시 신호 /PR는 비교 회로(4)의 비교 동작이 요구되는 경우에만 비활성 상태로 된다. 그 밖의 주기, 즉, 비교 회로의 비교 동작이 요구되지 않은 주기 동안 프리차지 지시 신호 /PR는 활성 상태의 L 레벨로 된다. 프리차지 지시 신호 /PR가 활성 상태인 경우, p 채널 MOS 트랜지스터(6)는 도통되고, 출력 노드 NO는 전원 전압 Vcc 레벨로 프리차지된다. 다음에, 도 3에 도시된 기준 전압 발생 회로(3)의 동작은 동작을 나타내는 파형도가 도시된 도 4를 참조하여 기술팔 것이다.

시각 t0 이전에는 입력 신호 IN는 H 레벨로 되고, 프리차지 지시 신호 /PR는 L 레벨의 활성 상태로 된다. 이 상태에서, 출력 노드 NO는 전원 전압 Vcc 레벨로 프리차지된다. 각각의 캐패시터(5a 및 5b)의 양 전극 전위는 전원 전압 Vcc 레벨로 되고, 전극간의 전위차는 존재하지 않는다.

시각 t0일 때, 프리차지 지시 신호 /PR는 H 레벨로 상승하고, MOS 트랜지시터(6)는 비도통 상태로 되고, 출력 노드 NO의 프리차지 동작은 수행되지 않는다. 이 상태에서, 출력 노드 NO는 부동(floating)상태로 되지만, 입력 신호 IN은 H 레벨로 되고, 출력 노드 NO로부터의 기준 전압 Vref는 프리차지 상태의 전원 전압Vcc 레벨을 유지한다.

시각 t1일 때 입력 신호 IN가 H 레벨에서 L 레벨로 하강하면, 캐패시터(5b)의 전극 전위는 인버터(7a 및 7b)를 통해 접지 전위 레벨의 L 레벨로 하강한다. 따라서, 캐패시터(5b)의 용량성 결합으로 인해, 출력 노드 NO의 전위는 감소된다. 출력 노드 NO의 전압 레벨은 전하 보존 법칙을 기초로 하는 다음의 식에 의해 도출된다:

(C(5a)+C(5b))×Vcc-C(5b)×Vcc=Vref×(C(5a)+C(5b))

따라서, Vref=(C(5a)×Vcc/(C(5a)+C(5b))

여기서, C(5a)및 C(5b)는 제각기 캐패시터(5a 및 5b)의 용량값이다. 캐패시터(5a 및 5b)의 용량의 비는 a : 1-a이다. 따라서, Vref=ax Vcc이다. 시각 t2에서 가준 전압 Vref가 Vccx a의 전압 레벨로 변하게 되면, 비교 회로는 입력 신호 IN와 기준 전압 Vref를 비교하고 비교 결과를 증폭하여 출력한다.

비교 동작이 완료되면, 시각 t3에서 프라차지 지시 신호 /PR는 다시 활성 상태의 L 레벨로 되고, MOS 트랜지스터(6)는 도통되고, 노드 NO로부터의 기준 전압Vref는 전원 전압 Vcc 레벨로 다시 상승된다.

도 3에 도시된 기준 전압 발생 회로(3)의 경우, 출력 노드 NO는 전원 전압VCC의 레벨로 프리차지되고, 출력 노드 NO로부터의 기준 전압 Vref의 전압 레벨은 용량성 결합에 의해 감소된다. 전원 노드 Vcc와 접지 노드(인버터(7b)의 접지 노드)간에 직류 전류가 흐르는 경로는 존재하지 않는다. 따라서, 기준 전압을 발생하기 위한 전류가 통과되지 못하여, 전류 소모가 감소될 수 있다. 이하 기술되듯이, 기준 전압 Vref은 비교 회로를 구성하는 입력단의 MOS 트랜지스터의 게이트로 제공된다. 따라서, 출력 노드 NO는 단지 MOS 트랜지스터의 게이트 전압을 상승시키고, 큰 전하 공급 능력이 요구되지 않으며, 안정하게 팔요한 기준 전압 Vref을 적은 점유 면적에서 생성할 수 있다.

또한, 도 3에 도시된 기준 전압 발생 회로는 다음과 같은 장점을 제공한다. 기준 전압 Vref가 통상의 저항 소자를 사용하는 분압 회로에 의해 발생되면, 관통전류는 저항 소자를 통해 항상 흐르게 된다. 관통 전류를 감소시키기 위해 저항소자의 저항치를 충분히 크게 하면, 기준 전압 발생 회로의 출력 임피던스는 증가되고, 기준 전압에 대한 잡음의 영향도 증가된다. 캐패시터(5a 및 5b)를 사용하여 기준 전압 Vref을 발생함으로써 관통 전류없이 전류 소모룰 줄일 수 있다. 출력잡음은 캐패시터(5a 및 5b)에 의해 흡수되므로,기준 전압 Vref는 잡음에 영향을 받지 않고서도 안정하게 발생될 수 있다.

또한 프리차지 지시 신호 /PR를 사용하여 필요할 때에만 기준 전압의 전압레벨을 변화시키기 때문에, 이 비교 회로 동작전에 다른 회로의 동작이 행해져도, 그때에는 출력 노드 NO는 프리차지 상태이며, 다른 화로의 동작에 영향을 받지 않고 필요로 하는 전압 레벨의 기준 전압을 정확히 생성할 수 있다.

또한 이 기준 전압 발생 회로(3)는, 지연 회로 전용으로 마련되므로, 이 지연 회로만을 구동하는 것이 요구할 뿐이며, 큰 전하 구동력을 필요로 하지 않고, 소점유 면적의 기준 전압 발생 회로를 설현할 수 있다.

즉, 도 5에 도시된 바와 같이, 기준 전압 발생 회로(3)를, 지연 회로(10)에 포함되는 비교 회로(4)에 대해서만 기준 전압 Vref을 인가하도록 구성하므로써, 이 반도체 집적 회로 장치에 포함되는 다른 회로(2O)의 동작에 영향을 받지 않고 안정하게 저소비 전류에서 또한 작은 면적으로 기준 전압 Vref를 작성하는 것이 가능하다.

도 6은, 기준 전압 Vref와 비교 회로의 출력 COUT의 관계를 도시하는 도면이다. 시각 t0에 있어서 입력 신호 IN이 H 레벨로부터 L 레벨로 저하하면, 중간 노드 MN의 전압 레벨이 RC 지연단의 시정수 RC에 따라 완만하게 상승한다. 이 입력신호 IN의 레벨 저하에 따라, 기준 전압 발생 회로(3)로부터 출력되는 기준 전압Vref가 전원 전압 Vcc로부터 소정의 전압 레벨 a.Vcc 레벨로 저하한다.

시각 t1에 있어서, 이 중간 노드 MN상의 전위가, 기준 전압 Vref의 전압 레벨과 교차하면, 비교 회로의 출력 신호 COUT가 H 레벨로부터 L 레벨로 저하한다.

이하, 이 지연 시간 T에 대해 구체적으로 구해보기로 한다.

중간 노드 MN의 전위는, Vcc.(1-exp(-t/RC))에 따라 상승한다. 따라서, 지연 시간 T는 다음식으로부터 구해진다.

1-exp(-t/RC)=a

T=-R.C.log(1-a)

위의 식에 의해 명백해지는 바와 같이, 지연 시건 T는, RC 지연단에 포함되는 저항 소자 R과 캐패시터 C의 저항값 및 용량값과, 기준 전압 발생 회로에 포함되는 캐패시터(5a, 5b)의 용량 비에 의해 결정된다. 지연 시간 T은 전원 전압 Vcc및 MOS 트랜지스터의 임계값 전압 어느 것에도 의존하지 않는다. 따라서, MOS 트랜지스터를, 임계값 전압을 이용하는 기준 전압 발생 회로의 구성과 비교하여, 전원 전압 Vcc 및 MOS 트랜지스터의 임계값 전압 Vth에 영향을 받지 않고 안정하게 일정한 지연 시간을 갖는 지연 회로를 구현할 수 있다. 또한, MOS 트랜지스터의 임계값 전압을 이용하는 기준 전압 발생 회로의 경우, 저항 소자를 사용하는 분압회로와 유사하게, 전원 노드로부터 접지 노드로 관통 전류가 흘러서, 저소비 전류를 실현할 수 없다고 하는 문제점도 발생된다.

또한 기준 전압을 용량 결합에 의해 생성하는 경우, 이 기준 전압 레벨은, 캐패시터의 용량비에 의해 결정된다. 이 캐패시터의 용량비는, 캐패시터의 전극면적비를 조정하므로써 용이하게 실현할 수 있다. 따라서, 복잡한 제조 공정을 수반하지 않고, 정확한 용량비를 갖는 캐패시터를 실현할 수 있어서, 필요한 기준 전압 레벨을 용이하고 정확하게 생성할 수 있다.

또, 상술한 도 3에 도시한 기준 전압 발생회로에 있어서는 출력노드를 전원전압 Vcc레벨로 프리차지하고, 입력신호 IN에 따라, 캐패시터(5b)의 전극을 접지 전위 레벨로 방전하여 출력 노드 NO로부터 전하를 인출하고 있다. 또, 그 대신에, 캐패시터(5a)를 접지 노드와 출력 노드 NO 사이에 접속하고, 출력 노드 NO를 접지전위 레벨로 프리차지하며, 입력 신호IN에 따라 캐패시터(5b)를 거쳐 출력 노드 NO로 전하를 공급하도록 구성하여도 좋다. 이 경우, 기준 전압 Va는 (1-a)×Vcc로 되고, 전원 전압 Vcc의 정수배로 되어, 필요한 기준 전압 레벨을 얻을 수 있으며, 마찬가지로, 전원 전압 Vcc에 의존하지 않는 지연 시간을 실현할 수 있다.

이상과 같이, 본 발명의 실시예 2에 의해서는, 기준 전압 발생회로에 있어서, 캐패시터의 차지펌프 동작을 이용하여 필요할 때만 필요로 되는 전압 레벨의 기준 전압을 발생하도록 구성되어 있기 때문에, 저소비 전류 및 저점유 면적으로 전원 전압 및 MOS트랜지스터의 임계값 전압에 의존하지 않는 지연 시간을 실현하는 기준 전압을 안정하게 잡음의 영향을 받는 일없이 발생시킬 수 있다.

[실시예 3]

도 7은 도 1에 도시한 비교 회로(4)의 구체적인 구성을 도시한 도면이다. 도 7에 있어서, 비교 회로(4)는 전원 노드 Vcc와 내부 노드(4a)의 사이에 접속되고, 그 게이트가 내부 노드(4a)에 접속되는 P채널 MOS 트랜지스터 PQ1와, 전원 노드 Vcc와 출력 노드(4b)의 사이에 접속되고 그 게이트가 내부 게이트(4a)에 접속되는 p 채널 MOS 트랜지스터 PQ2와, 내부 노드(4a 및 4c)의 사이에 접속되며 그 게이트에서 기준 전압 Vref을 수신하는 n 채널 MOS 트랜지스터 NQ1와, 출력 노드(4b)와 내부 노드(4C)사이에 접속되며 그 게이트가 중간 노드 MN에 접속되는 n 채널 MOS트랜지스터 NQ2와, 내부 노드(4c)와 접지 노드 사이에 접속되고 그 게이트에 비교회로 활성화 신호 ΦACT를 수신하는 n 채널 MOS 트랜지스터 NQ3를 포함한다. MOS트랜지스터(PQ1 및 PQ2)는 전류 미러 회로를 구성한다. 다음에, 동작에 대해서 간단하게 설명한다.

비교 회로 활성화 신호 ΦACT가 L 레벨의 비활성 상태이면, MOS 트랜지스터 NQ3는 비도통 상태이다. 이 상태에서, 전원 노드 Vcc로부터 접지 노드로 전류가 흐르는 경로가 차단되어, 출력 노드(4b)는 전원 전압 Vcc 레벨로 충전된다.

비교 회로 활성화 신호ΦACT가 H 레벨의 활성 상태로 되면, MOS 트랜지스터NQ3가 도통되고, 전원 노드Vcc로부터 접지 노드로 전류가 흐르는 경로가 형성된다. 기준 전압 Vref가 중간 노드 MN상의 전위보다 높으면, MOS 트랜지스터 NQ1의 컨덕턴스는 MOS트랜지스터 NQ2의 컨덕턴스보다 크게 되고, MOS트랜지스터 NQl를 통해 흐르는 전류는 MOS 트랜지스터 NQ2를 통해 흐르는 전류보다도 크게 된다. MOS 트랜지스터(PQ1 및 PQ2)는 전류 미러 회로를 구성하고 MOS 트랜지스터 NQ1를 통해 흐르는 전류의 미러 전류가 MOS 트랜지스터 NQ2에 인가된다. 따라서, MOS 트랜지스터 NQ2는 MOS 트랜지스터 PQ2로부터 제공되는 전류를 모두 방전할 수 없고, 노드(4b)로부터의 출력 신호 COUT의 전위 레벨은 H 레벨로 상승한다.

한편, 기준 전압 Vref이 중간 노드 MN상의 전위보다 낮은 경우에는, MOS트랜지스터 NQ2의 컨덕턴스가 MOS트랜지스터 NQ1의 컨덕턴스보다 크며, MOS 트랜지스터 NQ2는 MOS 트랜지스터 NQ1를 흐르는 전류보다도 큰 전류를 제공할 수 있다. 그러나, MOS 트랜지스터 NQ1의 미러 전류가 MOS 트랜지스터 PQ2를 통해 MOS 트랜지스터 NQ2로 제공되기 때문에 MOS 트랜지스터 NQ2는 공급되는 전류를 모두 방전하여, 출력 노드(4b)로부터의 출력 신호 COUT를 L 레벨로 하강시킨다. MOS 트랜지스터 NQ3가 전류원으로서 작용하고 있으며, 이 MOS트랜지스터 NQ2의 방전 전류가 크게 되면, MOS 트랜지스터 NQ1을 통해 흐르는 전류가 작게 되고, 이에 따라 MOS 트랜지스터 PQ2로부터의 미러 전류는 감소되어, 이 출력 신호 COUT는 고속으로 L 레벨로 저하된다.

도 7에 도시된 전류 미러형 차동 증폭 회로를 이용함으로써, 고속으로 작은 전폭의 신호를 증폭할 수 있고, 정확하게 중간 노드 MN상의 전압이 기준 전압 Vref보다도 조금이라도 크게 되면, 출력 신호 COUT를 H 레벨로부터 L 레벨로 고속으로 저하시킬 수 있다. 또한, 활성화 신호ΦACT를 이용하여, 비교 동작을 수행하는경우에만 비교 회로(4)를 동작 가능한 상태로함으로써, 대기 상태시에서의 비교회로(4)의 관통 전류를 억제하고, 이에 따라 소비 전류를 감소시킬 수 있다.

상술한 바와 같이, 전류 미러형 차동 증폭 회로를 비교 회로로서 이용하고 비교 회로는 비교 동작이 필요한 때에만 동작 가능한 상태로 함으로써, 저소비 전류에서 고속으로 중간 노드상의 전위와 기준 전압을 비교하고, 그 비교 결과를 증폭하여 출력할 수 있으며, 다음 단의 논리 회로의 입력 임계값 전압의 변동에 관계없이, 확실하게 다음 단 논리 회로의 출력 신호의 논리 레벨을 변화시킬 수 있고, 다음 단의 논리 회로의 입력 논리 임계값 변동의 영향을 받지 않고 일정한 지연 시간을 실현할 수 있다.

[실시예 4]

도 8은 본 발명에 따른 지연 회로의 구체적인 구성을 도시하는 도면이다. 도 8에서, 지연 회로는 입력 신호 IN의 변화를 완만하게 하는 적분 수단으로서의 지연단(2)과,출력 전압 레벨이 변경가능하게 되는 기준 전압 발생 회로(3)와, 지연단(2)으로부터 중간 노드 MN상에 인가된 전압과 기준 전압 Vref을 비교하는 비교회로 (4)와, 비교 회로(4)의 출력 신호 COUT를 래치하는 래치 회로(30)와, 래치 회로(30)의 출력 신호를 반전시켜 출력 신호 OUT를 생성하는 인버터(4O)와, 입력 신호 IN에 응답하여 중간 노드 MN를 접지 전위 레벨로 리셋시키는 n채널 MOS 트랜지스터 (37)와 비교 회로 활성화 신호ΦACT의 발생하기 위한 인버터(37)와 비교 회로 활성화 신호ΦACT의 비활성화시 도통하고 비교 회로의 출력 신호 COUT를 전원전압 레벨로 충전하는 p 채널 MOS 트랜지스터(32)를 포함한다.

지연단(2)은 입력 신호 IN을 수신하는 인버터(21)와, 인버터(21)의 출력 신호를 수신하는 저항 소자(22)와, 저항 소자의 출력 노드와 전원 노드 Vcc 사이에 접속되는 캐패시터(23a)와, 저항 소자(22)의 출력 노드와 접지 노드 사이에 접속되는 캐패시터(23b)를 포함한다. 이 지연단(2)의 구성은 실질적으로 도 1에 도시된 인버터(1a)및 RC 지연단(2)의 구성과 동일하고, 저항 소자(22)및 캐패시터(23a및 23b)에 의해 RC 지연 회로가 형성되고 인버터(21)의 출력 신호가 점진적으로 변화된다.

기준 전압 발생 회로(3)는 입력 신호 IN과 래치 회로(3O)의 출력 신호를 수신하는 2 입력 NOR 회로(35)와, NOR 회로(35)의 출력 신호가 L 레벨인 때에 도통하고 출력 노드 NO를 전원 전압 Vcc 레벨로 프리차지하는 p 채널 MOS 트랜지스터(6)와, 전원 노드 Vcc와 출력 노드 NO 사이에 접속되는 캐패시터(5a)와, NOR 회로(35)의 출력 신호를 수신하는 인버터(36)와, 출력 노드(NO)와 인버터(36)의 출력부 사이에 접속되는 캐패시터(5b)를 포함한다. NOR 회로(35)로부터 프라차지 지시 신호/PR가 출력된다.

비교 회로(4)는 도 7에 도시된 비교 회로와 동일한 구성을 갖고, 대응하는부분에 동일한 참조 부호를 붙여서 그 설명을 생략한다. 즉, 비교 회로(4)는 전류미러형 차동 증폭 회로이다. 비교 회로 활성화 신호ΦACT를 발생하는 인버터(37)는 인버터(36)의 출력 신호를 수신한다. 따라서, 프리차지 지시 신호 /PR와 비교회로 활성화 신호ΦACT는 동일한 위상의 신호로 되고, 기준 전압 Vref가 소정의 전압 레벨(a×Vcc)로 저하한 후에 비교 회로 활성화 신호 ΦACT가 활성 상태의 H레벨로 된다(인버터(36 및 37)의 지연 시간을 고려함).

래치 회로(30)는 입력 신호 IN를 한쪽 입력에서 수신하는 NOR 게이트(41)와, NOR 게이트(41)의 출력 신호를 반전하는 인버터(42)와, 인버터(42)의 출력 신호와 비교 회로의 출력 신호 COUT를 수신하는 AND 게이트(43)를 포함한다. AND 게이트(43)의 출력 신호가 NOR 게이트(41)의 다른쪽 입력에 인가된다. NOR 게이트(41)및 AND 게이트(43)는 복합 게이트를 구성한다. 래치 회로의 작용 효과에 대해서는 다음에 기술될 것이다. 다음에 도 9에 도시된 동작 파형도를 참조하여, 도 8에 도시된 지연 회로의 동작에 대해 설명한다.

입력 신호 IN이 H 레벨인 때, 기준 전압 발생 회로(3)에서 NOR 회로(35)로부터의 프리차지 지시 신호 /PR는 L 레벨이고, 기준 전압 Vref은 MOS 트랜지스터(6)를 통해 전원 전압 Vcc 레벨로 프리차지된다. 또한, 래치 회로(30)의 NOR 게이트(41)는 H 레벨의 입력 신호 IN에 따라 L 레벨의 신호를 출력하고, 따라서 인버터(40)로부터의 출력 신호 OUT는 H 레벨로 된다. 또한, 비교 회로 활성화 신호 ΦACT는 L 레벨의 비활성 상태로 되므로, 비교 회로(4)는 비동작 상태이고, 그 출력 COUT도 MOS 트랜지스터(32)에 의해 풀업(pull-up)되어 전원 전압 Vcc 레벨로 된다.

입력 신호 IN이 H 레벨로부터 L 레벨로 내려가면, 지연단(2)의 인버터 (21)의 출력 신호가 저항 소자(22)및 캐패시터(23a 및 23b)를 통해 중간 노드 MN에 제공되어, 중간 노드 MN의 전위 레벨은 점진적으로 상승한다. 한편, 입력 신호 IN가 L레벨로 떨어지면, 래치 회로(30)의 출력 노드, 즉 노드 ND1의 전압 레벨이 L 레벨로 되므로 기준 전압 발생 회로(3)의 NOR 회로(35)의 출력 신호가 H 레벨로 되고, 프리차지 지시 신호 /PR는 H 레벨로 되어 기준 전압 Vref의 프리차지를 수행하지 않는다. 이어서, 인버터(36)의 출력 신호는 L 레벨로 떨어지고, 캐패시터(5b)의 용량 결합에 의해 기준 전압 Vref의 전압 레벨은 소정의 전압 레벨 Vrefa로 떨어진다 .

또한, 인버터(37)로부터의 비교 회로 활성화 신호 ΦACT는 H 레벨로 되고, 비교 회로(4)는 활성화되어 기준 전압 Vref와 중간 노드 MN의 전압 레벨을 비교한다. 비교 회로 활성화 신호ΦACT의 활성화에 따라, MOS 트랜지스터(32)는 비도통상태로 되고,출력 신호 COUT의 전원 전압 Vcc 레벨로의 풀업 동작은 중지된다. 중간 노드 MN상의 전압 레벨이 기준 전압 Vref의 레벨 Vrefa보다 높으면, 비교 회로(4)로부터의 출력 신호 COUT는 L 레벨로 떨어진다. 따라서, 래치 회로(30)의 AND 게이트(43)의 출력 신호가 L 레벨로 되고, NOR 게이트(41)의 출력 신호가 H레벨로 된다. NOR 게이트(41)로부터 노드 ND1상에 출력되는 H 레벨의 신호는 인버터(42)에 의해 반전되어 AND 게이트(43)에 인가된다. 따라서,AND 게이트(43)는 인버터(42)로부터의 L 레벨의 신호에 의해 H 레벨의 신호를 출력하고, 노드 ND1상의 H 레벨의 신호는 NOR 게이트(41), 인버터(42) 및 AND 게이트(43)에 의해 래치된다.

노드 ND1의 전압 레벨이 H 레벨로 올라가면, 기준 전압 발생 회로(3)에서 NOR 회로(35)로부터의 프리차지 지시 신호 /PR는 L 레벨로 되어 MOS 트랜지스터(6)가 도통하고 기준 전압 Vref은 전원 전압 Vcc 레벨로 프리차지된다. 또한, 이 NOR회로(35)의 출력 신호가 L 레벨로 되면, 비교 회로 활성화 신호ΦACT도 L 레벨로 되고, 비교 회로(4)는 비활성 상태로 되어 그 비교 동작은 정지된다. 한편, MOS트랜지스터(32)가 도통하여, 비교 회로(4)의 출력 신호 COUT를 전원 전압 Vcc 레벨로 충전한다. 이 상태에서, 인버터(42)의 출력 신호는 L 레벨이고, AND 게이트(43)의 출력 신호는 L 레벨이며, NOR 게이트(41)로부터 노드 ND1상에 출력되는 전압 레벨은 H 레벨을 유지한다.

비교 회로(4)의 출력 신호 COUT가 변화하고 래치 회로(30)에 의해 래치된 후에, 기준 전압 발생 회로(3)를 프리차지하고, 비교 회로(4)의 비교 동작을 정지시키는 것에 의해, 기준 전압 Vref를 필요한 최소한의 기간 동안에만 소정의 전압 레벨로 유지할 수 있어서, 정확하게 소망하는 전압 레벨을 실현하여 정확한 비교 동작을 수행하고, 비교 회로 동작 기간을 한정함으로써 비교 회로(4)의 소비 전류를 저감시킨다.

입력 신호 IN가 L 레벨로부터 H 레벨로 상승하면, MOS 트랜지스터(3l)는 도통하여, 중간 노드 MN는 고속으로 접지 전위 레벨로 방전된다. 또한, 입력 신호 IN의 H 레벨의 상승에 따라 NOR 게이트(41)로부터 노드 ND1에 출력되는 신호의 전압 레벨은 L 레벨로 되고, 이에 따라 출력 신호 OUT 및 노드 ND2의 전압 레벨도 H레벨로 상승한다. AND 게이트(43)가 H 레벨의 신호를 출력하고 NOR 게이트(41)의 출력 신호는 L 레벨로 고정되므로, 노드 ND1상의 L 레벨의 전위는 래치 회로(30)에 의해 래치된다.

리세트용의 MOS 트랜지스터(31 및 32)를 마련하고, 래치 회로(30)의 NOR 게이트(41)에 입력 신호 IN을 인가함으로써, 입력 신호 IN이 H 레벨로부터 L 레벨로 하강하는 경우에만, L 레벨로 하강하고, 이 변화를 소정 시간 지연시켜 출력 신호 OUT는 H 레벨로부터 입력 신호 IN가 L 레벨로부터 H 레벨로 상승하는 경우에는, 고속으로 출력 신호 OUT는 H 레벨로 상승할 수 있다. 따라서, 입력 신호의 소망하는 레벨 변화에 대해서만 지연되는 지연 회로가 구현펼 수 있다.

또한, 도 8에 도시된 구성에서는 업럭 신호 IN가 내려간 때에, 출력 신호 OUT도 동일하게 소정의 지연 시간 후에 하강한다. 입력 신호 IN와 출력 신호 OUT의 변화는 반대의 위상으로 되어도 좋다. 이상과 같이, 본 발명의 실시예 4에 따른 지연 회로에 의하면, 입력 신호와 비교 회로의 출력 신호의 래치 신호에 기초하여, 기준 전압을 프리차지하기 위한 프리차지 지시 신호를 생성하고 이 프리차지 지시 신호에 기초하여 비교 회로 활성화 신호를 생성하고 있으므로, 필요한 최소한의 기간 동안에만 기준 전압을 소정의전압 레벨로 설정하여 비교 동작을 수행하며, 비교 동작이 완료하여 그 출력 신호가 확정 상태로 되면 기준 전압을 원래의 전원 전압 레벨로 프리차지하고 비교 동작을 정지시키므로, 비교 동작시에 기준 전압 레벨을 정확하게 소망하는 전압 레벨로 설정할 수 있고(다른 회로 동작의 영향 및 잡음의 영향을 받지 않기 때문), 비교 회로의 동작 기간을 펠요 최소한으로 하여 그 관통 전류를 감소시킬 수 있고, 이에 따라 소비 전류를 감소시킬 수 있다. 또한, 이전의 실시예 1 내지 3과 동일하게, 비교 동작은 전원 전압의 정수배의 기준 전압 레벨과 RC 지연된 업럭 신호의 전압 레벨이 비교되고 있으므로, 전원 전압 및 MOS 트랜지스터의 임계값 전압의 변동에 영향을 받지 않고 정확하게 일정한 지연 시간을 가지고 비교 회로의 출력 신호를 변화시킬 수 있고, 이에 따라 래치 회로(30)의 AND 게이트의 입력 논리 임계값 변동에 영향을 받지 않고 정확하게 래치 회로(30)의 출력 신호에 따라 인버터로부터의 출력 신호를 소정의 전압 레벨로 변화시킬 수 있어서, 안정하고 정확하게 입력 신호의 변화에 대해 소정의 지연 시간을 가지고 출력 신호를 변화시킬 수 있다.

[실시예 5]

도 10은 본 발명의 설시예 5에 따른 반도체 집적 회로 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 10에서, 반도체 집적 회로 장치는 메모리 셀 선택 동작 개시 지시 신호로서 행 어드레스 스트로브 신호 /RAS를 수신하고 내부 행어드레스 스트로브 신호 iRAS를 발생하는 RAS 버퍼(50)와, RAS 버퍼(50)로부터의 내부 행 어드레스 스트로브 신호 iRAS를 지연하고 행 어드레스 래치 지시 신호 RAL, 행 어드레스 디코드 이네이블 신호 RADE, 워드 라인 구동 신호 RX를 각각 생성하는 지연 회로(52)와, 지연회로(52)의 출력 신호에 따라 감지 증폭기 활성화 신호 ZSA를 생성하는 지연 회로(54)를 포함한다. 이 지연 회로(52 및 54)는 각각 이전의 실시예 1 내지 4에 도시된 지연 회로의 구성을 포함한다. 지연 회로(52)는 내부 행 어드레스 스트로브 신호 iRAS를 각각 소정 시간 지연하여 행 어드레스 래치 지시 신호 RAL, 행 어드레스 디코드 이네이블 신호 RADE 및 워드 라인 구동 신호 RX를 생성한다. 지연 회로(54)는 이 지연 회로(52)의 출력 신호(예를 들면 워드 라인 구동 신호 RX)를 소정 시간 지연하여 감지 증폭기 활성화 신호 ZSA를 생성한다. 이 지연 회로(54)는 도 10에서 파선으로 표시된 바와 같이 RAS 버퍼(50)로부터의 내부 행 어드레스 스트로브 신호 iRAS를 지연하여 감지 증폭기 활성화 신호 ZSA를 생성해도 좋다.

이 반도체 집적 회로 장치는 메모리 셀 MC가 행렬 형태로 배치되는 메모리 셀 어레이(55)를 더 포함한다. 메모리 셀 어레이(55)는 각각에 1행의 메모리 셀이 접속되는 워드 라인 WL 및 각각에 1열의 메모리 셀이 접속되는 비트 라인쌍 BL, /BL을 포함한다. 도 10에서, 1개의 워드 라인쌍 WL 및 1쌍의 비트 라인쌍 BL, /BL을 대표적으로 도시한다. 비트 라인쌍 BL, /BL에는 감지 증폭기(62)가 제공된다.

이 반도제 집적 회로 장치는 행 어드레스 래치 지시 신호 RAL에 따라 어드레스 신호 AD를 래치하여 내부 행 어드레스 신호를 생성하는 어드레스 버퍼(56)와, 행 어드레스 디코드 이네이블 신호 RADE에 응답하여 활성화되고, 어드레스 버퍼(56)로부터의 내부 행 어드레스 신호로부터 상보형 내부 행 어드레스 신호를 생성하고 디코드하여 메모리 셀 어레이(55)의 1행(워드 라인)을 지정하는 행 선택 신호를 생성하는 행 디코더(58)와, 워드 라인 구동 신호 RX를 행 디코더(58)가 지정하는 선택 워드 라인상에 전달하는 워드 드라이버(60)를 포함한다. 다음에 도 10에 도시된 반도체 집적 회로 장치의 동작을 그 동작 파형도인 도 11을 참조하여 섣명한다.

시각 t0에서 행 어드레스 스트로브 신호 /RAS가 L 레벨의 활성 상태로 되어, 메모리 사이클이 개시된다. 행 어드레스 스트로브 신호 /RAS의 하강에 응답하여, 내부 행 어드레스 스트로브 신호 iRAS가 H 레벨로 상승한다. 내부 행 어드레스 스트로브 신호 iRAS의 상승에 응답하여, 행 어드레스 래치 지시 신호 RAL가 H의 활성상태로 되고, 어드레스 버퍼(56)가 외부로부터의 어드레스 신호 AD를 수신하고 래치하여 내부 행 어드레스 신호를 생성한다. 그후, 행 어드레스 디코드 이네이블신호 RADE가 H 레벨의 활성 상태로 되어, 행 디코더(58)가 활성화된다. 행 디코더(58)의 디코딩이 완료된 후, 워드 라인 구동 신호 RX가 H의 활성 상태로 되고, 행디코더(58)에 의해 지정된 워드 라인상에 활성 상태로 된 워드 라인 구동 신호 RX가 제공되어 워드 라인 WL의 전위가 상승된다.다음에 워드 라인 WL의 전위 상승에 따라 선택 워드 라인 WL에 접속되는 메모리 셀 MC의 데이타가 비트 라인 BL(또는 /BL)상에서 판독되어 비트 라인 BL, /BL의 전위차가 생긴다.

다음에 이 워드 라인 WL의 전위가 상승하고 비트 라인쌍 BL, /BL의 전위차가 충분히 확대된 후(소정의 지연 시간 경과 후), 감지 증폭기 활성화 신호 ZSA가 활성 상태의 L 레벨로 되고, 감지 증폭기(62)에 의해 비트 라인 BL, /BL의 전위차가 더욱 확대된다. 그 후, 도시되지 않은 판독 경로를 거쳐 시각 t2에서 유효 데이타가 출력된다.

도 10에 도시된 지연 회로(52 및 54)로서, 이전의 실시예 1 내지 4의 지연회로를 이용한 경우, 전원 전압 Vcc 및 입력 논리 임계값 변동에 영향을 받지 않고, 일정한 지연 시간을 가지고 각 신호는 활성 상태로 된다. 따라서, 행 어드레스 스트로브 신호 /RAS가 활성 상태로 되는 시각 t0으로부터 감지 증폭기 활성화신호 ZSA가 활성 상태로 되는 시각 t1까지의 시간 T는 각 신호의 진폭이 (전원 전압 Vcc 레벨의 변화에 의해)변화해도,일정한 시간으로 할 수 있다. 따라서, 전원 전압 Vcc의 변동 및 입력 논리 임계값 변동 등의 마진을 고려하고 감지 증폭기 활성화 타이밍을 결정하여 데이타 판독 시간을 설정할 필요가 없어서, 지연 시간 T는 항상 일정하므로, 행 어드레스 스트로브 신호 /RAS가 활성 상태로 되는 시각 t0으로부터 유효 데이타가 출력되는 시각 t2까지의 시간 tRAS(RAS 액세스 시간)도 최소로 할 수 있어서, 고속 액세스가 가능하게 된다.

여기에서, 데이타 판독 경로는 열 어드레스 스트로브 신호 /CAS에 따라 활성상태로 된다. 이 열 어드레스 스트로브 신호 /CAS는 행 어드레스 스트로브 신호 /RAS가 인가된 후, 통상 RAS-CAS의 지연 시간 tRCD 경과 후에 활성 상태로 할 수 있다. 따라서 감지 증폭기가 활성 상태로 된 후, 비교적 빠른 타이밍으로 열 어드레스 스트로브 신호 /CAS를 활성 상태로 하여 열 선택 동작을 수행할 수 있고, 이에 따라 데이타 판독을 빨리 수행할 수 있다(통상적으로 데이타 판독 타이밍은 열어드레스 스트로브 신호 /CAS에 의해 결정된다).

이상과 같이, 본 실시예 5에 따르면, 내부 행 어드레스 스트로브 신호을 지연하여 감지 증폭기 활성화 신호를 지연할 때에, 기준 전압과 내부 행 어드레스 스트로브 신호의 적분 결과를 비교함으로써 지연 시간을 설현하는 구성이 이용되고 있으므로, 감지 증폭기 활성화까지의 시간에 대해 전원 전압 Vcc 및 입력 논리 임계값, MOS 트랜지스터의 임계값 전압 등에 대한 마진을 고려하여 활성화 시간을 정할 필요가 없어서, 필요 최소한의 시간으로 감지 증폭기를 활성화할 수 있고, 이에 따라 고속으로 액세스가 가능하게 된다.

특히, 감지 증폭기 활성화의 타이밍은 비트라인 BL, /BL의 판독 전압 Δ V와 전원 전압의 비에 의해 통상적으로 결정된다. 판독 전압 ΔV은 Cs·Vcc/2·Cb로서 제 공된다. 여기서, CS는 메모리 셀 캐패시터의 용량을 나타내고, Cb는 비트 라인 용량을 나타낸다. 감지 증폭기에 도달하는 판독 전압 d V의 변화 속도(시정수)는 비트 라인의 부유 저항 Rb와 비트 라인의 용량 Cb의 곱 Rb×Cb에 의해 결정되고 전원 전압 Vcc의 값에는 의존하지 않는다. 따라서, 감지 증폭기 활성화 신호 ZSA를 활성 상태로 하기 위한 회로로서 이 전원 전압 VCC에 의존하지 않는 지연 시간을 갖는 지연 회로를 이용함으로써, 전원 전압 Vcc의 변동시에도, 필요로 되는 큰 판독 전압(시정수 Rb·Cb에 따라 변화함)이 비트 라인(감지 노드)상에서 판독된 때에 감지 증폭기를 활성화할 수 있고, 항상 최적의 타이밍(전원 전압 Vcc과 관계없이 일정한 타이밍)으로 감지 증폭기를 활성화할 수 있어, 안정하게 감지 동작을 수행할 수 있다.

[다른 적용예]

전술한 설명에서, 반도체 집적 회로 장치는 DRAM이 일예로서 도시되어 있다. 그러나, 본 발명의 지연 회로는 일반적으로 어떤 신호의 지연 신호를 생성하여 다른 용도에 이용하는 구성을 포함하는 반도체 집적 회로 장치이면 적용할 수 있다.

또한, 입력 신호 IN과 지연된 출력 신호 OUT의 논리 관계는 동일 위상 및 반대 위상중 어느 관계이더라도 본 발명에 적용될 수 있다(입력부 또는 출력부에 인버터를 제공하면 바람직하다).

이상과 같이, 본 발명에 따르면, 다음 단의 논리 회로의 논리 임계값에 직접 영항을 받지 않고 전원 전압의 변동에 관계없이 안정하게 일정한 지연 시간을 인가하는 저 소비 전류의 지연 회로를 구현할 수 있다.

본 발명의 청구항 제1항에 따르면, 지연 회로를, 입력 신호를 적분하는 적분 수단과, 이 입력 신호의 변화에 응답하여 출력 전압 레벨을 소정의 전압 레벨로 변화시켜 출력하는 기준 전압 발생 수단과, 적분 수단의 출력 신호와 지연 전압 발생 수단이 출력하는 전압을 비교하고 그 비교 결과를 표시하는 신호를 출력하는 비교 수단으로 구성하였으므로, 기준 전압을 비교 동작에 필요한 기간 동안에만 소정의 전압 레벨로 할 수 있고, 다른 회로 동작 및 잡음의 영향을 받지 않고 소정의 전압 레벨의 기준 전압을 발생하여 적분 수단의 출력 신호와 비교할 수 있으며, 전원 전압 및 다음 단의 논리 회로의 입력 논리 임계값의 영향을 받지 않고 일정한 지연 시간을 가지고 출력 신호를 변화시킬 수 있다.

또한, 본 발명의 청구항 제1항의 기준 전압 발생 회로를, 용량 프리차지 동작에 의해 프리차지된 기준 전압 레벨을 입력 신호에 따라 변화시키도록 구성하였으므로, 이 기준 전압 발생 수단에서 전원 노드로부터 접지 노드로 전류가 흐르는 경로는 존재하지 않아, 소비 전류를 감소시킬 수 있으며,필요한 때에만 소정의 전압 레벨로 기준 전압을 변화시킬 수 있으므로, 다른 회로 동작의 영향 및 잡음의 영항을 받지 않고 소망하는 전압 레벨의 기준 전압을 생성할 수 있다.

이 기준 전압 발생 회로를, 비교 회로에 대해서만 이용되도록 제공함으로써, 기준 전압 발생 수단 점유 면적을 작게 할 수 있고, 또 다른 회로의 동작에 영향을 받지 않고 안정한 필요로 되는 전압 레벨을 생성할 수 있다.

또한, 본 발명의 청구항 제3항에 따르면, 지연 회로는 반도체 기억 장치의 감지 증폭기를 활성화하는 신호를 발생하는데 사용되므로, 전원 전압 및 입력 논리 임계값 및 MOS 트랜지스터의 임계값 전압에 영향을 받지 않고 메모리 사이클 개시 또는 워드 라인 선택 개시로부터 일정한 지연 시간을 갖고서 감지 증폭기를 활성화 할 수 이고, 안정하게 정확한 감지 동작을 수행할 수 있으며, 전원 전압 등의 마진을 고려할 필요가 없고, 감지 타이밍을 가능한한 빠르게 할 수 있으며, 액세스 시간을 짧게 할 수 있다.

Claims

지연 회로(a delay circuit)에 있어서, ① 저항성 소자(R)와 용량성 소자(C)로 구성되어 입력신호를 적분(integrate)하는 적분수단(2)과, ② 상기 입력신호(IN)의 변화에 응답하여 출력전압레벨을 사전설정된 기준 전압레벨(Vref)로 변화시켜 출력하는 기준전압 발생수단(3)과, ③ 상기 적분수단의 출력신호와 상기 기준전압 발생수단이 출력하는 전압을 비교하고, 이 비교결과를 나타내는 신호를 출력하는 비교수단(4)을 포함하되, 상기 기준전압 발생수단(3)은, ㉠ 제1전원노드와 출력노드 사이(NO)에 결합되는 제1용량소자(a first capacitance element)(5a)와, ㉡ 상기 입력신호를 수신하는 노드와 상기 출력노드(NO) 사이에 접속된 제2용량소자(a second capacitance element)(5b)와, ㉢ 프리차지 지시신호(precharge instruction signal)(/PR)에 응답하여 상기 출력노드를 상기 제1전원노드상의 전압레벨로 프리차지하는 프리차지 수단(precharge means)(6)을 포함하는 것을 특징으로 하는 지연회로.
제1항에 있어서, 상기 지연 회로는, 다수의 메모리 셀과 상기 다수의 메모리 셀중 선택된 메모리 셀의 기억 데이타의 검출 및 증폭을 활성화시에 실행하는 감지 증폭기를 구비하는 반도체 기억 장치에서 사용되고, 상기 입력 신호는 메모리 셀 선택 동작 개시 지시 신호(/RAS)이고, 상기 비교 수단의 출력 신호는 상기 감지 증폭기를 활성화시키는 타이밍(ZSA)을 제공하는 지연 회로.