JP2003085972A - タイマ回路及び半導体メモリ装置 - Google Patents
タイマ回路及び半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 電源電圧依存性を低減したタイマ回路を提供
する。 【解決手段】 タイマ回路１１は、疑似ワード線信号Ｓ
ＷＬの遷移を検出する入力ゲート２１を有し、入力ゲー
ト２１には出力電圧の遷移を遅延させる遅延要素２２が
組み込まれる。入力ゲート２１の出力ノードＮＤの遷移
を検出して、センスアンプ活性化信号ＳＡＥを発生する
ために、比較回路２３が用いられる。比較回路２３の基
準電圧ＶＲＥＦは、入力ゲート２１に与えられる電源電
圧ＶＥＸＴと同じ電源電圧を分圧して発生させる。
する。 【解決手段】 タイマ回路１１は、疑似ワード線信号Ｓ
ＷＬの遷移を検出する入力ゲート２１を有し、入力ゲー
ト２１には出力電圧の遷移を遅延させる遅延要素２２が
組み込まれる。入力ゲート２１の出力ノードＮＤの遷移
を検出して、センスアンプ活性化信号ＳＡＥを発生する
ために、比較回路２３が用いられる。比較回路２３の基
準電圧ＶＲＥＦは、入力ゲート２１に与えられる電源電
圧ＶＥＸＴと同じ電源電圧を分圧して発生させる。
Description
【０００１】
【発明の属する技術分野】この発明は、タイマ回路及び
これを内蔵した半導体メモリ装置に関する。
これを内蔵した半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリにおいては、内部回路の動
作タイミングを正確に制御することが要求される。例え
ば、ＤＲＡＭの動作タイミングを規定する上で重要なも
のに、ワード線が活性化されてから、セルデータがビッ
ト線に出力され、ビット線電位がデータ破壊を生じない
レベルに達するまでの時間、いわゆるＳＤＴ（Ｓｉｇｎ
ａｌ Ｄｅｖｅｌｏｐｍｅｎｔ Ｔｉｍｅ）がある。こ
のＳＤＴは従って、ワード線が活性化されてから、ビッ
ト線センスアンプを活性化するまでの時間となる。この
ＳＤＴを正確に判定し且つ、これに基づいてセンスアン
プ活性化信号を発生させることは、データを破壊するこ
となく、高速でデータ読み出しを行うために重要であ
る。
作タイミングを正確に制御することが要求される。例え
ば、ＤＲＡＭの動作タイミングを規定する上で重要なも
のに、ワード線が活性化されてから、セルデータがビッ
ト線に出力され、ビット線電位がデータ破壊を生じない
レベルに達するまでの時間、いわゆるＳＤＴ（Ｓｉｇｎ
ａｌ Ｄｅｖｅｌｏｐｍｅｎｔ Ｔｉｍｅ）がある。こ
のＳＤＴは従って、ワード線が活性化されてから、ビッ
ト線センスアンプを活性化するまでの時間となる。この
ＳＤＴを正確に判定し且つ、これに基づいてセンスアン
プ活性化信号を発生させることは、データを破壊するこ
となく、高速でデータ読み出しを行うために重要であ
る。
【０００３】このため例えば、ＤＲＡＭでは、セルアレ
イと同様の疑似セルアレイを周辺回路に配置して、疑似
ワード線信号を生成する。そして、この疑似ワード線信
号の遷移を検出してこれから一定時間遅れたセンスアン
プ活性化信号を発生するタイマ回路が設けられる。タイ
マ回路は、ＣＲ遅延回路を用いて構成される。
イと同様の疑似セルアレイを周辺回路に配置して、疑似
ワード線信号を生成する。そして、この疑似ワード線信
号の遷移を検出してこれから一定時間遅れたセンスアン
プ活性化信号を発生するタイマ回路が設けられる。タイ
マ回路は、ＣＲ遅延回路を用いて構成される。
【０００４】図１２は、そのような従来のタイマ回路を
示している。疑似ワード線信号ＳＷＬが入力される入力
ゲートは、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトラ
ンジスタＱＮ１から構成されるインバータを主体として
構成される。このインバータに、抵抗ＲとキャパシタＣ
からなる遅延要素を加えることで、ノードＮＤに得られ
る出力の遷移に遅延を与え、その出力信号をＰＭＯＳト
ランジスタＱＰ２とＮＭＯＳトランジスタＱＮ３からな
るインバータで受ける。
示している。疑似ワード線信号ＳＷＬが入力される入力
ゲートは、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトラ
ンジスタＱＮ１から構成されるインバータを主体として
構成される。このインバータに、抵抗ＲとキャパシタＣ
からなる遅延要素を加えることで、ノードＮＤに得られ
る出力の遷移に遅延を与え、その出力信号をＰＭＯＳト
ランジスタＱＰ２とＮＭＯＳトランジスタＱＮ３からな
るインバータで受ける。
【０００５】遅延要素は、図の場合、ノードＮＤに接続
されたキャパシタＣと、ＰＭＯＳトランジスタＱＰ１と
ＮＭＯＳトランジスタＱＮ１の間に挿入された抵抗Ｒを
用いたＣＲ遅延である。キャパシタＣのみを接続して、
トランジスタのチャネル抵抗とのＣＲ遅延を利用する場
合や、或いはトランジスタのドレイン端子に抵抗のみを
挿入して、浮遊容量とのＣＲ遅延を利用する場合もあ
る。
されたキャパシタＣと、ＰＭＯＳトランジスタＱＰ１と
ＮＭＯＳトランジスタＱＮ１の間に挿入された抵抗Ｒを
用いたＣＲ遅延である。キャパシタＣのみを接続して、
トランジスタのチャネル抵抗とのＣＲ遅延を利用する場
合や、或いはトランジスタのドレイン端子に抵抗のみを
挿入して、浮遊容量とのＣＲ遅延を利用する場合もあ
る。
【０００６】この様なタイマ回路を用いることで、図１
３に示すように、疑似ワード線信号ＳＷＬの立ち上がり
から、一定時間ＳＤＴだけ遅延して、ビット線センスア
ンプ活性化信号ＳＡＥを発生させることができる。なお
実際の回路では、センスアンプ活性化信号ＳＡＥは、多
数のセンスアンプを同時に活性化する必要があることか
ら、タイマの出力段には、複数段のインバータを直列接
続した電流容量の大きなバッファ段を構成する。
３に示すように、疑似ワード線信号ＳＷＬの立ち上がり
から、一定時間ＳＤＴだけ遅延して、ビット線センスア
ンプ活性化信号ＳＡＥを発生させることができる。なお
実際の回路では、センスアンプ活性化信号ＳＡＥは、多
数のセンスアンプを同時に活性化する必要があることか
ら、タイマの出力段には、複数段のインバータを直列接
続した電流容量の大きなバッファ段を構成する。
【０００７】
【発明が解決しようとする課題】図１２のタイマ回路
は、外部から供給される電源電圧ＶＥＸＴが変動したと
きに、タイミング信号（センスアンプ活性化信号ＳＡ
Ｅ）にばらつきが生じるという問題がある。その様子
を、図１４に示す。図１４は、図１２のノードＮＤの、
疑似ワード線信号ＳＷＬによる電圧変化と、これを受け
たセンスアンプ活性化信号ＳＡＥの立ち上がり特性を示
している。
は、外部から供給される電源電圧ＶＥＸＴが変動したと
きに、タイミング信号（センスアンプ活性化信号ＳＡ
Ｅ）にばらつきが生じるという問題がある。その様子
を、図１４に示す。図１４は、図１２のノードＮＤの、
疑似ワード線信号ＳＷＬによる電圧変化と、これを受け
たセンスアンプ活性化信号ＳＡＥの立ち上がり特性を示
している。
【０００８】ノードＮＤの電圧が電源電圧ＶＥＸＴか
ら、ＰＭＯＳトランジスタＱＰ２のしきい値電圧（絶対
値）Ｖｔｐ分下がったときに、センスアンプ活性化信号
ＳＡＥが立ち上がる。従って、電源電圧ＶＥＸＴが最大
値ＶＥＸＴｍａｘ，平均値ＶＥＸＴｎｏｍ，最小値ＶＥ
ＸＴｍｉｎと変動するにつれて、疑似ワード線ＳＷＬの
立ち上がりから活性化信号ＳＡＥが立ち上がるまでの時
間に、Ｔ１，Ｔ２，Ｔ３という違いに発生することにな
る。
ら、ＰＭＯＳトランジスタＱＰ２のしきい値電圧（絶対
値）Ｖｔｐ分下がったときに、センスアンプ活性化信号
ＳＡＥが立ち上がる。従って、電源電圧ＶＥＸＴが最大
値ＶＥＸＴｍａｘ，平均値ＶＥＸＴｎｏｍ，最小値ＶＥ
ＸＴｍｉｎと変動するにつれて、疑似ワード線ＳＷＬの
立ち上がりから活性化信号ＳＡＥが立ち上がるまでの時
間に、Ｔ１，Ｔ２，Ｔ３という違いに発生することにな
る。
【０００９】このようなタイマ回路の電源電圧位依存性
は、ＤＲＡＭの正常動作を損なう。即ち、図１４に示す
センスアンプ活性化信号ＳＡＥの立ち上がりのばらつき
は、図１３で説明したＳＤＴのばらつきである。センス
アンプが余り早くに活性化されると、ビット線データ電
位が十分に確定する前にセンスアンプが動作して、デー
タ破壊を生じる可能性がある。逆に、センスアンプの活
性化が遅れると、読み出しコマンド入力からデータ出力
まで時間で規定されるアクセス時間内にデータ読み出し
が間に合わなくなる可能性がある。
は、ＤＲＡＭの正常動作を損なう。即ち、図１４に示す
センスアンプ活性化信号ＳＡＥの立ち上がりのばらつき
は、図１３で説明したＳＤＴのばらつきである。センス
アンプが余り早くに活性化されると、ビット線データ電
位が十分に確定する前にセンスアンプが動作して、デー
タ破壊を生じる可能性がある。逆に、センスアンプの活
性化が遅れると、読み出しコマンド入力からデータ出力
まで時間で規定されるアクセス時間内にデータ読み出し
が間に合わなくなる可能性がある。
【００１０】この発明は、上記事情を考慮してなされた
もので、電源電圧依存性を低減したタイマ回路を提供す
ることを目的とする。この発明はまた、電源電圧依存性
を低減したタイマ回路を備えて正常動作を可能とした半
導体メモリ装置を提供することを目的とする。
もので、電源電圧依存性を低減したタイマ回路を提供す
ることを目的とする。この発明はまた、電源電圧依存性
を低減したタイマ回路を備えて正常動作を可能とした半
導体メモリ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明に係るタイマ回
路は、入力信号のレベル遷移を検出するための入力ゲー
トと、この入力ゲートの出力電圧の遷移を遅延させる遅
延要素と、前記入力ゲートの出力電圧を基準電圧と比較
してタイミング信号を発生する比較回路と、前記入力ゲ
ートに与えられる電源電圧と同じ電源電圧を分圧して前
記基準電圧を発生する基準電圧発生回路と、を有するこ
とを特徴とする。
路は、入力信号のレベル遷移を検出するための入力ゲー
トと、この入力ゲートの出力電圧の遷移を遅延させる遅
延要素と、前記入力ゲートの出力電圧を基準電圧と比較
してタイミング信号を発生する比較回路と、前記入力ゲ
ートに与えられる電源電圧と同じ電源電圧を分圧して前
記基準電圧を発生する基準電圧発生回路と、を有するこ
とを特徴とする。
【００１２】この発明によると、タイミング信号を生成
する比較回路の基準電圧を電源電圧を分圧して生成す
る。これにより、入力ゲート部が電源電圧に依存して出
力遷移にばらつきが生じる場合に、出力遷移を検出する
ための基準電圧にも同様の電源依存性を持たせることに
よって、結果的に出力遷移のばらつきをなくして、電源
電圧に依存しないタイミング信号を得ることができる。
する比較回路の基準電圧を電源電圧を分圧して生成す
る。これにより、入力ゲート部が電源電圧に依存して出
力遷移にばらつきが生じる場合に、出力遷移を検出する
ための基準電圧にも同様の電源依存性を持たせることに
よって、結果的に出力遷移のばらつきをなくして、電源
電圧に依存しないタイミング信号を得ることができる。
【００１３】この発明に係る半導体メモリ装置は、メモ
リセルアレイと、このメモリセルアレイのワード線を選
択駆動するロウデコーダと、前記メモリセルアレイのビ
ット線データを検知増幅するセンスアンプと、前記メモ
リセルアレイのワード線の活性化タイミングを擬似的に
モニターして疑似ワード線信号を生成する疑似ワード線
回路と、前記疑似ワード線信号の出力から所定時間遅れ
て前記センスアンプを活性化するためのセンスアンプ活
性化信号を発生するタイマ回路とを備え、前記タイマ回
路は、前記疑似ワード線回路から発生される疑似ワード
線信号を検出するための入力ゲートと、この入力ゲート
の出力電圧の遷移を遅延させる遅延要素と、前記入力ゲ
ートの出力電圧を基準電圧と比較してタイミング信号を
発生する比較回路と、前記入力ゲートに与えられる電源
電圧と同じ電源電圧を分圧して前記基準電圧を発生する
基準電圧発生回路と、を有することを特徴とする。
リセルアレイと、このメモリセルアレイのワード線を選
択駆動するロウデコーダと、前記メモリセルアレイのビ
ット線データを検知増幅するセンスアンプと、前記メモ
リセルアレイのワード線の活性化タイミングを擬似的に
モニターして疑似ワード線信号を生成する疑似ワード線
回路と、前記疑似ワード線信号の出力から所定時間遅れ
て前記センスアンプを活性化するためのセンスアンプ活
性化信号を発生するタイマ回路とを備え、前記タイマ回
路は、前記疑似ワード線回路から発生される疑似ワード
線信号を検出するための入力ゲートと、この入力ゲート
の出力電圧の遷移を遅延させる遅延要素と、前記入力ゲ
ートの出力電圧を基準電圧と比較してタイミング信号を
発生する比較回路と、前記入力ゲートに与えられる電源
電圧と同じ電源電圧を分圧して前記基準電圧を発生する
基準電圧発生回路と、を有することを特徴とする。
【００１４】この発明によると、電源電圧に依存しない
センスアンプ活性化信号を発生させることができ、誤動
作のない高速のメモリ動作が可能になる。
センスアンプ活性化信号を発生させることができ、誤動
作のない高速のメモリ動作が可能になる。
【００１５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるクロック動作型ＤＲＡＭのブロック構成を示し
ている。メモリセルアレイ１は、ワード線ＷＬとビット
線ＢＬの交差部にダイナミック型メモリセルＭＣを配置
して構成される。ロウデコーダ（ワード線ドライバを含
む）２は、メモリセルアレイ１のワード線ＷＬを選択駆
動する。メモリセルアレイ１のビット線ＢＬには、ビッ
ト線センスアンプ３が接続され、センスアンプ３はカラ
ムデコーダ５により選択されるカラムゲート４を介して
データバッファ６に接続される。
の実施の形態を説明する。図１は、この発明の実施の形
態によるクロック動作型ＤＲＡＭのブロック構成を示し
ている。メモリセルアレイ１は、ワード線ＷＬとビット
線ＢＬの交差部にダイナミック型メモリセルＭＣを配置
して構成される。ロウデコーダ（ワード線ドライバを含
む）２は、メモリセルアレイ１のワード線ＷＬを選択駆
動する。メモリセルアレイ１のビット線ＢＬには、ビッ
ト線センスアンプ３が接続され、センスアンプ３はカラ
ムデコーダ５により選択されるカラムゲート４を介して
データバッファ６に接続される。
【００１６】データバッファ６及びアドレスバッファ７
は、クロックバッファ８により取り込まれる内部クロッ
クで制御される。アドレスバッファ７に取り込まれたア
ドレス信号は、ロウデコーダ２及びカラムデコーダ５に
転送されてデコードされる。内部アドレス信号の遷移を
検出してから、センスアンプ３の活性化信号ＳＡＥを発
生させるまでの時間を設定するために、アドレス遷移検
出（ＡＴＤ）回路９、疑似ワード線（ＳＷＬ）回路１０
及びタイマ回路１１を有する。
は、クロックバッファ８により取り込まれる内部クロッ
クで制御される。アドレスバッファ７に取り込まれたア
ドレス信号は、ロウデコーダ２及びカラムデコーダ５に
転送されてデコードされる。内部アドレス信号の遷移を
検出してから、センスアンプ３の活性化信号ＳＡＥを発
生させるまでの時間を設定するために、アドレス遷移検
出（ＡＴＤ）回路９、疑似ワード線（ＳＷＬ）回路１０
及びタイマ回路１１を有する。
【００１７】疑似ワード線回路１０は、メモリセルアレ
イ１と同様の構成の疑似ワード線を含む疑似セルアレイ
により構成される。この疑似ワード線回路１０から出力
される疑似ワード線信号ＳＷＬを受けて、これから一定
時間遅れてセンスアンプ化活性化信号ＳＡＥを発生する
ために、タイマ回路１１が設けられている。
イ１と同様の構成の疑似ワード線を含む疑似セルアレイ
により構成される。この疑似ワード線回路１０から出力
される疑似ワード線信号ＳＷＬを受けて、これから一定
時間遅れてセンスアンプ化活性化信号ＳＡＥを発生する
ために、タイマ回路１１が設けられている。
【００１８】図２は、このＤＲＡＭの動作タイミングを
示している。クロックＣＬＫ，ｂＣＬＫに同期して読み
出し，書き込みを指示するコマンドＣＯＭとアドレスＡ
ｄｄが入力されると、アドレス遷移検出回路７は、遷移
検出信号ｂＡＣＴを出力する。この遷移検出信号ｂＡＣ
Ｔを受けて疑似ワード線回路１０が動作して、ワード線
ＷＬの疑似信号としての疑似ワード線信号ＳＷＬを発生
する。タイマ回路１１は、この疑似ワード線信号ＳＷＬ
の立ち上がりから、予め定められた時間ＳＤＴの後に、
センスアンプ活性化信号ＳＡＥを発生することになる。
示している。クロックＣＬＫ，ｂＣＬＫに同期して読み
出し，書き込みを指示するコマンドＣＯＭとアドレスＡ
ｄｄが入力されると、アドレス遷移検出回路７は、遷移
検出信号ｂＡＣＴを出力する。この遷移検出信号ｂＡＣ
Ｔを受けて疑似ワード線回路１０が動作して、ワード線
ＷＬの疑似信号としての疑似ワード線信号ＳＷＬを発生
する。タイマ回路１１は、この疑似ワード線信号ＳＷＬ
の立ち上がりから、予め定められた時間ＳＤＴの後に、
センスアンプ活性化信号ＳＡＥを発生することになる。
【００１９】図３は、この実施の形態でのタイマ回路１
１の一構成例を示す。疑似ワード線信号ＳＷＬを受ける
入力ゲート２１は、外部電源電圧ＶＥＸＴがソースに与
えられるＰＭＯＳトランジスタＱＰ１と、ＮＭＯＳトラ
ンジスタＱＮ１により構成されるＣＭＯＳインバータで
ある。ＮＭＯＳトランジスタＱＮ１のソースとＶＳＳ端
子の間には、活性化信号Ａによりこのタイマ回路２１を
活性化するための活性化用ＮＭＯＳトランジスタＱＮ２
が挿入されている。但しこの活性化用ＮＭＯＳトランジ
スタＱＮ２は必ずしもなくてもよい。
１の一構成例を示す。疑似ワード線信号ＳＷＬを受ける
入力ゲート２１は、外部電源電圧ＶＥＸＴがソースに与
えられるＰＭＯＳトランジスタＱＰ１と、ＮＭＯＳトラ
ンジスタＱＮ１により構成されるＣＭＯＳインバータで
ある。ＮＭＯＳトランジスタＱＮ１のソースとＶＳＳ端
子の間には、活性化信号Ａによりこのタイマ回路２１を
活性化するための活性化用ＮＭＯＳトランジスタＱＮ２
が挿入されている。但しこの活性化用ＮＭＯＳトランジ
スタＱＮ２は必ずしもなくてもよい。
【００２０】図３のタイマ回路１１は、疑似ワード線信
号ＳＷＬの“Ｌ”レベル状態から“Ｈ”レベル状態への
遷移を検出して、センスアンプ活性化信号ＳＡＥを出力
するためのものである。入力ゲート２１には、その出力
ノードＮＤの出力遷移を遅延するための遅延要素２２が
組み込まれている。具体的に図３のタイマ回路の遅延要
素２２は、出力ノードＮＤの“Ｈ”から“Ｌ”への遷移
を遅らせるためのものであり、ノードＮＤの放電経路と
なるＮＭＯＳトランジスタＱＮ１側に設けられている。
号ＳＷＬの“Ｌ”レベル状態から“Ｈ”レベル状態への
遷移を検出して、センスアンプ活性化信号ＳＡＥを出力
するためのものである。入力ゲート２１には、その出力
ノードＮＤの出力遷移を遅延するための遅延要素２２が
組み込まれている。具体的に図３のタイマ回路の遅延要
素２２は、出力ノードＮＤの“Ｈ”から“Ｌ”への遷移
を遅らせるためのものであり、ノードＮＤの放電経路と
なるＮＭＯＳトランジスタＱＮ１側に設けられている。
【００２１】入力ゲート２１の出力ノードＮＤの遷移を
検出するためにこの実施の形態では、比較回路２３が用
いられている。比較回路２３は、ノードＮＤが基準電圧
ＶＲＥＦ以下になったことを検出して、“Ｈ”になるセ
ンスアンプ活性化信号ＳＡＥを発生する。基準電圧ＶＲ
ＦＥを生成する基準電圧発生回路２４は、このタイマ回
路２１に供給される外部電源電圧ＶＥＸＴを抵抗Ｒ１，
Ｒ２の直列回路により分圧する抵抗分圧回路である。例
えば、Ｒ１＝Ｒ２と設定することにより、電源電圧ＶＥ
ＸＴの１／２の基準電圧ＶＲＥＦを発生する。
検出するためにこの実施の形態では、比較回路２３が用
いられている。比較回路２３は、ノードＮＤが基準電圧
ＶＲＥＦ以下になったことを検出して、“Ｈ”になるセ
ンスアンプ活性化信号ＳＡＥを発生する。基準電圧ＶＲ
ＦＥを生成する基準電圧発生回路２４は、このタイマ回
路２１に供給される外部電源電圧ＶＥＸＴを抵抗Ｒ１，
Ｒ２の直列回路により分圧する抵抗分圧回路である。例
えば、Ｒ１＝Ｒ２と設定することにより、電源電圧ＶＥ
ＸＴの１／２の基準電圧ＶＲＥＦを発生する。
【００２２】図４は、図３とは逆論理でセンスアンプ活
性化信号ｂＳＡＥを発生する場合のタイマ回路１１の構
成を示している。この場合、疑似ワード線信号ｂＳＷＬ
は、定常状態で“Ｈ”であり、これが“Ｌ”になること
で、所定時間遅れて“Ｌ”になるセンスアンプ活性化信
号ｂＳＡＥを発生する。この場合には、遅延要素２２
は、出力ノードＮＤの“Ｌ”から“Ｈ”への遷移を遅ら
せるように、出力ノードＮＤの充電経路であるＰＭＯＳ
トランジスタＱＰ１側に設けられる。なお実際のタイマ
回路では、多数のセンスアンプを同時に活性化するため
に、比較回路２３の出力には更に、複数段のインバータ
を接続したバッファ段が設けられる。
性化信号ｂＳＡＥを発生する場合のタイマ回路１１の構
成を示している。この場合、疑似ワード線信号ｂＳＷＬ
は、定常状態で“Ｈ”であり、これが“Ｌ”になること
で、所定時間遅れて“Ｌ”になるセンスアンプ活性化信
号ｂＳＡＥを発生する。この場合には、遅延要素２２
は、出力ノードＮＤの“Ｌ”から“Ｈ”への遷移を遅ら
せるように、出力ノードＮＤの充電経路であるＰＭＯＳ
トランジスタＱＰ１側に設けられる。なお実際のタイマ
回路では、多数のセンスアンプを同時に活性化するため
に、比較回路２３の出力には更に、複数段のインバータ
を接続したバッファ段が設けられる。
【００２３】以上のタイマ回路１１に用いられる遅延要
素２２には、図５（ａ）〜（ｅ）に示したような構成が
用いられる。図５（ａ）は、抵抗ＲをＮＭＯＳトランジ
スタＱＮ１側（図３の場合）またはＰＭＯＳトランジス
タＱＰ１側（図４の場合）に挿入する例である。これに
よりそれぞれ、ノードＮＤの放電時定数、充電時定数が
大きくなり、出力ノードＮＤの遷移を遅らせることがで
きる。図５（ｂ）は図３の場合に適した遅延要素２２で
あり、ＮＭＯＳトランジスタＱＮ１側に入る抵抗Ｒと、
ノードＮＤに接続されるキャパシタＣからなる。これに
より、ノードＮＤの“Ｈ”状態から“Ｌ”状態への遷移
を遅らせることができる。図５（ｃ）は図４の場合に適
した遅延要素２２であり、ＰＭＯＳトランジスタＱＰ１
側に入る抵抗Ｒと、ノードＮＤに接続されるキャパシタ
Ｃからなる。これにより、ノードＮＤの“Ｌ”状態から
“Ｈ”状態への遷移を遅らせることができる。図５
（ｄ）は、図５（ｂ），（ｃ）を組み合わせたもので、
両方向の遷移に遅延を与えることができる。更に図５
（ｅ）は、キャパシタＣのみを接続したもので、ＮＭＯ
ＳトランジスタＱＮ１，ＰＭＯＳトランジスタＱＰ１の
チャネルコンダクタンスとの時定数により、両方向の遷
移に遅れを与えることができる。
素２２には、図５（ａ）〜（ｅ）に示したような構成が
用いられる。図５（ａ）は、抵抗ＲをＮＭＯＳトランジ
スタＱＮ１側（図３の場合）またはＰＭＯＳトランジス
タＱＰ１側（図４の場合）に挿入する例である。これに
よりそれぞれ、ノードＮＤの放電時定数、充電時定数が
大きくなり、出力ノードＮＤの遷移を遅らせることがで
きる。図５（ｂ）は図３の場合に適した遅延要素２２で
あり、ＮＭＯＳトランジスタＱＮ１側に入る抵抗Ｒと、
ノードＮＤに接続されるキャパシタＣからなる。これに
より、ノードＮＤの“Ｈ”状態から“Ｌ”状態への遷移
を遅らせることができる。図５（ｃ）は図４の場合に適
した遅延要素２２であり、ＰＭＯＳトランジスタＱＰ１
側に入る抵抗Ｒと、ノードＮＤに接続されるキャパシタ
Ｃからなる。これにより、ノードＮＤの“Ｌ”状態から
“Ｈ”状態への遷移を遅らせることができる。図５
（ｄ）は、図５（ｂ），（ｃ）を組み合わせたもので、
両方向の遷移に遅延を与えることができる。更に図５
（ｅ）は、キャパシタＣのみを接続したもので、ＮＭＯ
ＳトランジスタＱＮ１，ＰＭＯＳトランジスタＱＰ１の
チャネルコンダクタンスとの時定数により、両方向の遷
移に遅れを与えることができる。
【００２４】基準電圧発生回路２４としては、抵抗分圧
回路の他、図６（ａ）に示すようなキャパシタＣ１，Ｃ
２を直列接続した容量分圧回路でもよい。或いはまた、
図６（ｂ）に示すように、抵抗Ｒ１，Ｒ２，Ｒ３を直列
接続し、その一つの抵抗Ｒ３を選択的に短絡するＮＭＯ
ＳトランジスタＱＮ３を設けて、このＮＭＯＳトランジ
スタＱＮ３のゲートを制御端子として、外部から基準電
圧ＶＲＥＦを可変設定できるようにすることも有効であ
る。
回路の他、図６（ａ）に示すようなキャパシタＣ１，Ｃ
２を直列接続した容量分圧回路でもよい。或いはまた、
図６（ｂ）に示すように、抵抗Ｒ１，Ｒ２，Ｒ３を直列
接続し、その一つの抵抗Ｒ３を選択的に短絡するＮＭＯ
ＳトランジスタＱＮ３を設けて、このＮＭＯＳトランジ
スタＱＮ３のゲートを制御端子として、外部から基準電
圧ＶＲＥＦを可変設定できるようにすることも有効であ
る。
【００２５】比較回路２３は、図７（ａ）に示すよう
に、ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２によるカ
レントミラー負荷と、ＮＭＯＳトランジスタＱＮ２１，
ＱＮ２２による差動ドライバ段を持つオペアンプが用い
られる。或いは図７（ｂ）に示すように、ＮＭＯＳトラ
ンジスタＱＮ２１，ＱＮ２２によるカレントミラー負荷
とＰＭＯＳトランジスタＱＰ２１，ＱＰ２２による差動
ドライバ段を持つオペアンプでもよい。
に、ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２によるカ
レントミラー負荷と、ＮＭＯＳトランジスタＱＮ２１，
ＱＮ２２による差動ドライバ段を持つオペアンプが用い
られる。或いは図７（ｂ）に示すように、ＮＭＯＳトラ
ンジスタＱＮ２１，ＱＮ２２によるカレントミラー負荷
とＰＭＯＳトランジスタＱＰ２１，ＱＰ２２による差動
ドライバ段を持つオペアンプでもよい。
【００２６】比較回路２３はまた、非活性化時に電流経
路をオフに保つ活性化回路を備えてもよい。例えば、図
７（ａ）のオペアンプの場合、図８（ａ）に示すよう
に、電源側にＰＭＯＳトランジスタＱＰ２３を電源スイ
ッチとして設け、出力端子にリセット用ＮＭＯＳトラン
ジスタＱＮ２３を設ける。非活性化時、制御信号Ｂを
“Ｈ”として、ＰＭＯＳトランジスタＱＰ２３をオフ、
ＮＭＯＳトランジスタＱＮ２３をオンとして、電流をオ
フにし、出力端子を“Ｌ”に保持することができる。こ
れにより、無駄な消費電力を低減することができる。図
７（ｂ）のオペアンプの場合、図８（ｂ）に示すよう
に、接地側にＮＭＯＳトランジスタＱＮ２３を電源スイ
ッチとして設け、出力端子にリセット用ＰＭＯＳトラン
ジスタＱＰ２３を設ける。非活性化時、制御信号Ｂを
“Ｌ”として、ＮＭＯＳトランジスタＱＮ２３をオフ、
ＰＭＯＳトランジスタＱＰ２３をオンとして、電流をオ
フにし、出力端子を“Ｈ”に保持することができる。
路をオフに保つ活性化回路を備えてもよい。例えば、図
７（ａ）のオペアンプの場合、図８（ａ）に示すよう
に、電源側にＰＭＯＳトランジスタＱＰ２３を電源スイ
ッチとして設け、出力端子にリセット用ＮＭＯＳトラン
ジスタＱＮ２３を設ける。非活性化時、制御信号Ｂを
“Ｈ”として、ＰＭＯＳトランジスタＱＰ２３をオフ、
ＮＭＯＳトランジスタＱＮ２３をオンとして、電流をオ
フにし、出力端子を“Ｌ”に保持することができる。こ
れにより、無駄な消費電力を低減することができる。図
７（ｂ）のオペアンプの場合、図８（ｂ）に示すよう
に、接地側にＮＭＯＳトランジスタＱＮ２３を電源スイ
ッチとして設け、出力端子にリセット用ＰＭＯＳトラン
ジスタＱＰ２３を設ける。非活性化時、制御信号Ｂを
“Ｌ”として、ＮＭＯＳトランジスタＱＮ２３をオフ、
ＰＭＯＳトランジスタＱＰ２３をオンとして、電流をオ
フにし、出力端子を“Ｈ”に保持することができる。
【００２７】比較回路２３として、図９に示すような差
動回路を用いることもできる。これは、ＰＭＯＳトラン
ジスタＱＰ３１とＮＭＯＳトランジスタＱＮ３１による
ＣＭＯＳインバータ２３ａと、ＰＭＯＳトランジスタＱ
Ｐ３２とＮＭＯＳトランジスタＱＮ３２によるＣＭＯＳ
インバータ２３ｂを、電源側負荷ＰＭＯＳトランジスタ
ＱＰ３３と接地側負荷ＮＭＯＳトランジスタＱＮ３３を
共有させて併設したものである。一方のインバータ２３
ａに基準電圧ＶＲＥＦを入力し、他方のインバータ２３
ｂに出力ノードＮＤを接続する。
動回路を用いることもできる。これは、ＰＭＯＳトラン
ジスタＱＰ３１とＮＭＯＳトランジスタＱＮ３１による
ＣＭＯＳインバータ２３ａと、ＰＭＯＳトランジスタＱ
Ｐ３２とＮＭＯＳトランジスタＱＮ３２によるＣＭＯＳ
インバータ２３ｂを、電源側負荷ＰＭＯＳトランジスタ
ＱＰ３３と接地側負荷ＮＭＯＳトランジスタＱＮ３３を
共有させて併設したものである。一方のインバータ２３
ａに基準電圧ＶＲＥＦを入力し、他方のインバータ２３
ｂに出力ノードＮＤを接続する。
【００２８】ＣＭＯＳインバータ２３ａ，２３ｂの回路
しきい値を例えば、ＶＥＸＴ／２として、インバータ２
３ａの入力に基準電圧ＶＲＥＦ＝ＶＥＸＴ／２を与え
る。このとき、インバータ２３ａは、貫通電流が流れた
状態に保持される。もう一方のインバータ２３ｂに接続
されるノードＮＤがＶＲＥＦより低いとき、出力ＳＡＥ
は“Ｈ”、ノードＮＤがＶＲＥＦより高いとき、出力Ｓ
ＡＥは“Ｌ”となり、実質的な差動動作を行う。
しきい値を例えば、ＶＥＸＴ／２として、インバータ２
３ａの入力に基準電圧ＶＲＥＦ＝ＶＥＸＴ／２を与え
る。このとき、インバータ２３ａは、貫通電流が流れた
状態に保持される。もう一方のインバータ２３ｂに接続
されるノードＮＤがＶＲＥＦより低いとき、出力ＳＡＥ
は“Ｈ”、ノードＮＤがＶＲＥＦより高いとき、出力Ｓ
ＡＥは“Ｌ”となり、実質的な差動動作を行う。
【００２９】タイマ回路１１が図３の構成の場合の動作
波形を、図１０に示す。従来例と同様に、電源電圧ＶＥ
ＸＴが最大値ＶＥＸＴｍａｘ、平均値ＶＥＸＴｎｏｍ、
最小値ＶＥＸＴｍｉｎの場合について、疑似ワード線信
号ＳＷＬの遷移を受けた出力ノードＮＤの電圧波形と、
これを受けたタイマ回路１１の出力であるセンスアンプ
活性化信号ＳＡＥを示している。
波形を、図１０に示す。従来例と同様に、電源電圧ＶＥ
ＸＴが最大値ＶＥＸＴｍａｘ、平均値ＶＥＸＴｎｏｍ、
最小値ＶＥＸＴｍｉｎの場合について、疑似ワード線信
号ＳＷＬの遷移を受けた出力ノードＮＤの電圧波形と、
これを受けたタイマ回路１１の出力であるセンスアンプ
活性化信号ＳＡＥを示している。
【００３０】なお図では、出力ノードＮＤの電圧波形を
簡単に直線近似で示している。また、その電圧波形が、
電源電圧の最大値ＶＥＸＴｍａｘ、平均値ＶＥＸＴｎｏ
ｍ、最小値ＶＥＸＴｍｉｎに応じて傾き（遅延要素の時
定数により決まる）が異なるように示されているが、こ
れは、タイマ回路１１に入る疑似ワード線信号ＳＷＬ及
び活性化用信号Ａも、電源電圧依存性を有し、図３の構
成の場合、電源電圧が低くなるにつれて、ＮＭＯＳトラ
ンジスタＱＮ１，ＱＮ２がオンの時のコンダクタンスが
小さくなること（即ち、遅延要素２２の時定数が等価的
に大きくなること）を反映している。
簡単に直線近似で示している。また、その電圧波形が、
電源電圧の最大値ＶＥＸＴｍａｘ、平均値ＶＥＸＴｎｏ
ｍ、最小値ＶＥＸＴｍｉｎに応じて傾き（遅延要素の時
定数により決まる）が異なるように示されているが、こ
れは、タイマ回路１１に入る疑似ワード線信号ＳＷＬ及
び活性化用信号Ａも、電源電圧依存性を有し、図３の構
成の場合、電源電圧が低くなるにつれて、ＮＭＯＳトラ
ンジスタＱＮ１，ＱＮ２がオンの時のコンダクタンスが
小さくなること（即ち、遅延要素２２の時定数が等価的
に大きくなること）を反映している。
【００３１】この実施の形態の場合、基準電圧発生回路
２４にも外部電源電圧ＶＥＸＴが与えられて、これが分
圧されている。分圧比が１／２とすれば、ＶＥＸＴｍａ
ｘ，ＶＥＸＴｎｏｍ，ＶＥＸＴｍｉｎという電源電圧変
動に応じて、比較回路２３の反転しきい値である基準電
圧ＶＲＥＦはそれぞれ、図示のように、ＶＲＥＦ＝ＶＥ
ＸＴｍａｘ，ＶＥＸＴｎｏｍ，ＶＥＸＴｍｉｎとなる。
この結果、比較回路２３から出力されるセンスアンプ活
性化信号ＳＡＥの立ち上がりタイミングは、電源変動に
拘わらず、疑似ワード線信号ＳＷＬの立ち上がりタイミ
ングからほぼ一定の時間ＳＤＴとなる。
２４にも外部電源電圧ＶＥＸＴが与えられて、これが分
圧されている。分圧比が１／２とすれば、ＶＥＸＴｍａ
ｘ，ＶＥＸＴｎｏｍ，ＶＥＸＴｍｉｎという電源電圧変
動に応じて、比較回路２３の反転しきい値である基準電
圧ＶＲＥＦはそれぞれ、図示のように、ＶＲＥＦ＝ＶＥ
ＸＴｍａｘ，ＶＥＸＴｎｏｍ，ＶＥＸＴｍｉｎとなる。
この結果、比較回路２３から出力されるセンスアンプ活
性化信号ＳＡＥの立ち上がりタイミングは、電源変動に
拘わらず、疑似ワード線信号ＳＷＬの立ち上がりタイミ
ングからほぼ一定の時間ＳＤＴとなる。
【００３２】図１１は、図４のタイマ回路構成の場合の
動作波形を図１０に対応させて示している。この場合
も、基準電圧発生回路２４の分圧比が１／２とすれば、
ＶＥＸＴｍａｘ，ＶＥＸＴｎｏｍ，ＶＥＸＴｍｉｎとい
う電源電圧変動に応じて、比較回路２３の反転しきい値
である基準電圧ＶＲＥＦはそれぞれ、図示のように、Ｖ
ＲＥＦ＝ＶＥＸＴｍａｘ，ＶＥＸＴｎｏｍ，ＶＥＸＴｍ
ｉｎとなる。この結果、比較回路２３から出力されるセ
ンスアンプ活性化信号ｂＳＡＥの立ち下がりタイミング
は、電源変動に拘わらず、疑似ワード線信号ｂＳＷＬの
立ち下がりタイミングからほぼ一定の時間ＳＤＴとな
る。
動作波形を図１０に対応させて示している。この場合
も、基準電圧発生回路２４の分圧比が１／２とすれば、
ＶＥＸＴｍａｘ，ＶＥＸＴｎｏｍ，ＶＥＸＴｍｉｎとい
う電源電圧変動に応じて、比較回路２３の反転しきい値
である基準電圧ＶＲＥＦはそれぞれ、図示のように、Ｖ
ＲＥＦ＝ＶＥＸＴｍａｘ，ＶＥＸＴｎｏｍ，ＶＥＸＴｍ
ｉｎとなる。この結果、比較回路２３から出力されるセ
ンスアンプ活性化信号ｂＳＡＥの立ち下がりタイミング
は、電源変動に拘わらず、疑似ワード線信号ｂＳＷＬの
立ち下がりタイミングからほぼ一定の時間ＳＤＴとな
る。
【００３２】以上によりこの実施の形態によれば、外部
電源電圧の変動によらず、ビット線センスアンプの活性
化タイミングを一定に保持することができ、クロック同
期型ＤＲＡＭの誤動作のない高速動作が可能になる。
電源電圧の変動によらず、ビット線センスアンプの活性
化タイミングを一定に保持することができ、クロック同
期型ＤＲＡＭの誤動作のない高速動作が可能になる。
【００３３】この発明は、上記実施の形態に限られな
い。例えば、実施の形態ではクロック同期型のＤＲＡＭ
を説明したが、同様のタイミング制御が要求される他の
各種半導体メモリに同様に適用できることは勿論、その
タイマ回路は半導体メモリ以外の各種半導体集積回路に
適用可能である。
い。例えば、実施の形態ではクロック同期型のＤＲＡＭ
を説明したが、同様のタイミング制御が要求される他の
各種半導体メモリに同様に適用できることは勿論、その
タイマ回路は半導体メモリ以外の各種半導体集積回路に
適用可能である。
【００３４】
【発明の効果】以上述べたようにこの発明によれば、電
源電圧依存性を低減したタイマ回路を提供することがて
きる。
源電圧依存性を低減したタイマ回路を提供することがて
きる。
【図１】この発明の実施の形態によるＤＲＡＭの構成を
示す図である。
示す図である。
【図２】同ＤＲＡＭの動作タイミングを示す図である。
【図３】同ＤＲＡＭに用いられるタイマ回路の構成を示
す図である。
す図である。
【図４】同ＤＲＡＭに用いられるタイマ回路の他の構成
を示す図である。
を示す図である。
【図５】タイマ回路に用いられる遅延要素の構成例を示
す図である。
す図である。
【図６】タイマ回路に用いられる基準電圧発生回路の他
の構成例を示す図である。
の構成例を示す図である。
【図７】タイマ回路に用いられる比較回路の構成例を示
す図である。
す図である。
【図８】タイマ回路に用いられる比較回路の他の構成例
を示す図である。
を示す図である。
【図９】タイマ回路に用いられる比較回路の他の構成例
を示す図である。
を示す図である。
【図１０】図３のタイマ回路の動作波形を示す図であ
る。
る。
【図１１】図４のタイマ回路の動作波形を示す図であ
る。
る。
【図１２】従来のＤＲＡＭにおけるタイマ回路の構成を
示す図である。
示す図である。
【図１３】従来のＤＲＡＭのセンスアンプ活性化の動作
波形を示す図である。
波形を示す図である。
【図１４】図１２のタイマ回路の電源電圧依存性を示す
動作波形である。
動作波形である。
１…メモリセルアレイ、２…ロウデコーダ、３…ビット
線センスアンプ、４…カラムゲート、５…カラムデコー
ダ、６…データバッファ、７…アドレスバッファ、８…
クロックバッファ、９…アドレス遷移検出回路、１０…
疑似ワード線回路、１１…タイマ回路、２１…入力ゲー
ト、２２…遅延要素、２３…比較回路、２４…基準電圧
発生回路。
線センスアンプ、４…カラムゲート、５…カラムデコー
ダ、６…データバッファ、７…アドレスバッファ、８…
クロックバッファ、９…アドレス遷移検出回路、１０…
疑似ワード線回路、１１…タイマ回路、２１…入力ゲー
ト、２２…遅延要素、２３…比較回路、２４…基準電圧
発生回路。
フロントページの続き
(72)発明者 末松 靖弘
神奈川県川崎市川崎区駅前本町25番地１
東芝マイクロエレクトロニクス株式会社内
Ｆターム(参考） 5J001 AA04 AA11 AA14 BB14 CC03
DD03 DD06
5M024 AA21 BB30 BB35 BB36 CC44
FF23 GG02 GG07 HH09 HH11
PP01 PP03 PP07 PP10
Claims (12)
- 【請求項１】 入力信号のレベル遷移を検出するための
入力ゲートと、 この入力ゲートの出力電圧の遷移を遅延させる遅延要素
と、 前記入力ゲートの出力電圧を基準電圧と比較してタイミ
ング信号を発生する比較回路と、 前記入力ゲートに与えられる電源電圧と同じ電源電圧を
分圧して前記基準電圧を発生する基準電圧発生回路と、
を有することを特徴とするタイマ回路。 - 【請求項２】 前記入力ゲートは、前記入力信号の低レ
ベル状態から高レベル状態への遷移を検出するためのＣ
ＭＯＳインバータにより構成され、 前記遅延要素は、前記ＣＭＯＳインバータの出力ノード
とＮＭＯＳトランジスタとの間に挿入されていることを
特徴とする請求項１記載のタイマ回路。 - 【請求項３】 前記入力ゲートは、前記入力信号の高レ
ベル状態から低レベル状態への遷移を検出するためのＣ
ＭＯＳインバータにより構成され、 前記遅延要素は、前記ＣＭＯＳインバータの出力ノード
とＰＭＯＳトランジスタとの間に挿入されていることを
特徴とする請求項１記載のタイマ回路。 - 【請求項４】 前記基準電圧発生回路は、抵抗分圧回路
であることを特徴とする請求項１記載のタイマ回路。 - 【請求項５】 前記基準電圧発生回路は、発生する基準
電圧を外部から可変できる制御端子を有することを特徴
とする請求項１記載のタイマ回路。 - 【請求項６】 前記比較回路は、非活性時に電流経路を
オフにする活性化回路を有することを特徴とする請求項
１記載のタイマ回路。 - 【請求項７】 メモリセルアレイと、このメモリセルア
レイのワード線を選択駆動するロウデコーダと、前記メ
モリセルアレイのビット線データを検知増幅するセンス
アンプと、前記メモリセルアレイのワード線の活性化タ
イミングを擬似的にモニターして疑似ワード線信号を生
成する疑似ワード線回路と、前記疑似ワード線信号の出
力から所定時間遅れて前記センスアンプを活性化するた
めのセンスアンプ活性化信号を発生するタイマ回路とを
備え、前記タイマ回路は、 前記疑似ワード線回路から発生される疑似ワード線信号
を検出するための入力ゲートと、 この入力ゲートの出力電圧の遷移を遅延させる遅延要素
と、 前記入力ゲートの出力電圧を基準電圧と比較してタイミ
ング信号を発生する比較回路と、 前記入力ゲートに与えられる電源電圧と同じ電源電圧を
分圧して前記基準電圧を発生する基準電圧発生回路と、
を有することを特徴とする半導体メモリ装置。 - 【請求項８】 前記入力ゲートは、前記疑似ワード線信
号の低レベル状態から高レベル状態への遷移を検出する
ためのＣＭＯＳインバータにより構成され、 前記遅延要素は、前記ＣＭＯＳインバータの出力ノード
とＮＭＯＳトランジスタとの間に挿入されていることを
特徴とする請求項７記載の半導体メモリ装置。 - 【請求項９】 前記入力ゲートは、前記疑似ワード線信
号の高レベル状態から低レベル状態への遷移を検出する
ためのＣＭＯＳインバータにより構成され、 前記遅延要素は、前記ＣＭＯＳインバータの出力ノード
とＰＭＯＳトランジスタとの間に挿入されていることを
特徴とする請求項７記載の半導体メモリ装置。 - 【請求項１０】 前記基準電圧発生回路は、抵抗分圧回
路であることを特徴とする請求項７記載の半導体メモリ
装置。 - 【請求項１１】 前記基準電圧発生回路は、発生する基
準電圧を外部から可変できる制御端子を有することを特
徴とする請求項７記載の半導体メモリ装置。 - 【請求項１２】 前記比較回路は、非活性時に電流経路
をオフにする活性化回路を有することを特徴とする請求
項７記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001277675A JP2003085972A (ja) | 2001-09-13 | 2001-09-13 | タイマ回路及び半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001277675A JP2003085972A (ja) | 2001-09-13 | 2001-09-13 | タイマ回路及び半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003085972A true JP2003085972A (ja) | 2003-03-20 |
| JP2003085972A5 JP2003085972A5 (ja) | 2005-07-21 |
Family
ID=19102162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001277675A Pending JP2003085972A (ja) | 2001-09-13 | 2001-09-13 | タイマ回路及び半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003085972A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7317642B2 (en) | 2005-03-14 | 2008-01-08 | Elpida Memory, Inc. | Overdrive period control device and overdrive period determining method |
| JP2013013081A (ja) * | 2011-06-27 | 2013-01-17 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | 相変化物質に基づくプログラマブル抵抗を用いた遅延発生器 |
| DE102023116552A1 (de) | 2022-06-24 | 2024-01-04 | Rohm Co., Ltd. | Zeitgeberschaltung, oszillatorschaltung und halbleitervorrichtung |
-
2001
- 2001-09-13 JP JP2001277675A patent/JP2003085972A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7317642B2 (en) | 2005-03-14 | 2008-01-08 | Elpida Memory, Inc. | Overdrive period control device and overdrive period determining method |
| JP2013013081A (ja) * | 2011-06-27 | 2013-01-17 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | 相変化物質に基づくプログラマブル抵抗を用いた遅延発生器 |
| DE102023116552A1 (de) | 2022-06-24 | 2024-01-04 | Rohm Co., Ltd. | Zeitgeberschaltung, oszillatorschaltung und halbleitervorrichtung |
| DE102023116552B4 (de) | 2022-06-24 | 2025-02-06 | Rohm Co., Ltd. | Zeitgeberschaltung, oszillatorschaltung und halbleitervorrichtung |
| US12348226B2 (en) | 2022-06-24 | 2025-07-01 | Rohm Co., Ltd. | Timer circuit |
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