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KR100269597B1 - 반도체 메모리 - Google Patents

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KR100269597B1 KR1019970021681A KR19970021681A KR100269597B1 KR 100269597 B1 KR100269597 B1 KR 100269597B1 KR 1019970021681 A KR1019970021681 A KR 1019970021681A KR 19970021681 A KR19970021681 A KR 19970021681A KR 100269597 B1 KR100269597 B1 KR 100269597B1
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Abstract

본 발명은 반도체 메모리에 관한 것으로, 다수개의 메모리 셀을 구비한 제 1 메모리 셀 어레이와, 상기 제 1 메모리 셀 어레이와 비교하여 상대적으로 많은 수의 메모리 셀을 구비한 제 2 메모리 셀 어레이와, 로우 어드레스를 입력받아 이를 디코딩하여 상기 제 1 메모리 셀 어레이외 워드 라인 활성화 신호를 출력하는 제 1 로우 디코더와, 로우 어드레스를 입력받아 이를 디코딩하여 상기 제 2 메모리 셀 어레이의 워드 라인 활성화 신호를 출력하는 제 2 로우 디코더와, 컬럼 어드레스를 입력받아 이를 디코딩하여 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 비트 라인 선택 신호를 출력하는 컬럼 디코더와, 상기 비트 라인 선택 신호를 통하여 선택된 비트 라인에 연결되어 상기 비트 라인의 전위차를 검출하고 이를 증폭하여 하이 레벨 또는 로우 레밸의 이진 논리값을 갖는 데이타가 출력되도록 하고 상기 데이타가 읽혀진 메모리 셀에 상기 데이타와 동일한 데이타를 다시 기록해 넣는 센스 앰프를 포함하여 이루어져서, 워드 라인이 활성화되는데 소요되는 시간을 감소시켜 전체적인 데이타 출력 속도를 향상시키는 효과를 제공한다.

Description

반도체 메모리
본 발명은 반도체 메모리에 관한 것으로, 특히 워드 라인 활성화 시간을 단축하여 데이타 출력 속도를 향상시킨 반도체 메모리에 관한 것이다.
일반적으로 컴퓨터 시스템이나 기타 프로그램 구동 방식의 시스템에서 필수적으로 사용되는 반도체 메모리는 그 종류가 다양하다. 그 중에서 디램(DRAN)이나 에스램(SRAN)은 가장 일반화된 기억 장치인데, 에스램은 속도가 빠른 대신 집적도가 낮고 가격이 비싸기 때문에 일반 퍼스널 컴퓨터 등에서는 비교적 속도가 느리고 저가인 디램을 채용하고 있다.
제1도는 종래의 반도체 메모리 셀 어레이와 그 주변 회로의 구성을 나타낸 블록도이며, 특히 디램(DRAN)의 경우를 나타낸 것이다.
로우 디코더(11)에서는 로우 어드레스를 디코딩한 다음 이를 통하여 메모리 셀 어레이(12)의 워드 라인들을 선택적으로 활성화시킨다.
메모리 셀 어레이(12)의 임의의 워드 라인이 활성화되면, 컬럼 디코더(14)에서는 컬럼 어드레스를 디코딩한 다음 이를 통하여 소정의 비트 라인을 선택하여 활성화된 워드 라인에 연결되어 있는 메모리 셀의 데이타를 센스 앰프(sense amplifier; 13)를 통하여 순차적으로 센싱 및 증폭한 다음 출력 버퍼(15)로 출력한다.
도 2는 위에 언급한 메모리 셀 어레이(12)를 구성하는 단위 메모리 셀을 나타낸 회로도로서, 하나의 트랜지스터와 하나의 캐패시터로 이루어진 가장 일반적인 구성을 나타내 었다.
도 2에 나타낸 바와 같이, 단위 메모리 셀(MC1)은 엔모스 트랜지스터(Q1)의 드레인과 접지(VSS) 사이에는 캐패시터(C1)가 연결되며, 또 엔모스 트랜지스터(Q1)의 소스는 비트 라인(BIT)엔 연결되며 게이트는 워드 라인(WLn)에 연결된다.
또한 이와 같은 단위 메모리 셀(MC1)과 더불어 엔모스 트랜지스터(Q2)와 캐패시터(C2)로 구성된 또 다른 단위 메모리 셀(NC2)이 워드 라인(WLn+1)과 비트 라인(/BIT)에 연결된다.
따라서 전술한 바와 같이 워드 라인(WLn)이 활성화되면 엔모스 트랜지스터(Q1)가 턴 온 되고, 워드 라인(WLn+1)이 활성화되면 엔모스 트랜지스터(Q2)가 턴 온 된다.
캐패시터(C1)(C2)는 데이타의 논리 값에 따라 전하가 충전되거나, 아니면 방전된 상태로 되며, 읽기 모드에서 워드 라인(WLn)(WLn+1)이 활성화되면 충전되어 있는 데이타가 턴 온된 엔모스 트랜지스터(Q1)(Q2)를 통하여 방전되어 비트 라인(BIT)(/BIT)에 인가되며, 만약 충전되어 있지 않은 상태라면 비트 라인(BIT)(/BIT)의 전압은 변화하지 않는다.
이와 같은 두 개의 비트 라인(BIT)(/BIT)은 모두 VCC/2의 전압으로 프리차지(precharge)되어 있으며, 메모리 셀(MC1)(MC2)의 엔모스 트랜지스터(Q1)(Q2)가 턴온 되어 캐패시터(C1)(C2)의 데이타가 각각의 비트 라인(BIT)(/BIT)에 인가되면, 센스 앰프는 이와 같은 두 개의 비트 라인(BIT)(/BIT)의 전압차를 비교하여 증폭하는 것이다.
이와 같은 종래의 반도체 메모리의 데이타 읽기 동작을 도 1 내지 도 3을 참조하여 상세히 실명하면 다음과 같다.
도 1과 도 2는 전술한 바와 같고, 도 3은 종래의 반도체 메모리의 읽기 동작을 나타낸 타이밍 차트로서 메모리 셀에 'O'의 데이타가 저장되어 있는 경우를 예로 들었다.
먼저 도 3(1)은 로우 어드레스 스트로브 신호(row address strobe, 이하 /RUS라 칭함), 도 3(2)는 컬럼 어드레스 스트로브 신호(column address strobe, 이하 /CAS라 칭함), 도 3(3)은 쓰기 인에이볼 신호(write enab1e, 이하 /WE라 칭함), 도 3(4)는 워드 라인의 전압, 도 3(5)는 비트 라인 쌍(BIT, /BIT)의 전압, 도 3(6)은 컬럼 디코더에서 출력되는 비트 라인 선택 신호(CD)이다.
로우 어드레스 스트로브 신호(/RAS)는 로우 어드레스가 입력되었음을 알리는 신호이며, 컬럼 어드레스 스트로브 신호(/CM)는 컬럼 어드레스가 입력되었음을 알리는 신호이다.
쓰기 동작 인에이블 신호(/WE)는 메모리의 읽기 동작과 쓰기 동작을 결정하는 신호로서 쓰기 동작 인에이볼 신호(/WE)가 로우 레벨인 경우에는 쓰기 동작이 이루어지고 하이 레벨인 경우에는 읽기 동작이 이루어진다.
도 3에서 시점(t0)은 대기 상태로서, 워드 라인의 전압은 로우 레벨이고, 도 2의 메모리 셀 구조에 나타낸 두 개의 비트 라인(BIT)(/BIT)이 전술한 바와 같이 전원 전압(VCC)의 절반(즉, VCC/2)에 해당하는 전위로 프리차지 되어 있다.
다음으로 시점(t1)에서는 도 2의 두 개의 비트 라인(BIT)(/BIT)이 프리차지 전위(VCC/2)를 유지한 채 외부의 영향을 받지 않는 플로팅(floating) 상태로 된다.
시점(t2)에서는 로우 디코더(11)가 외부에서 입력된 로우 어드레스를 디코딩하여 하나의 워드 라인(일례로 WLn)을 선택한 다음 전원 전압(VCC)과 모스 트랜지스터 임계 전압(Vt)의 합, 즉 워드 라인 활성화 전위(VCC+Vt)의 레벨로 상승시켜서 워드 라인을 활성화시킨다.
따라서 도 2의 워드 라인(WLn)에 게이트가 연결된 엔모스 트랜지스터(Q1)가 턴온 되어 캐패시터(C1)에 저장된 데이타가 비트 라인(BIT)에 인가되고, 비트 라인(BIT)에 캐패시터의 데이타에 따라 프리차지 전압(VCC/2)보다 조금 낮거나 조금 높은 전위를 갖게된다. 이때에도 비트 라인(/BIT)은 프리차지 전압(VCC/2)을 그대로 유지하므로 두 개의 비트 라인(BIT)(/BIT) 사이에는 소정의 전위차가 발생한다.
시점(t3)에서 시점(t4) 사이에는 센스 앰프(13)가 활성화되어 비트 라인(BIT)과 또 다른 비트 라인(/BIT)의 전위차를 증폭한다.
시점(t5)에서 시점(t6) 사이에는 센스 앰프(13)의 증폭 동작이 어느 정도 이루어진 상태에서 비트 라인(BIT)에는 접지 전압을 인가하고 또 다른 비트 라인(/BIT)에는 전원 전압(VCC)을 인가함으로써 하이 레벨의 워드 라인(WLn) 전압에 의해 턴온된 엔모스 트랜지스터(Q1)를 통하여 0볼트 즉 접지 전압(VSS)의 전위를 캐패시터(C1)에 저장하여 데이타를 복구(rewrite)시킨다.
이와 같은 동작은 캐패시터(C1)에 저장되어 있던 데이타가 "0"일 때에 이루어지며, 만약 캐패시터(C1)의 데이타가 "1"일 때에는 상술한 동작의 반대 동작이 이루어진다.
센스 앰프(13)의 증폭 동작이 어느 정도 이루어져서 두 개의 비트 라인(BIT)(/BIT) 사이의 전위자가 통상적인 피모스 트랜지스터와 엔모스 트랜지스터의 각각의 임계 전압의 합, 즉 "|Vtn|+|Vtp|" 이상으로 되면 컬럼 디코더(14)에서 출력되는 비트 라인 선택 신호(CD)에 대응하는 비트 라인(BIT)의 신호가 데이타 버스를 통하여 출력 버퍼(15)로 전달된다.
시점(t7)에서는 워드 라인(WLn)을 비활성화시켜서 캐패시터(C1)에 저장된 데이타가 유지되도록 한다.
시점(t8)에서는 다음 데이타 출력 동작을 위하여 두 개의 비트 라인(BIT)(/BIT)을 프리차지 전압(VCC/2)으로 균등화(equalize)하여 대기 상태를 유지한다.
이와 같은 종래의 반도체 메모리의 데이타 출력 동작에 있어서, 그 출력 속도를 결정하는 여러 가지 요소 가운데 워드 라인이 활성화되기까지 소요되는 시간은 매우 중요한 요소이다.
즉, 워드 라인이 활성화된 시점에 따라 센스 앰프의 동작 개시 시점과 컬럼 디코더의 선택 신호 출력 시점이 결정되기 때문에, 워드 라인의 전압이 접지 전압(VSS)의 전위에서 활성화 전위(VCC+Vt)까지 도달하는데 소요되는 시간이 전체 데이타 출력 동작 시간을 결정하는 것이며, 또한 이러한 사실은 데이타의 쓰기 동작에서도 역시 중요한 요소가 된다.
따라서 반도체 메모리의 데이타 입촐력 동작에 소요되는 시간을 단축시키기 위한 새로운 기술이 요구된다
이에 본 발명은 반도체 메모리의 워드 라인이 활성화되는데 소요되는 시간을 감소시켜서 전체적인 데이타 출력 속도를 향상시키는 것을 목적으로 한다.
제1도는 종래의 반도체 메모리 셀 어레이 및 주변 회로의 구성을 나타낸 블록도.
제2도는 종래의 메모리 셀 어레이를 구성하는 단위 메모리 셀을 나타낸 회로도.
제3도는 종래의 반도체 메모리의 읽기 동작을 나타낸 타이밍 차트.
제4도는 본 발명의 반도체 메모리 셀 어레이 및 주변 회로의 구성을 나타낸 블록도.
제5도는 본 발명의 이원화된 몌모리 셀 어레이의 워드 라인 활성화 전압 특성 곡선을 나타낸 그래프.
제6도는 본 발명의 이원화된 메모리 셀 어레이의 데이타 출력 동작을 나타낸 타이밍 차트.
* 도면의 주요부분에 대한 부호의 설명
11, 21F, 21N : 로우디코더 12, 22F, 22N : 메모리 셀 어레이
13, 23 : 센스 앰프 14, 24 : 컬럼 디코더
15, 25 : 출력 버퍼 BIT, /BIT : 비트라인
WL : 워드 라인 Q1, Q2 : 엔모스 트랜지스터
C1, C2 : 캐패시터 MC1, MC2 : 메모리 셀
이와 같은 목적의 본 발명은 다수개의 메모리 셀을 구비한 제 1 메모리 셀 어레이와, 상기 제 1 메모리 셀 어레이와 비교하여 상대적으로 많은 수의 메모리 셀을 구비한 제 2 메모리 셀 어레이와, 로우 어드레스를 입력받아 이를 디코딩하여 상기 제 1 메모리 셀 어레이의 워드 라인 활성화 신호를 출력하는 제 1 로우 디코더와, 로우 어드레스를 입력받아 이를 디코딩하여 상기 제 2 메모리 셀 어레이의 워드 라인 활성화 신호를 출력하는 제 2 로우 디코더와, 컬럼 어드레스를 입력받아 이를 디코딩하여 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이외 비트 라인 선택 신호를 출력하는 컬럼 디코더와, 상기 비트 라인 선택 신호를 통하여 선택된 비트 라인에 연결되어 상기 비트 라인의 전위차를 검출하고 이를 증폭하여 하이 레벨 또는 로우 레벨의 이진 논리값을 갖는 데이타가 출력되도록 하고 상기 데이타가 얽혀진 메모리 셀에 상기 데이타와 동일한 데이타를 다시 기록해 넣는 센스 앰프를 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일실시예를 도 4 내지 도 6을 참조하여 설명하면 다음과 같다.
먼저 도 4는 본 발명의 반도체 메모리 셀 어레이와 그 주변 회로의 구성을 나타낸 블록도이다.
메모리 셀 어레이는 적은 수의 메모리 셀을 갖는 고속 메모리 셀 어레이(22F)부분과, 상대적으로 많은 수의 메모리 셀을 갖는 노멀 메모리 셀 어레이(22N)의 두부분으로 이루어진다.
이와 같은 각각의 메모리 셀 어레이의 워드 라인이 상호 분리되어 있어서 두 개의 메모리 셀 어레이(22F)(22N)의 워드 라인은 서로 다른 두 개의 로우 디코더(21F)(21N)에 의해 독립적으로 활성화된다.
고속 메모리 셀 어레이(22F)의 임의의 워드 라인이 활성화되면, 컬럼 디코더(24)에서는 컬럼 어드레스를 디코딩한 다음 이를 통하여 고속 메모리 셀 어레이(22F)의 해당 비트 라인을 선택하여 활성화된 워드 라인에 연결되어 있는 메모리셀의 데이타를 센스 앰프(23)를 통하여 순차적으로 센싱 및 증폭한 다음 출력 버퍼(25)를 통하여 출력한다.
이와 같은 고속 메모리 셀 어레이(22F)의 워드 라인이 구동해야 할 메모리 셀의 수가 적기 때문에 그 배선 길이 또한 짧아져서 워드 라인이 갖는 저항값(R)과 기생용량(C)등이 감소하여 결과적으로 워드 라인이 갖는 시정수(RC) 또한 감소한다.
또한 고속 메모리 셀 어레이(22F)의 워드 라인은 노멀 메모리 셀 어레이(22N)보다 상대적으로 적은 수의 메모리 셀이 연결되어 있기 때문에 활성화될 때에 상대적으로 적은 양의 전하만으로도 충분히 활성화될 수 있는 것이다.
이와 같은 이유로 고속 메모리 셀 어레이(22F)의 워드 라인이 활성화되는데 소요되는 시간이 노멀 메모리 셀 어레이(22N)의 워드 라인이 활성화되는데 소요되는 시간보다 상대적으로 짧은 것을 알 수 있다.
따라서 이미 워드 라인이 활성화된 고속 메모리 셀 어레이(22F)의 데이타가 액세스(access)되는 동안 노멀 메모리 셀 어레이(22N)의 워드 라인이 활성화되도록함으로써 데이타의 액세스 시점을 앞당기고, 고속 메모리 셀 어레이(22F)의 액세스된 데이타가 출력되는 동안 노멀 메모리 셀 어레이(22N)의 활성화돤 워드 라인에 연결된 메모리 셀에서 데이타를 액세스 하도록 함으로써 전체 메모리 셀 어레이의 데이타 액세스 동작이 연속적으로 이루어지도록 하는 것이다.
이와 같은 본 발명의 데이타 출력 동작을 도 5 내지 도 6을 참조하여 상세히 설명하면 다음과 같다.
도 5는 본 발명의 이원화된 메모리 셀 어레이의 워드 라인 활성화에 따른 전압특성 곡선을 나타낸 그래프로서, (1)은 고속 메모리 셀 어레이(22F)의 워드 라인의 전압 특성 곡선, (2)는 노멀 메모리 셀 어레이(22N)의 워드 라인의 전압 특성 곡선, (3)은 메모리 셀 어레이가 이원화되지 않은 경우에 예측할 수 있는 전체 워드라인의 전압 특성 곡선이다.
먼저 고속 메모리 셀 어레이의 워드 라인의 전압 특성 곡선(1)은 시점(t2)에서 활성화 전위(VCC+Vt)에 도달하며, 시점(t2)에서 일정 시간(ta)이 경과한 시점(t6)에서 센스 앰프가 활성화된다.
이때 시점(t2)과 시점(t6)사이의 일정 시간(ta)은 설계자가 메모리의 다른 입출력 동작과의 관계를 고려하여 임의로 결정하는 값으로서, 워드 라인이 활성화 전위(VCC+Vt)에 도달하는데 소요되는 시간이 외부 영향에 의해 변화할 수 있으므로 센스 앰프 활성화 시점(t6)까지의 시간적 여유를 갖도록 함으로써 오동작을 방지할 수 있기 때문에 데이타 입출력 동작에서는 필수적인 시간 요소이다.
다음으로 노멀 메모리 셀 어레이의 워드 라인의 전압 특성 곡선(2)은 시점(t2')에서 활성화 전위(VCC+Vt)에 도달하며, 일정 시간(tb)이 경과한 시점(t6')에서 센스 앰프가 활성화된다.
도 5은 본 발명의 이원화된 메모리 셀 어레이의 연속적인 데이타 출력 동작을 나타낸 타이밍 차트로서, (1)은 쓰기 동작 인에이블 신호, (2)는 데이타 액세스 신호인 컬럼 액세스 신호, (3)은 출력되는 데이타를 나타낸 것이다.
먼저 쓰기 동작 인에이블 신호(/WE)가 하이 레벨로 되어 읽기 동작이 활성화되면, 시점(t5)에서 센스 앰프가 동작하여 데이타의 센싱과 증폭이 이루어져서 데이타 액세스가 가능해지면 고속 메모리 셀 어레이의 비트 라인 선택 신호(2)가 출력되어 비트 라인애 실려있는 데이타(F)를 출력 버퍼로 출력하고, 이어서 노멀 메모리 셀 어레이의 데이타(N)를 연속적으로 출력하게 되는 것이다
따라서 본 발명은 반도체 메모리의 워드 라인이 활성화되는데 소용되는 시간을 감소시켜 전체적인 데이타 출력 속도를 향상시키는 효과를 제공한다.

Claims (1)

  1. 다수개의 메모리 셀을 구비한 제 1 메모리 셀 어레이와, 로우 어드레스를 입력받아 이를 디코딩하여 상기 제 1 메모리 셀 어레이의 워드라인 활성화 신호를 출력하는 제 1 로우 디코더와, 컬럼 어드레스를 입력받아 이를 디코딩하여 상기 제 1 메로리 셀 어레이의 비트 라인 선택 신호를 출력하는 컬럼 디코더와, 상기 비트 라인 선택 신호를 통하여 선택된 비트라인에 연결되어 상기 비트 라인의 전위차를 검출하고 이를 증폭하고 하이 레벨 또는 로우 레벨의 이진 논리값을 갖는 데이타가 출력되도록 하고, 상기 데이타가 읽혀진 메모리 셀에 상기 데이터와 동일한 데이타를 다시 기록해 넣은 다음 출력 퍼버를 통해 출력하도록 하는 센스 엠프를 포함하는 반도체 메모리에 있어서, 상기 제 1 메모리 셀 어레이 보다 많은 수의 메모리 셀을 구비한 제 2 메모리 셀 어레이와, 로우 어드레스르를 입력받아 이를 디코딩하여 상기 제 2 메모리 셀 어레이의 워드 라인 활성화 신호를 출력하는 제 2 로우 디코더를 포함하여 이루어져서, 상기 제 1 메모리 셀 어레이의 워드 라인이 갖는 부하의 크기가 상기 제 2 메모리 셀 어레이의 워드 라인이 갖는 부하의 크기보다 상대적으로 작아서, 상기 제 1 메모리 셀 어레이의 워드라인을 활성화시키는데 필요한 전하량이 상기 제 2 메모리 셀 어레이의 워드라인을 활성화시키는데 필요한 전하량보다 적고, 상기 제 1 메모리 셀 어레이의 워드라인이 활성화되어 데이타가 출력되는 동안에 상기 제 2 메모리 셀 어레이의 워드라인을 활성화시키는데 필요한 전하량보다 적고, 상기 제 1 메모리 셀 어레이의 워드라인이 활성화되어 데이터가 출력되는 동안에 상기 제 2 메모리 셀 어레이의 워드라인이 활성화되고, 상기 제 1 메모리 셀 어레이의 데이타 출력이 완료되면 활성화된 상기 제 2 메모리 셀 어레이의 데이타 출력이 연속적으로 이루어지는 것을 특징으로 하는 반도체 메모리.
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