KR100260071B1

KR100260071B1 - 동기형 반도체 메모리 장치

Info

Publication number: KR100260071B1
Application number: KR1019970002807A
Authority: KR
Inventors: 야스시 코시카와; 히사시 아보
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시키가이샤
Priority date: 1996-01-30
Filing date: 1997-01-30
Publication date: 2000-07-01
Also published as: JP3192077B2; KR970060222A; JPH09204768A; DE69724302D1; EP0788108B1; DE69724302T2; EP0788108A2; EP0788108A3; US5822254A

Abstract

본 발명은 동기형 반도체 메모리 장치에 관한 것이며, 이 동기형 반도체 메모리 장치는 데이터 출력 단자 DQ를 구동하는가 또는 하이 임피던스로 하는가를 제어하는 출력 제어 신호 MSK2B 또는 OEB에 따라 2개의 도통 제어 신호 D1T중 하나를 활성화시키든가 도통 제어 신호 모두를 불활성화시킴으로써 신호 D2T 및 D2N을 출력하는 출력 제어 회로(14)와, 내부 동기 신호 ψ3에 동기하여 대응하는 도통 제어 신호를 별개로 각각 래치하여 출력하는 한 쌍의 래치 회로(15, 16)를 구비한 출력 회로(17)를 갖추고 있다. 또한 내부 동기 신호 ψ3의 반전 신호에 응답하여 출력 제어 신호를 래치하는 래치 회로(13)가 부가로 제공된다.

Description

동기형 반도체 메모리 장치

[기술분야]

본 발명은 반도체 기억 장치에 관한 것으로, 특히 내부 파이프라인 구조를 갖는 동기형 반도체 기억 장치에 관한 것이다.

[종래기술]

최근 고속 CPU의 발달과 함께 더 빠른 속도의 반도체 메모리에 대한 강한 요구가 있어왔다. 그러나 장치의 제조 공정 미세화의 물리적 제한 또는 장치의 용량을 증가시키려는 추세로부터 생긴 칩 크기의 증대로 인해 그러한 요구는 아직도 부득이하게 만족되지 못하고 있다.

상기 환경 하에서, 이러한 문제를 해결하기 위한 수단으로서 내부 파이프라인 구조(internal pipeline structure)를 갖는 동기형 반도체 기억 장치가 예를 들면, 일본 공개 특허 공보 소 61-148692호, 일본 공개 특허 공보 평 6-76566호, 또는 일본 공개 특허 공보 8-96573호에 제안되어 있다.

제5도에 있어서 그러한 종래의 반도체 기억 장치가 블록도로서 도시되어 있다. 이러한 반도체 기억 장치는 한 세트의 어드레스 단자(ADD)를 갖는 입력 회로(1), 마스크 신호 단자(DQM)를 갖는 입력 회로(2), 클록 단자(CLK)를 갖는 입력 회로(3)를 포함하며, 여기서 입력 회로(3)는 내부 클록(CLK)에 응답하고 내부 동기 신호(ψ1)를 출력한다. 버스트 카운터(4)는 입력 회로(1)로부터의 출력을 수신하고 내부 동기 신호(ψ1)에 동기하여 다수의 내부 어드레스 신호(IADD)를 출력한다. 열 디코더(5)는 내부 어드레스 신호(IADD)를 수신하고 다수의 메모리 셀(도시되지 않음)을 포함하는 셀 어레이(6)에 연결된 센스 증폭기 회로(7)에 한 세트의 열 선택 라인(YSW)을 출력한다. 따라서 센스 증폭기 회로(7)는 데이터를 증폭하는 동안 셀 어레이(6)의 선택된 메모리 셀로부터의 데이터를 출력한다.

한편, 동기 신호 발생 회로(8)는 내부 동기 신호(ψ1)에 응답하여 내부 동기 신호(ψ2)를 생성하고, 또한 동기 신호 발생 회로(9)는 또한 내부 동기 신호(ψ1)에 응답하여 내부 동기 신호(ψ3)를 생성한다. 또한 센스 증폭기(7)로부터의 데이터를 래치하여 내부 동기 신호(ψ2)와 동기하여 래치된 데이터를 출력하는 한 세트의 래치 회로(10)가 제공되고, 또한 래치 데이터는 데이터 증폭기(24)에 공급된다. 증폭기(25)로부터의 데이터(D1)는 또한 내부 동기 신호(ψ3)와 동기하여 데이터(D1)를 페치하고 데이터(D2)를 출력하는 D-F/F 회로(25)에 공급된다.

또한 래치 회로(12)는 입력 회로(2)로부터의 출력을 수신하고 내부 동기 신호(ψ1)와 동기하여 마스크 신호 MSK1B를 출력하기 위해 제공된다. D-F/F 회로(27)는 래치 회로(12)로부터의 출력을 수신하고 내부 동기 신호(ψ1)와 동기하여 신호를 출력하며, 이 신호는 지연 소자(DL)에 의해 지연되고 마스크 신호(MSK2B)로서 생성된다. 이 신호(MSK2B) 및 데이터(D2)는 게이트(AN3 및 AN4)를 포함하는 출력 제어 회로(26)에 공급되고, 출력 신호(D3T 및 D3N)는 또한 출력 회로(17)에 공급되고 트랜지스터(Tr1 및 Tr2)를 사용하여 출력 단자를 구동한다.

출력 제어 회로(26)는 데이터(D2) 및 마스크 신호(MSK2B)를 입력하고 도통 제어 신호(D3T)를 출력하는 AND게이트(AN3)와 데이터(D2) 및 마스크 신호(MSK2B) 반전 신호를 입력하고 도통 제어 신호(D3N)를 출력하는 AND게이트(AN4)로 구성된다. 이 경우 입력될 마스크 신호(MSK2B)는 출력 회로(17)의 출력 단자(DQ)를 구동하여야 하는지 또는 고 임피던스로 하여야 하는가를 제어하는 출력 제어 신호이다. 출력 제어 회로(26)는 도통 제어 신호(D3T 및 D3N) 중 하나를 활성화하고 마스크 신호(MSK2B) 및 데이터(D2)에 따라 각각의 도통 제어 신호(D3T 및 D3N)를 불활성화함으로써 신호를 출력하도록 설계된다.

출력 회로(17)는 게이트가 도통 제어 신호(D3T)에 의해 구성되는, 전원 및 출력 단자(DQ) 사이에 접속된 N-채널 출력 트랜지스터(Tr1) 및 게이트가 도통 제어 신호로 구성되는, 출력 단자(DQ) 및 접지 사이에 접속된 다른 N-채널 출력 트랜지스터(Tr2)로 구성된다. 출력 회로(17)는 또한 도통 제어 신호(D3T)만 활성화될 때 출력 단자(DQ)를 구동함으로써 고 레벨의 신호를 출력하도록 설계되며 반면에 출력 회로(17)는 도통 제어 신호(D3N)만 활성화될 때 출력 단자(DQ)를 구동함으로써 저 레벨의 신호를 출력한다. 다른 한편 도통 제어 신호(D3T 및 D3N)가 불활성화될 때 출력 단자(DQ)는 고임피던스의 상태로 설정된다.

다음에, 제5도에 도시된 종래 반도체 기억 장치의 동작은“CSA 레턴시(CAS latency)”가 3으로 설정되는 판독 버스트(read burst) 동작의 경우에서의 동작을 나타내는 파형도를 도시하는 제6도를 참조하여 설명한다. 이러한 용어“CAS 레턴시”은 클록 사이클의 얼마나 많은 시간이 하나의 시간 간격에서, 즉 판독 명령이 외부에서 입력된 후와 출력 단자로부터 데이터가 출력되기 전에 필요로 되는가를 나타낸다. 그러므로“CAS 레턴시=3”은 3사이클이 필요하다는 것을 의미한다. 한편 용어“버스트(burst)”는 하나의 판독 명령을 입력함으로써 임의의 수의 비트의 데이터의 연속 판독을 나타낸다. 그러므로 버스트 카운터 4에서“버스트 길이”에 대응하는 내부 어드레스가 생성된다.

저레벨에서 고레벨로 이동되는 외부 클록(CLK)에 응답하여, 내부 동기 신호 ψ1가 고레벨로 바뀌므로 고레벨의 펄스 또한 각각의 내부 동기 신호(ψ2) 및 ψ3에서 발생한다.

명령 데이터(DQM)로서 마스크 명령이 사이클(C2)에서 입력될 때 마스크 신호(MSK1B)는 이 사이클의 내부 동기 신호(ψ1)와 동기하여 저레벨로 된다. 내부 동기 신호(ψ3)가 저레벨에서 고레벨로 이동될 때 마스크 신호(MSK2B)는 지연 소자(DL)의 소정 지연후 레벨이 낮아진다. 다른 한편 사이클(C2)에 대응하는 데이터(R2)는 내부 동기 신호(ψ2)와 동기하여 데이터 증폭기(24)로부터의 데이터(D1)로서 우선 출력되고 다음에 내부 동기 신호(ψ3)와 동기하여 D-F/F 회로(25)로부터의 데이터(D2)로서 출력된다.

또한 데이터(R2)는 데이터(D2)에 따라 출력 제어 신호(14)의 도통 제어 신호(D3T 및 D3N)에 전송된다. 그러나 마스크 신호(MSK2B)가 저레벨로 될 때 도통 제어 신호(D3T 및 D3N)도 저레벨로 된다. 결과적으로 출력 회로(17)의 N-채널 출력 트랜지스터(Tr1 및 Tr2) 모두 턴 오프되고, 따라서 출력 단자(DQ)를 고임피던스(Hi-Z)의 상태가 되게 한다.

다음에 명령이 사이클(C3)에서 입력되지 않을 때 마스크 신호(MSK1B)는 이 사이클의 내부 동기 신호(ψ1)와 동기하여 고레벨로 된다. 내부 동기 신호(ψ3)가 고레벨에서 저레벨로 이동될 때 마스크 신호(MSK2B)는 지연 소자(DL)의 소정 지연 후에 고레벨로 된다. 그러므로 데이터(R3)는 데이터(D2)에 따라 출력 제어 회로(14 내지 16)의 도통 제어 신호(D3T 및 D3N)에 전송된다. 결과적으로 N-채널 출력 트랜지스터(Tr1 및 Tr2)중 하나가 턴 온됨으로써 데이터(R3)는 출력 단자(DQ)에 공급된다.

사이클 3에서의 외부 클록(CLK)의 고레벨의 상태에서 시작하여 출력 단자(DQ)가 고임피던스(Hi-Z)의 상태로 바뀌는 시간까지의 시간 간격은 tHZ라 불리는 임계값으로서 규정된다. 따라서 출력 단자(DQ)는 임계값(tHZ)보다 더 빠른 고임피던스(Hi-Z)의 상태로 바뀔 필요가 있다. 더욱이 사이클(C3)에서의 외부 클록(CLK)이 고레벨로 바뀐 후 출력 단자(DQ)에 공급될 데이터(R1)는 임계값(tOH)에 의해 규정된 것보다 더 긴 시간 기간 동안 유지될 필요가 있다.

이러한 종래의 반도체 기억 장치에 따르면, 마스크 명령의 입력후 고임피던스(Hi-Z)의 상태로 출력 단자(DQ)를 바꾸기 위한 시간은 마스크 신호(MSK2B), 즉 출력 제어 신호를 출력하기 위한 지연 소자(DL)의 지연 시간에 의해 결정된다. 이 때문에 이러한 지연 시간이 너무 짧으며 출력 단자(DQ)는 고임피던스(Hi-Z)의 상태로 너무 빠르게 바뀌므로 임계값(tOH)에 악영향을 미친다. 다른 한편 이러한 지연 시간이 너무 길면 출력 단자(DQ)는 고임피던스(Hi-Z)의 상태로 너무 늦게 바뀌므로 임계값(tHZ)에 악영향을 미친다. 그러므로 지연 소자(DL)의 지연 시간의 최적화는 매우 중요하다.

그러나 지연 시간의 최적화에는 설계 공정수의 증대나 제품화의 지연을 가져 오는 문제가 있거나, 그렇지 않으면 특정값(tOH 및 tHZ)을 완화시켜야하는 문제점이 있다.

파이프라인 동작을 실행하는 래치회로가 제공되는 다른 동기형 반도체 기억 장치는 일본 공개 특허 공보 평 4-85792호, 또는 일본 공개 특허 공보 평 4-358392호에 제안되어 있다. 그러나 이러한 공보는 버스트 중 출력의 인에이블(데이터 출력) 또는 디스에이블(고임피던스)에 대해 아무것도 개시하고 있지 않다. 이 때문에 앞서 설명한 것과 동일한 문제점이 이러한 특허 공보에 개시된 회로에 있어서의 출력 제어에서 일어난다.

따라서 본 발명의 목적은 내부 파이프라인 구조를 갖는 동기형 반도체 기억 장치에 있어서의 출력 단자의 데이터 출력 및 고임피던스를 위한 타이밍을 용이하게 최적화하는 것에 있다.

제1도는 본 발명에 따른 반도체 기억 장치의 일 실시예를 도시한 블럭도.

제2도는 제1도에 도시된 반도체 기억 장치의 동작 예를 도시한 파형도.

제3도는 본 발명에 따른 반도체 기억 장치의 다른 실시예를 도시한 블럭도.

제4도는 제3도에 도시된 반도체 기억 장치의 동작 예를 도시한 파형도.

제5도는 종래의 반도체 기억 장치의 일 예를 도시한 블럭도.

제6도는 제5도에 도시된 반도체 기억 장치의 동작 예를 도시한 파형도.

* 도면의 주요부분에 대한 부호의 설명

1, 2, 3, 18, 19, 20, 21 : 입력 회로 4 : 버스트 카운터

5 : 열 디코더 6 : 메모리 셀 어레이

7 : 센스 증폭기 회로 8, 9 : 동기 신호 발생 회로

10, 12, 23 : 래치 회로 11, 24 : 데이터 증폭기 회로

14 : 출력 제어 회로

즉, 본 발명의 일 측면에 따르면, 개개의 상태 제어 신호에 따라 독립적으로 제어되고 메모리 셀로부터 액세스된 데이터를 출력하도록 출력 단자를 구동하는 한 쌍의 출력 트랜지스터가 제공되는 출력 회로와, 상기 개별 도통 제어 신호중 하나를 활성화하거나 출력 회로의 출력 단자가 고임피던스로 구동되거나 또는 설정되는가를 제어하는 출력 제어 신호에 따라 상기 개개의 도통 제어 신호를 불활성화함으로써 신호를 출력하는 출력 제어 회로를 포함하는 반도체 기억 장치가 제공되며, 각각이 내부 동기 신호에 동기하여 상기 도통 제어 신호를 개별적으로 래치하고 출력하는 한 쌍의 래치 회로를 더 포함하며, 출력 회로의 각각의 출력 트랜지스터는 각각의 래치 수단의 출력에 따라 개별적으로 제어되는 것을 특징으로 한다.

앞서 설명한 출력 제어 회로는 내부 동기 신호의 반전된 위상과 동기하여 바뀌는 출력 제어 신호를 입력하도록 되어 있다.

본 발명의 상기 목적 및 다른 목적, 이점 및 특징은 첨부 도면을 참조한 다음의 상세한 설명으로부터 더욱 명백하게 될 것이다.

제1도에는 본 발명의 일 실시예에 따른 반도체 기억 장치 도시되어 있으며, 여기서 제5도에 도시된 것과 동일한 구성요소는 동일한 참조 부호로 나타내며 그 설명은 생략한다. 이 메모리에 있어서, 데이터 증폭기(11)는 래치 회로(10)로부터의 출력을 수신하고 참 데이터(true data) 신호(D1T) 및 수신된 데이터를 표시하는 상보형 데이터 신호(D1N)를 생성한다. 이들 신호(D1T 및 D1N)는 고레벨에서 저레벨로의 신호 ψ3의 변화에 응답하는 D-F/F(D-Flip/Flop) 회로(13)로부터의 마스크 신호(MSK2B)와 함께 출력 제어 회로(14)에 공급된다. 이러한 신호에 응답하여 출력 제어 회로(14)는 또한 D-F/F 회로(15 및 16)에 각각 공급되는 도통 제어 신호(D2T 및 D2N)를 생성한다. 이들 회로(15 및 16)는 내부 동기 신호(ψ3)와 동기하여 도통 제어 신호(D2T 및 D2N)를 얻는다. 이들 신호(D3T 및 D3N)에 응답하여 출력 회로(17)는 출력 단자(DQ)를 구동한다.

출력 제어 회로(14)는 데이터 신호(D1T) 및 마스크 신호(MSK2B)가 공급되고 도통 제어 신호(D2T)를 출력하는 AND게이트(AN1)와, 데이터 신호(D1N) 및 마스크 신호(MSK2B)가 공급되고 도통 제어 신호(D2N)를 출력하는 AND게이트(AN2)로 구성된다. 이 경우에 입력될 마스크 신호(MSK2B)는 출력 회로(17)의 출력 단자(DQ)가 구동되거나 또는 고임피던스로 놓여야하는가를 제어하는 출력 제어 신호이다. 출력 제어 신호(14)는 도통 제어 신호(D2T 및 D2N)중 하나를 활성화하거나 또는 마스크 신호(MSK2B)에 따른 각각의 도통 제어 신호(D3T 및 D3N)와 데이터 신호(D2T 및 D2N)를 불활성화함으로써 신호를 출력하도록 설계된다.

출력 회로(17)는 전원과 출력 단자(DQ) 사이에 접속된, 게이트에 도통 제어 신호(D3T)가 공급되는 N-채널 출력 트랜지스터(Tr1)와, 출력 단자(DQ) 및 접지 사이에 접속된, 게이트에 도통 제어 신호(D3N)가 공급되는 N-채널 출력 트랜지스터(Tr2)로 구성된다. 출력 회로(17)는 도통 제어 신호(D3T)가 활성화될 때 즉 고레벨일 때 출력 단자(DQ)를 구동함으로써 고레벨의 신호를 출력하고 반면에 도통 제어 신호(D3N)가 활성화될 때 즉 고레벨일 때 출력 단자(DQ)를 구동함으로써 저레벨의 신호를 출력하도록 설계된다. 다른 한편 도통 제어 신호(D3T 및 D3N)가 둘 다 불활성화될 때 즉 저레벨일 때 출력 단자(DQ)는 고임피던스 상태로 된다.

다음에, 상기 메모리의 동작을“CAS 레턴시”가 3으로 설정될 때(CAS 레턴시=3) 판독 버스트 동작을 나타내는 파형도를 도시하는 제2도를 참조하여 설명한다.

마스크 명령이 사이클(C2)에서 입력될 때, 마스크 신호(MSK1B)는 이러한 사이클의 내부 동기 신호(ψ1)와 동기하여 저레벨로 된다. 내부 동기 신호(ψ3)가 고레벨에서 저레벨로 바뀔 때 마스크 신호(MSK2B)는 저레벨로 된다. 다른 한편 사이클(C2)에 대응하는 데이터(R2)는 내부 동기 신호(ψ2)와 동기하여 데이터 증폭기(11)로부터 데이터(D1T 및 D1N)로서 먼저 생성되고 그 이후 도통 제어 신호(D2T 및 D2N)는 출력 제어 회로(14)로부터 생성된다.

그러나 마스크 신호(MSK2B)는 내부 동기 신호(ψ3)가 저레벨에서 고레벨로 바뀔 때 저레벨에 있기 때문에 출력 제어 회로(14)는 각각의 출력(D2T 및 D2N)을 데이터(R2)에 상관없이 저레벨로 바꾼다. 따라서 출력 단자(DQ)는 데이터(R2)에 의해 구동되지 않으나 고임피던스(Hi-Z) 상태로 된다.

명령이 사이클(C3)에서 입력되지 않을 때, 한편 마스크 신호(MSK1B)는 이러한 사이클의 내부 동기 신호(ψ1)와 동기하여 고레벨로 된다. 내부 동기 신호(ψ3)가 고레벨에서 저레벨로 바뀔 때 마스크 신호(MSK2B)는 고레벨로 된다. 다른 한편 사이클3과 일치하는 데이터(R3)가 내부 동기 신호(ψ2)와 동기하여 데이터 증폭기(11)로부터 데이터(D1T/N)로서 출력된다. 그러나 마스크 신호(MSK2B)는 신호(ψ3)의 고레벨에서 저레벨로의 변화에 의해 고레벨로 된다. 따라서 도통 제어 신호(D2T 및 D2N)는 데이터(R3)에 응답하는 각각의 레벨을 취한다. 이후 이들 레벨은 다음 동기 신호(ψ3)의 고레벨에 의해 F/F회로(15 및 16)로 래치된다. 결과적으로 출력 트랜지스터(Tr1 및 Tr2) 중 하나는 턴 온되어 데이터(D3)에 대응하는 레벨에서 출력 단자(DQ)를 구동한다.

제3도에 있어서, 본 발명의 다른 실시예에 따른 기억 장치가 도시되어 있으며, 여기서 제1도에 도시된 것과 동일한 구성요소는 동일한 참조 부호로 나타내어 그에 대한 추가의 설명은 생략한다. 이러한 메모리에는 행 어드레스 스트로브 신호(RASB)를 수신하는 입력 회로(18), 열 어드레스 스트로브 신호(CASB)를 수신하는 입력 회로(19), 기록 인에이블 신호(WEB)를 수신하는 입력 회로(20), 및 칩 선택 신호(CSB)를 수신하는 입력 회로(21)가 제공된다. 이후 이들 신호는 그 출력 신호가 신호(ψ1)에 의해 제어된 래치 회로(23)에도 인가되는 명령 디코더(22)에 공급된다. 래치 회로(23)의 출력은 판독 신호(READB)로서 판독되고 F/F 회로(13)에 공급된다. F/F 회로(13)의 출력 신호는 이러한 실시예에서 출력 인에이블 신호 OEB로서 판독되고 이 출력 인에이블 신호는 또한 출력 제어 회로(14)에 공급된다.

다음에, 이러한 기억 장치의 동작을“CAS 레턴시”가 3으로 설정되고(CAS 대기시간=3)“버스트 길이”는 2로 설정되는(버스트 길이=2) 동작을 나타내는 파형도를 나타내는 제4도를 참조하여 설명한다.

신호(RASB, CASB, WEB, CSB)들에 사이클(C1)에서의 판독 명령을 나타내는 논리 조합(logic combination)이 공급될 때, 이러한 논리 조합은 디코더(22)에 의해 디코드된다. 따라서 판독 신호(READB)는 다음 사이클(C2)에서 내부 동기 신호(ψ1)와 동기하여 고레벨로 된다. 내부 동기 신호(ψ3)가 고레벨에서 저레벨로 바뀔 때 출력 인에이블 신호(OEB)는 고레벨로 된다. 그러나 신호(OEB)는 신호(ψ3)가 고레벨로 바뀔 때의 타이밍에서 저레벨로 유지된다. 따라서 데이터(R1)는 사이클(C2)에서 출력 단자(DQ)에 나타나지 않는다.

신호(OEB)가 사이클(C2)의 끝에서 고레벨로 바뀌므로 제어 신호(D2T 및 D2N)는 사이클(C3)에서 데이터(R1)에 응답하여 각각의 레벨을 취한다. 따라서 사이클(C3)에서 고레벨의 내부 동기 신호(ψ3)는 신호(D2T 및 D2N)를 획득하는 F/F 회로(15 및 16)를 가진다. 그 결과 출력 트랜지스터(Tr1 및 Tr2)중 하나는 턴 온되어 데이터(R1)에 대응하는 레벨에서 출력 단자(DQ)를 구동한다.

버스트 길이가 2로 설정됨으로 판독 신호(READB)는 사이클(C4)의 내부 동기 신호(ψ1)와 동기하여 저레벨로 되며 내부 동기 신호(ψ3)가 사이클(C4)에서 고레벨에서 저레벨로 바뀔 때 출력 인에이블 신호(OEB)는 저레벨로 된다. 따라서 데이터(R2)는 사이클(C4)에서 출력 단자(DQ)에 나타나지만 출력 단자(DQ)는 사이클(C5)에서 고임피던스 상태로 된다.

상기한 바와 같이 본 발명에 따른 반도체 기억 장치는 다수의 래치 회로가 제공되고, 그 각각은 내부 파이프라인을 제어하는 내부 동기 신호와 동기하여 도통 제어 회로를 개별적으로 래치하여 출력하며, 출력 회로의 각각의 출력 트랜지스터들은 각각의 래치 회로의 출력에 따라 개별적으로 제어된다. 그러므로 각각의 래치 회로로의 내부 동기 신호의 입력으로부터 각각의 출력 트랜지스터까지의 시간 간격의 지연 불균일은 최소화될 수 있으므로, 모든 출력 단자들이 고레벨 또는 저레벨을 취하거나 또는 고임피던스의 상태로 놓이도록 동일 타이밍으로 구동될 수 있다. 따라서 관련된 특정 타이밍 값(tHZ, tOH)의 최적화는 쉽게 실행될 수 있다.

더욱이 지연 시간의 불균일이 앞서 설명한 바와 같이 최소화될 수 있으므로, 제조 불균일 및 전원 전압 변동에 대한 변동이 작아지고, 관련하는 타이밍 특정 값의 특성을 향상할 수 있는 효과가 있다.

본 발명은 상기 실시예에 한정되는 것은 아니지만 본 발명의 사상 및 범위를 벗어나지 않고 변경 및 변형될 수 있다는 것을 알 수 있다. 예를 들면 AND게이트(AN1)를 NAND게이트로 대체함으로써 P-채널 MOS트랜지스터가 트랜지스터(Tr1) 대신에 사용될 수 있다.

Claims

반도체 기억 장치에 있어서, 데이터 출력 단자와, 제1 및 제2 데이터 신호가 제1 상태를 취할 때는 제1 논리 레벨에서 상기 출력 단자를 구동하고, 상기 제1 및 제2 데이터 신호가 제2 상태를 취할 때는 제2 논리 레벨에서 상기 출력 단자를 구동하고, 상기 제1 및 제2 데이터 신호가 제3 상태를 취할 때는 상기 출력 단자를 고임피던스 상태로 되게 하기 위해 상기 출력 단자에 연결되고 상기 제1 및 제2 데이터 신호에 응답하는 출력회로와, 래치 인에이블 신호에 응답하여 상기 출력 회로에 상기 제1 데이터 신호를 래치하여 공급하기 위해 설치되는 제1 래치 회로와, 상기 래치 인에이블 신호에 응답하여 상기 출력 회로에 상기 제2 데이터 신호를 래치하여 공급하기 위해 설치되는 제2 래치 회로와, 상기 제1 및 제2 데이터 신호가 상기 제어 신호에 응답하여 상기 제3 상태를 취하도록 상기 래치 인에이블 신호의 반전된 신호에 응답하여 제어 신호를 생성하는 제3 래치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 제3 데이터 신호와 이 제3 데이터 신호와 상보형의 제4 데이터 신호를 출력하기 위해 선택된 메모리 셀에 저장된 데이터를 증폭하는 데이터 증폭기와, 상기 제1 데이터 신호를 출력하기 위해 상기 제3 데이터와 상기 제어 신호에 응답하는 제1 논리 게이트와 상기 제2 데이터 신호를 출력하기 위해 상기 제4 데이터 신호와 상기 제어 신호에 응답하는 제2 논리 게이트를 포함하는 출력 제어 회로를 더 포함하는 반도체 기억 장치.
제1항에 있어서, 상기 제1 래치 회로와 상기 제2 래치 회로에 접속되어 있고, 제3 데이터 신호와 제4 데이터 신호에 각각 응답하여 상기 제1 및 제2 데이터 신호를 출력하는 출력 제어 회로를 더 포함하고, 상기 출력 제어 회로는 상기 제어 신호를 수신하고 상기 제1 및 제2 데이터 신호를 제어하여 상기 제어 신호가 소정 레벨에 있을 때 상기 제3 및 제4 데이터의 레벨과 관계없이 상기 제3 상태를 취하는 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서, 복수의 명령 신호를 수신하고 디코딩하여 디코드된 명령 신호를 생성하는 명령 디코더와, 클록 신호에 응답하여 상기 제어 신호로서 상기 제3 래치 회로에 상기 디코드된 명령 신호를 래치하여 공급하는 제4 래치 회로를 더 포함하는 반도체 기억 장치.
제3항에 있어서, 상기 제3 데이터 신호와 이 제3 데이터 신호와 상보형의 상기 제4 데이터 신호를 출력하기 위해 상기 선택된 모든 셀에 저장된 상기 데이터를 증폭하는 데이터 증폭기를 더 포함하고, 상기 출력 제어 회로는 상기 제1 데이터 신호를 출력하기 위해 상기 제3 데이터 신호와 상기 제어 신호에 응답하는 제1 논리 게이트와 상기 제2 데이터 신호를 출력하기 위해 상기 제4 데이터 신호와 상기 제어 신호에 응답하는 제2 논리 게이트를 포함하는 반도체 기억 장치.
제5항에 있어서, 각각의 상기 제1 내지 제3 래치 회로는 D-플립/플롭(D-Flip/Flop)이고 각각의 상기 제1 및 제2 논리 게이트는 AND 게이트인 반도체 기억 장치.
반도체 기억 장치에 있어서, 출력 단자와, 제1 데이터 신호와 제2 데이터 신호를 출력하는 출력 제어 회로와, 래치 인에이블 신호가 제1 논리 레벨로부터 제2 논리 레벨로 논리 레벨이 변할 때 상기 제1 데이터 신호를 래치하여 이 제1 데이터 신호를 출력하는 제1래치 회로와, 래치 인에이블 신호가 제1 논리 레벨로부터 제2 논리 레벨로 논리 레벨이 변할 때 상기 제2 데이터 신호를 래치하여 이 제2 데이터 신호를 출력하는 제2 래치 회로와, 제1 전원선 및 상기 출력 단자에 결합되고, 상기 제1 데이터 신호를 수신하는 제1 제어 게이트를 가진 제1 트랜지스터와, 제2 전원선 및 상기 출력 단자에 접속되고, 상기 제2 데이터 신호를 수신하는 제2 제어 게이트를 가진 제2 트랜지스터와, 상기 래치 인에이블 신호가 상기 제2 논리 레벨로부터 상기 제1 논리 레벨로 변할 때 상기 출력 제어 회로에 제어 신호를 래치하여 공급하는 제3 래치 회로를 포함하고, 상기 출력 제어 회로는 상기 제어 신호가 제1 상태에 있을 때 상기 제1 및 제2 래치 회로에 상기 제1 및 제2 데이터 신호를 공급하고, 상기 출력 제어 회로는 상기 제어 신호가 제2 상태에 있을 때 상기 제1 및 제2 데이터 신호의 공급을 방지하는 반도체 기억 장치.
제7항에 있어서, 디코드된 명령 신호를 생성하기 위해 명령 신호를 수신 및 디코딩하는 명령 디코더와, 클록 신호에 응답하여 상기 제어 신호로서 상기 제3 래치 회로에 상기 디코드된 명령 신호를 래치하여 공급하는 제4 래치 회로를 더 포함하는 반도체 기억 장치.
제7항에 있어서, 상기 출력 제어 회로는 상기 제1 데이터 신호와 상기 제어 신호를 수신하고 상기 제1 데이터 신호를 상기 제1 래치 회로에 공급하는 출력 노드를 가진 제1 논리 게이트와, 상기 제2 데이터 신호와 상기 제어 신호를 수신하고 상기 제2 데이터 신호를 상기 제2 래치 회로에 공급하는 출력 노드를 가진 제2 논리 게이트를 포함하는 반도체 기억 장치.
제9항에 있어서, 각각의 상기 제1 내지 제3 래치 회로는 D-플립/플롭이고 각각의 상기 제1 및 제2 논리 게이트는 AND 게이트인 반도체 기억 장치.
제9항에 있어서, 상기 제2 데이터 신호는 상기 제1 데이터 신호와 상보형인 반도체 기억 장치.
제11항에 있어서, 상기 출력 제어 회로에 접속되어 있고, 상기 제1 데이터 신호와 이 제1 데이터 신호와 상보형인 상기 제2 데이터 신호를 출력하기 위해 선택된 메모리에 저장된 데이터를 증폭하는 데이터 증폭기를 더 포함하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 클록 신호에 응답하여 내부 어드레스 신호를 생성하기 위해 어드레스 신호를 수신하는 버스트 컨트롤러(burst controller)와, 복수의 메모리 셀을 구비하는 메모리 셀 어레이와, 상기 클록 신호에 응답하여 제어 신호를 래치하는 제1 래치 회로와, 상기 클록 신호에 기초하여 제1 동기 신호를 생성하는 제1 신호 발생기와, 상기 클록 신호에 기초하여 제2 동기 신호를 생성하는 제2 신호 발생기와, 상기 제1 동기 신호에 응답하여 상기 내부 어드레스 신호에 의해 선택된 상기 메모리 셀 어레이의 메모리로부터 출력된 데이터를 래치하는 제2 래치 회로와, 제1 데이터 신호와 제2 데이터 신호를 생성하기 위해 상기 제2 래치 회로에 의해 래치된 상기 데이터를 증폭하는 데이터 증폭기와, 래치된 제어 신호를 출력하기 위해 역상의 제2 동기 신호에 응답하여 상기 제어 신호를 래치하는 제1 플립-플롭 회로와, 상기 제1 및 제2 데이터 신호를 수신하는 출력 제어 회로로서, 상기 래치된 제어 신호가 제1 논리 레벨에 있을 때 상기 제1 데이터 신호에 대응하는 제3 데이터 신호와 상기 제2 데이터 신호에 대응하는 제4 데이터 신호를 출력하고, 상기 래치된 제어 신호가 제2 논리 레벨에 있을 때 상기 제1 및 제2 데이터 신호의 논리 레벨과는 무관한 상기 제3 및 제4 데이터 신호를 출력하는 출력 제어 회로와, 상기 제2 동기 신호에 응답하여 상기 제3 데이터 신호를 래치하여 출력하는 제2 플립 플롭 회로와, 상기 제2 동기 신호에 응답하여 상기 제4 데이터 신호를 래치하여 출력하는 제2 플립 플롭 회로와, 상기 제2 동기 신호에 응답하여 상기 제4 데이터 신호를 래치하여 출력하는 제3 플립 플롭 회로, 및 상기 제3 및 제4 데이터 신호를 수신하고 출력 단자를 갖는 출력 회로를 포함하는 반도체 기억 장치.
제13항에 있어서, 디코드된 명령 신호를 상기 제어 신호로서 상기 제1 래치 회로에 공급하기 위해 복수의 명령 신호를 수신하여 디코드하는 명령 디코더를 더 포함하는 반도체 기억 장치.
제13항에 있어서, 상기 출력 제어 회로는 상기 제1 데이터 신호와 상기 래치된 제어 신호를 수신하고 상기 제1 플립 플롭 회로에 접속된 출력 노드를 가진 제1 논리 게이트와 상기 제2 데이터 신호와 상기 제어 신호를 수신하고 상기 제2 플립 플롭 회로에 접속된 출력 노드를 가진 제2 논리 게이트를 포함하는 반도체 기억 장치.
제15항에 있어서, 상기 제4 데이터 신호는 상기 제3 데이터 신호와 상보형인 반도체 기억 장치.
제13항에 있어서, 상기 출력 회로는 제1 전원선과 상기 출력 단자에 결합되고 상기 제3 데이터 신호를 수신하는 상기 제2 플립 플롭에 접속된 제어 게이트를 가진 제1 트랜지스터와, 제2 전원선과 상기 출력 단자에 결합되고 상기 제4 데이터 신호를 수신하는 상기 제3 플립 플롭에 접속된 제어 게이트를 가진 제2 트랜지스터를 포함하는 반도체 기억 장치.
제17항에 있어서, 각각의 상기 제1 및 제2 트랜지스터는 N-채널 MOS 트랜지스터이고 각각의 상기 제1 및 제2 논리 게이트는 AND 게이트인 반도체 기억 장치.