KR100244159B1 - 고체전해콘덴서 및 그 제조방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 고체전해콘덴서 및 고체전해콘덴서의 제조방법에 관한 것이다.

2. 발명이 해결하려고하는 기술적과제

본 발명은 표면실장형고체전해콘데서를 제공하고 고체전해콘덴서의 제조방법을 제공하는데 있다.

3. 발명의 해결방법의 요지

칩기판편(12)과 이 칩기판편(12)의 상면에 장착된 금속분말의 소결칩(21)과 이 칩(21)의 금속분말과 유전체막(22)을 거쳐서 전기적으로 절연된 상태에서, 그 칩(21)에 형성한 고체전해질층(23)과 이 고체전해질층(23)의 일부를 노출시키도록 상기한 칩(21)을 덮는 피복수지(25)와, 고체전해질층(23)의 노출부분에 전기적으로 도통하도록 형성한 음극측단자전극막(27)과, 그 칩(21)의 금속분말에 전기적으로 도통하도록 칩기판편(12)에 형성한 양극측단자전극막(28)과를 구비하고 있는 고체전해콘덴서.

4 . 발명의 중요한 용도

본 발명은 탄탈고체전해콘덴서등의 고체전해콘덴서에 관한 것이다.

Description

고체전해콘덴서 및 그 제조방법

제1도는 본 발명의 제1의 실시형태에 사용하는 소재기판을 나타내는 사시도.

제2도는 상기한 소재기판상의 절연층을 형성한 상태를 나타내는 사시도.

제3도는 제2도의 III-III선에 따른 확대단면도.

제4도는 소재기판의 절연층에 접합구멍을 천공한 상태를 나타내는 사시도.

제5도는 제4도의 V-V선에 따른 확대단면도.

제6도는 제1의 실시형태에 있어서의 상기한 접합구멍내에 탄탈의 규화물에 의한 박막을 형성한 상태를 나타내는 확대단면도.

제7도는 탄탈의 규화물에 의한 박막상에 접합용금속막을 형성한 상태를 나타내는 확대단면도.

제8도는 제1의 실시형태에 있어서 소재기판상에 형틀층을 형성한 상태의 확대단면도.

제9도는 형틀층의 성형구멍를 천공한 상태를 나타내는 사시도.

제10도는 제9도의 X-X선에 따른 확대단면도.

제11도는 형틀층의 성형구멍내에서 탄탈분말을 칩에 굳혀 성형하고 있는 상태를 나타내는 확대단면도.

제12도는 제1의 실시형태에 있어서 형틀층을 제거한 상태를 나타내는 사시도.

제13도는 제12도의 XIII-XIII선에 따른 확대단면도.

제14도는 제1의 실시형태에 있어서 상기한 칩에 유전체막을 형성한 상태를 나타내는 확대단면도.

제15도는 제1의 실시형태에 있어서 상기한 칩에 고체전해질층을 형성한 상태를 나타내는 확대단면도.

제16도는 제1의 실시형태에 있어서 소재기판상에 피복수지를 도포한 상태를 나타내는 확대단면도.

제17도는 제1의 실시예에 있어서 피복수지에 빼내는 구멍을 천공한 상태를 나타내는 사시도.

제18도는 제17도의 XVIII-XVIII선에 따른 확대단면도.

제19도는 제1의 실시형태에 있어서 음극용 단자전극막 및 양극용 단자전극막을 형성한 상태를 나타내는 확대단면도.

제20도는 제1의 실시형태에 있어서 제조한 고체전해콘덴서를 나타내는 사시도.

제21도는 제20도의 XXI-XXI선에 따른 확대단면도.

제22도는 제20도의 XXII-XXII선에 따른 확대단면도.

제23도는 제1의 실시형태의 변형예에 있어서의 주요부를 타나내는 확대단면도.

제24도는 제23도의 변형예를 나타내는 평면도.

제25도는 제23도의 변형예에 있어서 소재기판에 탄탈의 규화물에 의한 박막과 접합용금속막을 형성한 상태를 나타내는 확대단면도.

제26도는 본 발명의 제2의 실시형태에 사용하는 소재기판을 나타내는 확대단면도.

제27도는 제2의 실시형태에 있어서 절연층에 접합구멍을 천공한 상태를 나타내는 확대단면도.

제28도는 제2의 실시형태에 있어서 소재기판상에서 칩편을 굳혀 성형한 상태를 나타내는 확대단면도.

제29도는 제2의 실시형태에 있어서 칩에 유전체막을 형성한 상태를 나타내는 확대단면도.

제30도는 제2의 실시형태에 있어서 칩에 고체전해질층을 형성한 상태를 나타내는 확대단면도.

제31도는 제2의 실시형태에 있어서 소재기판상에 피복수지를 도포한 상태를 나타내는 확대단면도.

제32도는 제2의 실시형태에 있어서 상기한 피복수지에 빼내는 구멍을 천공한 상태를 나타내는 확대단면도.

제33도는 제2의 실시형태에 있어서 음극용 단자전극막 및 양극용 단자전극막을 형성한 상태를 나타내는 확대단면도.

제34도는 제2의 실시형태에 있어서 제조한 고체전해콘덴서를 나타내는 확대종단정면도.

제35도는 본 발명의 제3의 실시형태에 있어서 사용하는 소재기판을 나타내는 확대단면도.

제36도는 제3의 실시형태에 있어서 소재기판상에서 칩편을 굳혀 성형한 상태를 나타내는 확대단면도.

제37도는 제3의 실시형태에 있어서 칩에 유전체막을 형성한 상태를 나타내는 확대단면도.

제38도는 제3의 실시형태에 있어서 칩에 고체전해질층을 형성한 상태를 나타내는 확대단면도.

제39도는 제3의 실시형태에 있어서 소재기판상에 피복수지를 도포한 상태를 나타내는 확대단면도.

제40도는 제3의 실시형태에 있어서 피복수지에 빼내는 구멍을 천공한 상태를 나타내는 확대단면도.

제41도는 제3의 실시형태에 있어서 음극용 단자전극막 및 양극용 단자전극막을 형성한 상태를 나타내는 확대단면도.

제42도는 제3의 실시형태에 있어서 제조한 고체전해콘덴서를 나타내는 확대단면도.

제43도는 제4의 실시형태에 있어서 사용하는 소재기판을 나타내는 확대단면도.

제44도는 제4의 실시형태에 있어서 소재기판상에서 칩편을 굳혀 성형한 상태를 나타내는 확대단면도.

제45도는 제4의 실시형태에 있어서 제조한 고체전해콘덴서를 나타내는 확대단면도.

제46도는 본 발명의 제5의 실시형태에 있어서 사용하는 소재기판을 나타내는 사시도.

제47도는 제5의 실시형태에 있어서 소재기판의 상면에서 칩편을 굳혀 성형한 상태를 나타내는 확대단면도.

제48도는 제5의 실시형태에 있어서 칩에 유전체막 및 고체전해질층을 형성한 상태를 나타내는 확대단면도.

제49도는 제5의 실시형태에 있어서 피복수지 및 음극용 단자전극막 및 양극용 단자전극막을 형성한 상태를 나타내는 확대단면도.

제50도는 제5의 실시형태에 있어서 제조한 고체전해콘덴서를 나타내는 확대 종단정면도.

제51도는 본 발명의 제6의 실시형태에 있어서 사용하는 소재기판을 나타내는 사시도.

제52도는 제6의 실시형태에 있어서 소재기판에 금속막을 형성한 상태를 나타내는 확대단면도.

제53도는 제6의 실시형태에 있어서 소재기판에 절연층을 형성한 상태를 나타내는 확대단면도.

제54도는 제6의 실시형태에 있어서 소재기판상에서 칩편을 굳혀 성형한 상태를 나타내는 확대단면도.

제55도는 제6의 실시형태에 있어서 칩에 유전체막, 고체전해질층, 피복수지, 음극용 단자전극막 및 양극용 단자전극막을 형성한 상태를 나타내는 확대단면도.

제56도는 제6의 실시형태에 있어서 제조한 고체전해콘덴서를 나타내는 확대 종단정면도.

제57도는 종래의 고체전해콘덴서의 제조방법에 사용하는 콘데서소자를 나타내는 사시도.

제58도는 제57도의 콘덴서소자에 유전체막을 형성하는 처리를 행하고 있는 상태를 나타내는 도면.

제59도는 제57도의 콘덴서소자에 고체전해질층을 형성하는 처리를 행하고 있는 상태를 나타내는 도면.

제60도는 종래의 고체전해콘덴서를 나타내는 종단정면도.

제61도는 종래의 별개의 고체전해콘덴서를 나타내는 종단정면도.

제62도는 종래의 고체전해콘덴서의 제조방법에 있어서 콘덴서소자를 금속봉에 부착시킨 상태를 나타내는 사시도.

* 도면의 주요부분에 대한 부호의 설명

11 : 소재기판 12 : 칩기판편

18 : 접합용금속층 21 : 칩

22 : 유전체막 23 : 고체전해질층

25 : 피복수지 27 ： 음극측 단자전극막

28 : 양극측 단자전극막 32 : 충전용관통구멍

34 : 도통용관통구멍

본 발명은 탄탈고체전해콘덴서 등의 고체전해콘덴서에 관한 것이며, 보다 구체적으로는 표면실장에 적합하도록 구성해서 이루어진 고체전해콘덴서 및 그와 같은 고체전해콘덴서의 제조방법에 관한 것이다.

종래에 이런 종류의 고체전해콘덴서에 사용되는 콘덴서 소자는 가장 전형적으로는 다음에 기술하는 것과 같은 방법으로 제조하고 있었다.

우선, 첨부 도면의 제57도에 나타내는 바와 같이 탄탈분말 등의 금속분말을 탄탈 등의 금속제의 양극봉(3)이 돌출하는 다공질의 칩(chip)(2)에 굳혀 형성한 후 소결한다.

이어서 제58도에 나타내는 바와 같이 이 칩(2)를 인산수용액 등의 화성액 A에 침지한 상태에서 양극봉(3)과 화성액 A와의 사이에 직류전류를 인가해서 양극산화를 행한다.

이 결과 칩(2)에 있어서의 금속입자의 표면에 5산화탄탈 등의 유전체막(4)이 형성된다.

이어서, 제59도에 나타내는 바와 같이 상기한 칩(2)을 질산망간수용액 B에 침지해서 질산망간수용액 B를 칩(2)의 내부까지 침투시킨 후 끌어올려 소성하는 공정을 복수회에 걸쳐 반복한다.

그 결과, 상기한 유전체막(4)의 표면에 2산화망간 등의 금속산화물에 의한 고체전해질층(5)이 형성된다.

그리고, 최후로 칩(2)에 있어서의 고체전해질층(5)의 표면에 흑연층 형성처리를 행한 후, 은 또는 니켈 등의 금속막 등에 의해 구성되는 음극막을 형성한다.

이에 의해 콘덴서소자(1)가 얻어진다.

이상과 같이 종래의 고체전해콘덴서에 있어서는 그 콘덴서소자(1)를 제조하는데 있어서 칩(2)으로부터 돌출하는 양극봉(3)은 불가결이며 양극봉(3)은 제거할 수가 없는 것이다.

여기서 이 콘덴서소자(1)를 사용해서 표면실장형의 고체전해콘덴서로 하기 위해 제60도 또는 제61도에 나타내는 것과 같은 구성을 채용하는 것이 종래로부터 행해지고 있다.

즉, 제60도에 나타내는 구성에서는 콘덴서소자(1)가 음극 리이드단자(6a)와 양극 리이드단자(6b)와의 사이에 배치되며, 콘덴서소자(1)에 있어서의 칩(2)에 음극 리이드단자(6b)가 고착되고 양극봉(3)에 양극 리이드단자(6a)가 고착된다.

그리고, 콘덴서소자(1) 및 양 리이드단자(6a), (6b)의 내부 단말부가 성형된 합성수지제의 패키지(7)에 포장된다.

이와 같은 구성의 고체전해콘덴서는, 예를 들면 일본극 특개소 60-220922호 공보에 개시되어 있다.

한편, 제61도에 나타내는 구성에서는, 칩(2)에 있어서의 양극봉(3)과는 반대의 단면 및 양극봉(3)의 선단을 노출하도록 콘덴서소자(1)가 성형된 합성수지제의 패키지(8)에 포장되어 있다.

그리고, 상기한 양극봉(3)의 노출선단에 납땜 등에 의해 양극단자부(9a)가 형성되고 칩(2)의 노출단면에 납땜 등에 의해 음극단자부(9b)가 형성되어 있다.

그러나, 상기한 어느 고체전해콘덴서에 있어서도 칩(2) 및 돌출하는 양극봉(3)을 포함한 상태에서 콘덴서소자(1)를 합성수지제의 패키지(7),(8)에 포장하지 않으면 안된다.

따라서, 이 패키지(7), (8)의 크기가 콘덴서소자(1)에 있어서의 칩(2)의 크기에 비해서 칩(2)으로부터 양극봉(3)이 돌출하는 만큼 크게 되고 콘덴서 전체의 체적에 대한 칩(2)의 체적의 비율이 적어 체적효율이 낮게 된다.

또한, 칩(2)의 유효체적이 칩(2)에 양극봉(3)이 매설되어 있는 만큼 작아진다.

이들 요인에 의해 종래의 고체전해콘덴서는 단위체적당의 용량을 크게하는 것이 곤란하고 중량도 크게 된다고 하는 문제가 있었다.

이러한 문제는 2개의 리이드단자(6a), (6b)를 조립하는 제60도의 구성의 고체전해콘덴서에는 특히 현저하다.

더구나 상기한 종래의 고체전해콘덴서에 있어서는, 콘덴서소자(1)를 합성수지제의 패키지(7), (8)를 성형하는 때 칩(2)에 큰 응력이 작용하므로서 누설전류(LC)가 증대하거나 절연불량이 발생하거나 하는 빈도가 높다.

그 때문에 제조에 있어서의 불량품의 발생율이 높고 원료에 대한 제품의 수율의 비율이 낮은 것이다.

또, 종래에 있어서 복수의 콘덴서소자(1)를 동시에 제조하는 경우 제62도에 나타내는 바와 같이 복수의 소결칩(1)으로부터 돌출하는 각 양극봉(3)을 탄탈 등의 금속봉(10)에 대해 부착시키고 이 상태에서 화성액 A에 침지해서 양극 산화에 의한 유전체막(4)의 형성(제58도), 질산망간수용액 B에 침지해서 고체전해질층(5)의 형성(제59도), 흑연층의 형성, 및 음극봉의 형성 등의 각종의 공정을 행한 후, 각 콘덴서소자(1)를 상기한 금속봉(10)으로부터 절단하도록 하고 있다.

따라서, 1개의 금속봉(10)을 사용해서 제조할 수 있는 콘덴서소자(1)의 개수에 한계가 있어 큰폭으로 크게 할 수가 없고 대량생산하는 것은 곤란하다.

그 결과, 상기한 제조에 있어서의 원료에 대한 제품의 수량의 비율이 낮은 것에 더해서 제품비용이 대폭으로 상승하는 것이다.

특히, 제60도에 나타내는 형식의 고체전해콘덴서의 경우에는 2개의 리이드단자(6a), (6b)를 사용하는 것 때문에 양 리이드단자(6a), (6b)에 대해 콘덴서소자(1)를 고착시키는 공정, 및 양리이드단자(6a), (6b)를 도시한 바와 같이 굴곡가공하는 공정이 필요하기 때문에 제조비용이 제61도에 나타내는 구성의 고체전해콘덴서의 경우보다도 더욱 상승하는 것이다.

본 발명의 목적은 이들 문제를 해소할 수 있게 한 표면실장형 고체전해 콘덴서를 제공하는데 있다.

본 발명의 다른 목적은 그와 같은 고체전해콘덴서의 제조방법을 제공하는데 있다.

본 발명의 제1의 형태에 의하면 칩기판편과, 이 칩기판편의 상면에 장착된 금속분말의 소결칩과, 이 칩의 금속분말과 유전체막을 거쳐서 전기적으로 절연된 상태에서 그 칩에 형성한 고체전해질층과, 이 고체전해질층의 일부를 노출시키도록 상기한 칩을 덮는 피복수지와, 고체전해질층의 노출부분에 전기적으로 도통하도록 형성한 음극측 단자전극막과, 그 칩의 금속분말에 전기적으로 도통하도록 칩기판편의 하면에 형성한 양극측 단자전극막을 구비하고 있는 고체전해콘덴서가 제공된다.

이상의 구성에 의하면 콘덴서소자의 측면을 피복수지로 덮는 것 만으로 되고 더구나 칩으로부터 돌출하는 양극봉을 폐지할 수 있다.

따라서, 칩에 있어서의 유효체적이 양극봉 때문에 감소되는 일이 없기 때문에 전체의 체적에 대한 칩의 체적의 비율을 양극봉이 부착된 종래의 고체 전해콘덴서에 비해 확실히 크게 할 수가 있어 체적효율의 향상과 소형화를 실현할 수 있다.

특히, 제60도에 나타내는 금속판제의 리이드단자를 구비한 형식의 고체전해콘덴서에 비해 대폭적으로 소형ㆍ경량화를 도모할 수가 있다.

상기한 칩기판편에 충전용구멍을 형성하여 이 충전용구멍내에도 칩에 있어서의 금속분말을 충전시켜도 된다.

이 구성에 의해 칩의 체적이 증대하고 체적 효율을 보다 높일 수 있기 때문에 단위체적당의 고체전해콘덴서의 용량을 크게 할 수가 있다.

특히, 충전용구멍을 관통구멍으로 하는 경우에는 그 관통구멍에 충전된 금속분말의 부분에 칩기판편의 하면에 있어서의 양극측 단자전극막을 직접 접합시켜 칩에 있어서의 체적을 더욱 증대시킬 수 있음과 동시에 칩의 금속분말과 양극측 단자전극막의 전기적 도통의 확실성을 향상시킬 수 있다.

또한, 칩기판편을 적어도 두께방향으로 도전성을 갖는 재료로 구성해서 이 칩기판편에 칩에 있어서의 금속분말을 전기적으로 접합함과 동시에 양극측 단자전극막을 형성해도 된다.

이 경우, 칩기판편 자체가 종래에 있어서의 양극봉 대체로 되기 때문에 체적효율을 향상시키는데 유효하다.

상기한 칩기판편의 상면에 칩의 주위를 둘러싸도록 절연층을 형성하면 양극측의 칩기판편과 음극측의 고체전해질층을 전기적으로 절연시킬 수 있기 때문에 그 사이에 전류의 단락이 발생하는 것을 확실히 방지할 수 있다.

본 발명의 제2의 형태에 의하면 복수개의 칩기판편에 대응하는 크기의 소재기판을 준비하는 공정과, 그 소재기판의 상면의 각 칩기판편의 개소마다에 금속분말을 다공질의 칩에 굳혀 성형하는 공정과, 이 각 칩을 가열해서 소결시키는 공정과, 각 칩에 있어서의 금속분말에 유전체막을 형성하는 공정과, 이 유전체막의 표면에 고체전해질층을 형성하는 공정과, 각 칩의 적어도 측면에 피복수지를 도포하는 공정과, 각 칩에 있어서의 고체전해질층에 음극측 단자전극막을 형성함과 동시에 소재기판의 하면중의 적어도 각 칩기판편의 개소에 양극측 단자전극막을 형성하는 공정과, 소재기판을 각 칩의 사이에 있어서 각 칩기판편마다로 절단하는 공정을 포함하는 고체전해콘덴서의 제조방법이 제공된다.

이상의 제조방법에 의하면 금속분말을 칩에 굳혀 형성하는 공정과 이 칩을 가열ㆍ소결시키는 공정을 하나의 소재기판에 대해 복수개 동시에 행할 수가 있다.

더구나, 그 후의 유전체막의 형성, 고체전해질층의 형성, 피복수지의 도포, 양극측 단자전극막의 형성, 및 음극측 단자전극막의 형성도 복수의 칩을 소재기판에 적합한 상태에서 일거에 행할 수가 있다.

그리고, 최후에 소재기판을 각 칩의 사이에 있어서 각 칩기판편마다로 절단하는 것만으로 복수의 표면실장형 고체전해콘덴서를 동시에 제조할 수 있는 것이다.

따라서, 종래와 같이 복수개의 고체전해콘덴서를 별도로 제조하는 것에 비해 본 발명의 제조방법은 대량생산에 적합한 것이다.

이에 추가해서 각 칩의 적어도 측면에 피복수지를 도포하므로서 콘덴서 소자를 합성수지제의 성형부로서 포장하는 종래의 제조방법에 비해 누설전류(LC)가 증대하거나 절연불량이 발생하거나 하는 빈도를 확실히 저감시킬 수 있다.

따라서, 본 발명의 제조방법은 불량품의 발생율을 낮게 할 수 있기 때문에 대량생산에 적합함과 함께 제조비용을 대폭으로 저감시킬 수 있다는 효과를 갖는다.

본 발명의 각종 특징 및 이점은 다음의 첨부도면에 기초해서 행하는 아주 적절한 실시형태로부터 명백해질 것이다.

다음에 본 발명의 실시형태를 첨부도면에 기초하여 설명한다.

제1도 내지 제22도는 본 발명의 제1의 실시형태를 나타낸다.

이 제1의 실시형태에 있어서는 실리콘제의 소재기판을 사용해서 탄탈고체전해콘덴서(30)(제20도)가 제조된다.

제1의 실시형태에 의하면 우선 제1도에 나타내는 바와 같이 두께방향으로 도전성을 갖도록 한 실리콘제의 소재기판(11)을 준비한다.

이 소재기판(11)은 폭치수가 W이고 길이치수가 L의 직4각 형상으로 형성한 칩기판편(12)의 복수개의 대응하는 크기로 구성되어 있다.

후술하는 바와 같이 소재기판(11)은 최종의 공정에 있어서 세로방향의 절단선(13) 및 가로방향의 절단선(14)에 따라 절단된 때에 복수의 칩기판편(12)를 얻는다.

다음에 제2도 및 제3도에 나타내는 바와 같이 소재기판(11)상에 열산화처리, PV 스퍼터링(sputtering)법, 플라즈마 CVD법 등으로 실리콘의 산화막 또는 질화막 등과 같은 절연막(15)를 형성한다.

이어서 제4도 및 제5도에 나타내는 바와 같이 절연막(15)중 각 칩기판편(12)에 대응하는 부분에 직4각 형상의 접합구멍(16)을, 예를 들면 공지의 사진평판법으로 천공한다.

이 사진평판법은 절연막(15)의 상면에 포토레지스트막을 형성하는 단계와, 이 포토레지스트막에 상기한 접합구멍(16)과 같은 형상의 창을 구비한 포토마스크를 탑재시키는 단계와, 이와 같이 마스크된 포토레지스트막을 노광한 후 현상처리해서 상기한 포토레지스트막 중 상기한 창에 대응하는 부분을 제거하는 단계와, 이 상태에서 절연막(15)을 에칭처리하므로서 이 절연막(15)중 상기한 창에 대응하는 부분을 에칭액으로 용해제거해서 접합구멍(16)을 형성하는 단계를 포함한다.

이어서 제6도에 나타내는 바와 같이 소재기판(11)상의 각 접합구멍(16)내의 부분에 탄탈규화물의 박막(17)을 스퍼터링법 등으로 형성한다.

이어서 제7도에 나타내는 바와 같이 이 각 박막(17)상에 접합층으로서 탄탈에 의한 접합용금속층(18)을 같은 모양으로 스퍼터링법 등에 의해 형성한다.

이어서 제8도에 나타내는 바와 같이 소재기판(11)에 있어서의 상면의 전체에 합성수지 등에 의한 틀형층(19)을 비교적 두꺼운 두께로 형성한다.

이어서 제9도 및 제10도에 나타내는 바와 같이 상기한 틀형층(19)중 칩기판편(12)에 대응하는 부분에 성형구멍(20)을 사진평판법 등에 의해 천공한다.

단, 제8도 내지 제10도의 공정 대신에 소재기판(11)상에 미리 성형구멍(20)을 천공한 틀형층(19)을 첨부하도록 해도 된다.

다음에 제11도에 나타내는 바와 같이 상기한 틀형층(19)에 있어서의 각 성형구멍(20)내에 미리 결합제를 혼합한 탄탈분말의 적정량을 충전시켜서 굳히므로서 다공질의 칩(21)을 형성한 후 상기한 결합제를 가열 등으로 제거하기 위한 탈결합제처리를 행한다.

다음에 제12도 및 제13도에 나타내는 바와 같이 틀형층(19)를 박리 또는 에칭법 등의 적절한 수단으로 제거한다.

또한, 탈결합제처리는 이 틀형층(19)을 제거하는 공정 후에 행해도 된다.

이어서 소재기판(11)을 그 위에 형성된 관련부분과 함께 진공식가열로(도시생략)에 넣고 진공중에서 탄탈의 소결 온도까지 가열한다.

이 결과, 각 칩(21)을 구성하는 탄탈분말이 소결됨과 동시에 탄탈로 된 접합용금속층(18)에 융착되며, 각 칩(21)은 소재기판(11)에 전기적으로 접속된다.

이 소결공정에 있어서, 탄탈에 의한 접속용금속층(18)의 기초재로서의 탄탈규화물의 박막(17)은 다음과 같은 작용을 한다.

즉, 탄탈규화물의 박막(17)이 없다고 하면, 소결시에 가열에 의해 접합용 금속층(18)중의 탄탈이 실리콘제 소재기판(11)중에 이상으로 확산되게 되고 탄탈분말로 된 칩(21)의 실리콘제 소재기판(11)에 대한 접합강도가 대폭으로 저하하게 된다.

이에 대해 탄탈규화물의 박막(17)을 개재시키므로서 접합용금속층(18)으로부터 소재기판(11)에의 탄탈의 확산을 방지해서 칩(21)의 소재기판(11)에 대한 접합의 확실성 및 안정성을 확보할 수가 있다.

다음에 소재기판(11)을 그 위에 형성된 관련부분과 함께 인산수용액 등의 화성액(도시생략)에 침지시킨후, 소재기판(11)과 화성액 사이에 직류전류를 인가시켜서 양극 산화를 행한다.

이 결과 제14도에 나타내는 바와 같이 상기한 각 칩(21)에 있어서의 탄탈입자의 표면과 박막(17) 및 접합용금속층(18)의 노출부분의 표면에 5산화탄탈의 유전체막(22)가 형성된다.

이어서 소재기판(11)상의 각 칩(21)을 질산망간수용액(도시생략)에 침지시켜서 질산망간수용액을 칩(21)의 내부까지 침투시키는 단계와, 그 후에 각 칩(21)을 질산망간수용액으로부터 끌어올려 소성시키는 단계를 복수회에 걸쳐 반복한다.

이 결과 제15도에 나타내는 바와 같이 5산화탄탈의 유전체막(22)의 표면에 2산화망간의 고체전해질층(23)이 형성된 콘덴서소자(24)가 얻어진다.

또한, 고체전해질층(23)을, 예를 들면 일본국 특개소60-37114호 공보 및 특개평 1-253226호 공보에 기재된 바와 같은 도전성 전해질 고분자로 하고 화학중합방법, 전해산화중합방법 또는 기상중합방법 등에 의해 형성할 수도 있다.

이어서 각 콘덴서소자(24)의 표면 전체에 피복용흑연층(도시생략)을 시행한 후, 소재기판(11)에 있어서의 상면의 전체에 제16도에 나타내는 바와 같이 폴리이미드수지, 또는 에폭시수지 등과 같은 합성수지제의 피복수지(25)를 각 콘덴서소자(24)의 표면 전체를 덮도록 형성한다.

이어서 제17도 및 제18도에 나타내는 바와 같이 피복수지(25)중 각 콘덴서소자(24)의 상면에 해당하는 부분에 빼내는 구멍(26)을 사진평판법 등으로 천공한다.

이어서 제19도에 나타내는 바와 같이 각 콘덴서소자(24)의 상면에 하층의 니켈층과 상층의 납땜층으로 된 음극측 단자전극막(27)을 스퍼터링법 등에 의해 형성한다.

이 음극측 단자전극막(27)이 각 콘덴서소자(24)에 있어서의 고체전해질층(23)에 흑연층을 거쳐서 전기적으로 도통된다.

한편, 같은 모양으로 제19도에 나타내는 바와 같이 소재기판(11)의 하면에 하층의 니켈층과 상층의 납땜층으로 이루어진 양극측 단자전극막(28)을 스퍼터링법 등으로 형성한다.

최후로 제19도에 나타내는 바와 같이 소재기판(11) 및 피복수지(25)를 각 절단선(13), (14)에 따라 고속회전하는 절단기(29)등으로 절단하므로서 각 칩기판편(12) 마다로 분할된다.

이 결과 복수개의 탄탈고체전해콘덴서가 얻어진다.

제20도∼제22도는 이상의 공정으로 얻어지는 탄탈고체전해콘덴서(30)의 구조를 나타내는 것이다.

탄탈고체전해콘덴서(30)의 폭치수는 W, 길이치수는 L, 높이치수는 H이다.

탄탈고체전해콘덴서(30)는 칩기판편(12)와, 이 칩기판편(12)상에 형성된 탄탈분말소결칩(21)과, 이 칩(21)의 탄탈입자에 대해서 유전체층(2)을 거쳐서 전기적으로 절연해서 형성한 고체전해질층(23)을 포함한다.

또, 콘덴서(30)는 고체전해질층(23)의 상면의 중앙부를 제외하고 칩(21)을 덮는 피복수지(25)와, 칩(21)에 있어서의 고체전해질층(23)의 노출부분에 전기적으로 도통하도록 형성한 음극측 단자전극막(27)과, 칩기판편(12)의 하면에 형성한 양극측 단자전극막(28)을 포함하고 있다.

칩(21)의 탄탈입자는 탄탈규화물의 박막(17), 접합용금속층(18) 및 칩기판편(12)을 거쳐서 양극측 단자전극막(28)과 도통한다.

한편, 탄탈고체전해콘덴서(30)에 있어서의 양극측과 음극측 사이의 전기 절연성은 칩기판편(12)의 상면에 형성한 절연막(15)에 의해 확보되어 있다.

본 발명의 제1의 실시형태는 제23도∼제25도에 나타내는 것과 같이 변형해도 된다.

즉, 제23도 및 제24도에 나타내는 바와 같이 소재기판(11)상의 절연층(15)에 접합구멍(16)을 천공하도록 해서 각 접합구멍(16)내에 절연층의 일부가 복수의 돌기부(15')로서 남도록 한다.

이 결과, 제25도에 나타내는 바와 같이, 후에 형성되는 접합용금속층(18)은 요철을 갖는 구성이 된다.

이상의 변형예에 의하면 콘덴서소자(24)의 칩(21)에 있어서의 탄탈분말의 접합용금속층(18)(접합층)에 대한 접촉면적을 증대시킬수 있다.

이에 의해 칩(21)의 소결과 동시에 칩(21)을 소재기판(11)에 대해 접합하는 때의 접합강도, 및 확실성을 대폭으로 향상시킬수 있다.

제26도∼제34도는 본 발명의 제2의 실시형태를 나타내고 있다.

이 제2의 실시형태에서는 탄탈제의 소재기판을 사용해서 탄탈고체전해콘덴서(30a)(제34도)가 제조된다.

제2의 실시형태에 의하면 우선 제26도에 나타내는 바와 같이 복수개의 칩기판편(12a)에 대응하는 크기를 갖는 탄탈제의 소재기판(11a)을 준비해서 이 소재기판(11a)상에 열산화처리, PV스퍼터링법, 또는 플라즈마CVD법 등으로 산화막 또는 질화막 등과 같은 절연막(15a)을 형성한다.

다음에 제27도에 나타내는 바와 같이 이 절연막(15a) 중 각 칩기판편(12a)에 대응하는 부분에 접합구멍(16a)을 사진평판법 등으로 천공한다.

이 결과, 각 접합구멍(16a)내에는 소재기판(11a)에 있어서의 하층에 의한 접합면(18a)이 노출된다.

이어서 제28도에 나타내는 바와 같이 각 접합구멍(16a)내에 있어서, 상기한 제1의 실시형태의 경우와 마찬가지로 탄탈분말을 칩(21a)에 굳혀 성형해서 탈결합제 처리를 시행한 후, 소재기판(11a)를 진공식가열로(도시생략)에 넣어서 진공중에서 탄탈의 소결온도까지 가열한다.

이 결과, 각 칩(21a)에 있어서의 탄탈분말은 소결됨과 동시에 접합면(18a)에 융착해서 소재기판(11a)에 접합된다.

이상의 공정에 이어서 상기한 제1의 실시형태와 마찬가지의 공정이 행해진다.

이들 공정은 칩(21a)에 대한 5산화탄탈의 유전체막(22a)의 형성(제29도), 2산화망간에 의한 고체전해질층(23a)의 형성(제30도), 피복용 흑연층(도시생략)의 형성을 행해서 각 칩(21a)을 콘덴서소자(24a)로 한 후 피복수지(25a)의 형성(제31도), 이 피복수지(25a)에 대한 빼내는 구멍(26a)의 천공(제32도), 각 콘덴서소자(24a)의 상면에 대한 음극측 단자전극막(27a)의 형성(제33도), 소재기판(11a)의 하면에 대한 양극측 단자전극막(28a)의 형성(제33도), 및 소재기판(11a) 및 피복수지(25a)의 고속회전절단기(29a) 등에 의한 절단(제33도)을 포함하고 있다.

이상의 공정에 의해 제34도에 나타내는 바와 같은 제1의 실시형태와 유사한 구조의 복수의 탄탈고체전해콘덴서(30a)를 동시에 제조할 수가 있다.

단, 제2의 실시형태에 있어서는 탄탈제의 소재기판(11a)을 사용하기 때문에 상기한 제1의 실시형태와 같이 소재기판의 상면에 탄탈에 의한 접합용금속층(18) 및 그 하층으로서의 탄탈규화물의 박막을 형성할 필요가 없이 소재기판(11a) 자체의 표면을 접합면(18a)으로서 이용할 수가 있다.

또한, 상기한 제2의 실시형태에 있어서는 소재기판(11a)에 있어서의 접합면(18a)에 제23도~제25도와 같은 요철을 형성해도 된다.

제35도~제42도는 본 발명의 제3의 실시형태를 나타낸다.

이 제3의 실시형태에 있어서는 BN(질화붕소) 또는 SiC(탄화규소) 등의 도전물질을 혼입시키므로서 도전성을 부여한 세라믹제의 소재기판을 사용해서 탄탈고체전해콘덴서(30b)(제42도)가 제조된다.

즉, 제3의 실시형태에 의하면 우선 제35도에 나타내는 바와 같이 복수개의 칩기판편(12b)에 대응하는 크기를 갖는 도전성세락믹제의 소재기판(11b)을 준비해서 이 소재기판(11b)상에 탄탈에 의한 접합용금속층(18b)을 스퍼터링법등으로 형성한다.

이어서 제36도에 나타내는 바와 같이 접합용금속층(18b) 중 각 칩기판편(12b)에 대응하는 부분에 있어서 탄탈분말을 칩(21b)에 굳혀 성형해서 탈결합제처리를 실시한 후 소재기판(11b)을 진공식가열로(도시생략)에 넣어서 진공중에서 탄탈의 소결온도까지 가열한다.

이 결과, 각 칩(21b)에 있어서의 탄탈분말은 소결됨과 동시에 접합용금속층(18b)에 융착해서 소재기판(11b)에 접합된다.

이상의 공정에 이어서 상기한 제1의 실시형태와 같은 모양의 공정이 행해진다.

이들 공정은 칩(21b)에 대한 5산화탈탈의 유전체막(22b)의 형성(제37도), 2산화망간에 의한 고체전해질층(23b)의 형성(제38도), 피복용흑연층(도시생략)의 형성을 행해서 각 칩(21b)을 콘덴서소자(24b)로 한 후 피복수지(25b)의 형성(제39도), 이 피복수지(25b)에 대한 빼내는 구멍(26b)의 천공(제40도), 각 콘덴서소자(24b)의 상면에 대한 음극측 단자전극막(27b)의 형성(제41도), 소재기판(11b)의 하면에 대한 양극측 단자전극막(28b)의 형성(제41도), 및 소재기판(11b) 및 피복수지(25b)의 고속회전절단기(29b) 등에 의한 절단(제41도)을 포함하고 있다.

이상의 공정에 의해 제42도에 나타내는 바와 같은 복수의 탄탈고체전해콘덴서(30b)를 동시에 제조할 수가 있다.

이상의 제3의 실시형태에 의하면 도전성세라믹제의 소재기판(11b)을 사용하기 때문에 상기한 제2의 실시형태와 같이 탄탈제의 소재기판을 사용하는 경우에 비해 재료비를 절약해서 제조비용의 절감을 도모할 수 있는 이점이 있다.

또한, 상기한 제3의 실시형태에 있어서도 소재기판(11b)상에 제1 및 제2실시형태와 같은 절연층(15) 또는 (15a)를 형성해도 되고 소재기판(11b)상의 접합용금속층(18b)에 제23도~제25도와 같은 요철을 형성해도 된다.

제43도~제45도는 본 발명의 제4의 실시형태를 나타낸다.

이 제4의 실시형태에 있어서는 실리콘, 탄탈, 또는 도전성세라믹 등과 같이 적어도 두께방향으로 도전성을 갖는 재료로 된 소재기판(11c)을 사용해서 대용량의 탄탈고체전해콘덴서(30c)가 제조된다.

즉, 제43도에 나타내는 바와 같이 소재기판(11c)상에 절연막(15c)를 형성한후 이 절연막(15c)중 각 칩기판편(12c)에 대응하는 부분에 접합구멍(16c)을 천공한다.

또, 소재기판(11c)에 있어서의 각 칩기판편(12c)의 개소에 충전용관통구멍(32)을 천공한다.

다음에 제44도에 나타내는 바와 같이 소재기판(11c)의 하면에 각 충전용 관통구멍(32)을 폐쇄시키기 위해 필름(33)을 점착시킨후, 소재기판(11c)상에서 탄탈분말을 칩(21c)에 굳혀 성형해서 그 탄탈분말이 각 충전용 관통구멍(32)내에도 충전되도록 한다.

필름(33)은 칩(21c)에 굳혀 성형한 후에 제거한다.

이상의 공정에 이어 행해지는 공정은 상기한 각 실시형태의 경우와 같다.

이들 공정은 각 칩(21c)의 소결공정, 각 칩(21c)에 대한 유전체막(22c)의 형성공정, 고체전해질층(23c)의 형성공정, 피복용 흑연층을 형성해서 콘덴서소자(24c)로 하는 공정, 피복수지(25c)의 형성공정, 음극측 단자전극막(27c)의 형성공정, 양극측 단자전극막(28c)의 형성공정, 및 각 절단선(13c), (14c)에 따라 절단에 의해 소재기판(11c)를 각 칩기판편(12c)마다로 분활하는 공정을 포함한다.

이에 의해 제45도에 나타내는 것과 같은 구조의 복수의 탄탈고체전해콘덴서(30c)가 동시에 제조된다.

이상 기술한 제4의 실시형태에 의하면, 각 칩(21c)에 있어서의 탄탈분말이 칩기판편(12c)에 있어서의 충전용관통구멍(32)내에도 충전되므로 그 만큼 칩(21c)의 체적을 증대시켜서 탄탈고체전해콘덴서(30c)의 대용량화를 도모할 수가 있다.

또, 충전용관통구멍(32)에 돌입하는 칩(21c)의 부분이 칩기판편(12c)에 대한 칩(21c)의 접합강도를 높인다고 하는 부가적 효과도 얻어진다.

제4의 실시형태에 있어서 충전용관통구멍(32)은 저면이 있는 구멍(또는 오목한부)으로 치환해도 된다.

단, 관통구멍으로 하므로서 칩기판편(12c)의 하면에 형성한 양극측 단자 전극막(28c)를 칩(21c)에 있어서의 탄탈분말에 칩기판편(12c)을 거치는 일 없이 직접 또한 확실히 전기 접합할 수가 있다.

따라서, 소재기판(11c)의 상면에 상기한 제1 및 제3의 실시형태에 있는 것과 같은 접합용금속층을 형성하거나 제23~제25도에 나타내는 바와 같은 접합용금속층의 요철을 형성할 필요성이 적어진다.

제46도~제50도는 본 발명의 제5의 실시형태를 나타낸다.

이 제5의 실시형태에 있어서는 세라믹과 같은 절연재료제의 소재기판을 사용해서 대용량의 고체전해콘덴서(30d)(제50도)가 제조된다.

제5의 실시형태에 의하면 우선 제46도에 나타내는 바와 같이 복수의 칩기판편(12d)에 대응하는 크기의 절연세라믹재료제의 소재기판(11d)을 준비해서 이 소재기판(11d)에 있어서의 각 칩기판편(12d)의 개소의 각각에 충전용관통구멍(32a)을 천공해 둔다.

이어서 제47도에 나타내는 바와 같이 소재기판(11d)의 하면에 각 충전용 관통구멍(32a)을 폐쇄하기 위해 필름(33a)를 점착시킨후 소재기판(11d)상에서 탄탈분말을 칩(21d)에 굳혀 형성해서 그 탄탈분말이 상기한 각 충전용관통구멍(32a)내에도 충전되도록 한다.

상기한 필름(33a)은 칩(21d)에 굳혀 형성한 후에 제거한다.

이상의 공정에 이어 행해지는 공정은 전술한 각 실시형태의 경우와 같다.

이들 공정은 각 칩(21d)의 소결공정, 각 칩(21d)에 대한 유전체막(22d)의 형성공정(제48도), 고체전해질층(23d)의 형성공정(제48도), 피복용흑연층을 형성해서 콘덴서소자(24d)로 하는 공정(제48도), 피복수지(25d)의 형성공정(제49도), 음극측 단자전극막(27d)의 형성공정(제49도), 양극측 단자전극막(28d)의 형성공정(제49도), 및 각 절단선(13d), (14d)에 따라 절단에 의해 소재기판(11d)를 각 칩기판편(12d)마다로 분활하는 공정을 포함한다.

이에 의해 제50도에 나타내는 것과 같은 구조의 복수의 탄탈고체전해콘덴서(30d)가 동시에 제조된다.

이상의 제5의 실시형태는 각 칩(21)의 탄탈분말이 칩기판편(12d)에 있어서의 충전용관통구멍(32a)내에도 충전되므로서 탄탈고체전해콘덴서(30d)의 대용량화를 도모할 수가 있는 것은 제4의 실시형태와 같다.

이에 추가해서 제5의 실시형태에서는 칩기판편(12d)이 세라믹 등과 같은 절연재료제이기 때문에 칩기판편(12d)상에 별도로 절연층을 형성하지 않아도 콘덴서소자(24d)의 양극측과 음극측을 전기적으로 확실히 절연할 수가 있다.

따라서, 칩기판편(12d)을 도전체제로 하는 경우보다도 비용의 절감과 경량화를 도모할 수 있는 이점이 있다.

제51도~제56도는 본 발명의 제6의 실시형태를 나타낸다.

이 제6의 실시형태에 있어서도 상기한 제5의 실시형태와 마찬가지로 세라믹 등과 같은 절연체제의 소재기판을 사용해서 고체전해콘덴서(30e)(제56도)가 제조된다.

즉, 제6의 실시형태에 의하면 우선 제51도에 나타내는 바와 같이 복수개의 칩기판편(12e)에 대응하는 크기의 세라믹제의 소재기판(11e)을 준비하고 이 소재기판(11e)에 있어서의 각 칩기판편(12e)간의 개소의 각각에 도통용 관통구멍(34)을 천공해 둔다.

이어서 제52도에 나타내는 바와 같이 소재기판(11e)의 상면, 하면 및 각 도통용 관통구멍(34)의 내면에 탄탈 등의 금속층(35)을 형성한다.

이어서 제53도에 나타내는 바와 같이 소재기판(11e)의 상면에 절연막(15e)의 형성과 이 절연막(15e)에 대한 접합구멍(16e)의 천공을 행한다.

이어서 제54도에 나타내는 바와 같이 소재기판(11e)상에 탄탈분말을 칩(21e)에 굳혀 형성한다.

이상의 공정에 이어서 행해지는 공정은 전술한 각 실시행태의 경우와 마찬가지이다.

이들 공정은 각칩(21e)의 소결공정(제54도), 각 칩(21e)에 대한 유전체막(22e)의 형성공정(제55도), 고체전해질층(23e)의 형성공정(제55도), 피복용흑연층을 형성해서 콘덴서소자(24e)(제55도)로 하는 공정, 피복수지(25e)의 형성공정(제55도), 음극측 단자전극막(27e)의 형성공정(제55도), 양극측 단자전극막(28e)의 형성공정(제55도), 및 각 절단선(13e), (14e)에 따른 절단에 의해 소재기판(11e)을 각 칩판편(12e)마다로 분할하는 공정을 포함한다.

이에 의해 제56도에 나타내는 바와 같은 구조의 복수의 탄탈고체전해콘덴서(30e)가 동시에 제조된다.

이상의 제6의 실시형태에 의하면 칩기판편(12e)을 염가로 절연체제로 한 것이면서 그 하면에 있어서의 양극측 단자전극막(28e)과 칩(21e)에 있어서의 탄탈입자와를 칩기판편(12e)에 형성된 금속막(35)을 거쳐서 전기적으로 확실히 절합할 수가 있다.

Claims (18)

1. 칩기판편(12)과, 상기 칩기판편(12)의 상면에 장착된 금속분말의 소결칩(21)과, 상기 칩(21)의 금속분말과 유전체막(22)을 거쳐서 전기적으로 절연된 상태로 그 칩(21)에 형성된 고체전해질층(23)과, 상기 고체전해질층(23)의 일부를 노출시키도록 상기 칩(21)을 덮는 피복수지 (25)와, 상기 고체전해질층(23)의 노출부분에 전기적으로 도통하도록 형성한 음극측 단자전극막(27)과, 상기 칩(21)의 금속분말에 전기적으로도 통하도록 상기 칩기판편(12)의 하면에 형성한 양극측 단자전극막을 구비하고 있는 고체전해콘덴서.
2. 제1항에 있어서, 상기 음극측 단자 전극막(27)은 칩체의 상면에 형성되어 있으며, 상기 피복수지(25)가 상기 칩체의 전체 측면을 덮도록 형성되어 있는 고체전해 콘덴서.
3. 제1항에 있어서, 칩기판편(12)은 그 상면으로부터 뻗는 충전용구멍을 구비하고 있고 칩(21)의 금속분말은 충전용구멍내까지 충전되어 있는 고체전해콘덴서.
4. 제1항에 있어서, 칩기판편(12)은 적어도 두께방향으로 도전성을 갖는 재료이며, 이 칩기판편(12)에 칩(21)의 금속분말이 전기적으로 접합되어 있는 고체전해콘덴서.
5. 제1항에 있어서, 칩기판편(12)은 전기절연성을 갖는 재료로 형성되어 있고, 또한 칩기판편(12)은 칩(21)의 금속분말과 양극측 단자전극막(28)을 전기적으로 도통시키기 위한 금속층을 구비하고 있는 고체전해콘덴서.
6. 제3항에 있어서, 칩기판편(12)의 충전용구멍이 관통구멍(32)의 형태이며, 이 관통구멍(32)내에 있는 금속분말의 부분에 칩기판편(12)에 있어서의 양극측 단자전극막(28)이 접합되어 있는 고체전해콘덴서.
7. 제4항에 있어서, 칩기판편(12)상면에 그 칩기판편(12)과 고체전해질층(23)과 전기적으로 절연하기 위한 절연층이 칩(21)의 주위를 둘러싸도록 형성되어 었는 고체전해콘덴서.
8. 제4항에 있어서, 칩기판편(12)실리콘제인 고체전해콘덴서.
9. 제4항에 있어서, 칩기판편(12)이 칩(21)에 있어서의 금속분말과 동일한 금속재료로 된 고체전해콘덴서.
10. 제4상에 있어서, 칩기판편(12)이 도전물질을 포함하는 도전성세라믹제인 고체전해콘덴서.
11. 복수개의 칩기판편(12)에 대응하는 크기의 소개기판(11)을 준비하는 공정과, 상기 소재기판(11)의 상면이 각 칩기판편(12)의 개소마다에 금속분말을 다공질의 칩(21)에 굳혀 성형하는 공정과, 상기 각 칩(21)을 가열해서 소결시키는 공정과, 각 칩(21)에 있어서는 금속분말에 유전체막(22)을 형성하는 공정과, 상기 유전체막(22)의 표면에 고체전해질층(23)을 형성하는 공정과, 각 칩(21)에 적어도 측면에 피복수지(25)를 도포하는 공정과, 각 칩(21)에 있어서의 고체전해질층(23)에 음극측 단자전극막(27)을 형성함과 동시에, 소재기판(11)의 하면중의 적어도 각 칩기판편(12)의 개소에 양극측 단자전극막(28)을 형성하는 공정과, 소재기판(11)을 각 칩(21)의 사이에 있어서, 각 칩기판편(12)마다로 절단하는 공정을 포함하는 고체전해콘덴서의 제조방법.
12. 제11항에 있어서, 소재기판(11)에는 각 칩기판편(12)의 개소마다에 충전용관통구멍(32)을 구비하고 있고, 칩(21)편을 형성하는 공정에서는 금속분말을 관통구멍(32)내에 충전시키는 고체전해콘덴서의 제조방법.
13. 제11항에 있어서, 소재기판(11)은 적어도 두께방향으로 도전성을 갖는 재료로 되어 있고. 칩(21)에 굳혀 형성하는 공정전에 소재기판(11)의 상면에 있어서의 칩(21)이 굳혀 형성되어야 할 부분의 주위를 둘러싸도록 절연층을 형성하는 공정을 다시 또 포함하고 있는 고체전해콘덴서의 제조방법.
14. 제11항에 있어서, 칩(21)에 굳혀 형성하는 공정전에 소재기판(11)의 상면중 적어도 각 칩기판편(12)의 개소에 칩(21)에 있어서의 금속분말과 동일한 금속에 의한 접합용 금속층(18)을 형성하는 공정을 다시 또 포함하고 있는 고체전해콘덴서의 제조방법.
15. 제14항에 있어서, 소재기판(11)을 실리콘제로 하고, 접합용금속층(18)을 형성하는 공정전에 소재기판(11)의 상면중 적어도 각 칩기판편(12)의 개소에 접합용금속층(18)과 동일한 금속의 규화물의 막을 형성하는 공정을 다시 또 포함하고 있는 고체전해콘덴서의 제조방법.
16. 제14항에 있어서, 접합용금속층(18)을 형성하는 공정은 이 접합용금속층(18)이 요철이 형성되도록 행하는 고체전해콘덴서의 제조방법.
17. 제11항에 있어서, 소재기판(11)은 칩(21)에 있어서의 금속분말과 동일한 금속재료로 되어 있고, 소재기판(11)자체의 상면을 각 칩(21)과의 접합용표면으로서 이용하는 고체전해콘덴서의 제조방버법.
18. 제11항에 있어서, 소재기판(1)은 절연재료제이며 또한 각 칩기판편(12)의 사이의 부분에 도통용관통구멍(34)을 구비하고 있고, 칩(2)에 굳혀 형성하는 공정전에 소재기판(11)의 상면, 하면 및 도통용관통구멍(34)의 내면에 걸쳐서 도전막을 형성하는 공정을 다시 또 포함하는 고체전해콘덴서의 제조방법.