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KR100232228B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR100232228B1
KR100232228B1 KR1019970035148A KR19970035148A KR100232228B1 KR 100232228 B1 KR100232228 B1 KR 100232228B1 KR 1019970035148 A KR1019970035148 A KR 1019970035148A KR 19970035148 A KR19970035148 A KR 19970035148A KR 100232228 B1 KR100232228 B1 KR 100232228B1
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Abstract

본 발명은 DRAM(Dynamic Random Access Memory)의 메모리 셀 영역과 로직 소자 영역의 게이트 산화막의 두께를 서로 다르게 하여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법에 관한 것으로,서로 다른 동작 특성을 갖는 소자들이 형성되는 제 1 영역과 제 2 영역을 갖는 활성 영역상에 제 1 게이트 절연층을 형성하는 공정과,상기 제 1 게이트 절연층을 포함하는 전면에 상기 제 1 게이트 절연층과 식각 선택성이 있는 물질을 사용하여 제 1 도전성 물질층을 형성하는 공정과,상기 제 1 도전성 물질층을 제 1 영역 또는 제 2 영역의 어느 한 영역에만 남도록 선택적으로 식각하고 노출된 제 1 게이트 절연층을 제거하는 공정과,상기 제 1 게이트 절연층이 제거된 영역에 제 1 게이트 절연층과 두께가 다른 제 2 게이트 절연층을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 제조 방법
본 발명은 DRAM(Dynamic Random Access Memory)에 관한 것으로, 특히 메모리 셀 영역과 로직 소자 영역의 게이트 산화막의 두께를 서로 다르게 하여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화 추세에 따라 반도체 회로에 있어서 게이트나 전도선과 같은 전기 배선의 면적과 배선 사이의 접촉 면적이 감소하게 되고 확산층으로 이루어지는 접합 깊이도 측면 확산을 감소시키기 위하여 얇게 형성하지 않으면 안된다. 이와 같이 접합 깊이를 얇게 형성하는 경우는 결과적으로 배선 저항이 증가하며 확산층의 판저항(Sheet Resistance) 및 접속 저항이 증가하므로 전기적 신호의 전달 시간이 지연된다.
이외에도 칩 전체적으로는 배선의 길이와 밀도가 증가하고 칩과 칩 사이에는 단자 사이의 전도성 결합(Inductive coupling)에 의하여 회로 전체의 신호 전달 속도가 떨어지게 된다.
소자의 고집적화 추세에 의해서 파생되는 전기적 신호의 지연을 해결하기 위하여 기능이 서로 다른 회로를 하나의 칩으로 집적화하는 기술이 등장하고 있는데, 이는 고속성을 갖는 로직 회로와 고집적성을 갖는 메모리를 하나의 칩에 구현하는 것으로 상기 메모리로써 ROM(Read Only Memory),플래시 메모리,강유전체 메모리 DRAM 등을 적어도 하나 이상 포함하는 것이 일반적이다.
상기의 방법 이외에도 송수신용의 RF회로나 입력/출력 동작의 고속성을 개선하기 위한 전류 증폭 및 스위치용의 아나로그회로까지 포함하는 시스템 온 어 칩(System no a Chip)으로 발전하여 저전압 휴대형 개인 통신기기 용도로서 고속,다기능의 제품화에 주도적인 역할을 할 것으로 전망되고 있다.
이중 가장 연구가 활발한 것이 고속 동작의 로직 회로와 고집적화된 DRAM회로를 하나의 칩에 집적화하므로서 전력을 최소화하고 속도를 증가시키면서 기능을 향상시킬 수 있는 Embedded DRAM이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1c는 종래 기술의 반도체 소자의 공정 단면도이다.
Embedded DRAM을 실현하기 위한 첫 번째 방법으로는 DRAM공정을 위주로 하여 로직부의 고속성을 빼내오는 방법이다. 즉, 로직부의 트랜지스터의 게이트 길이를 짧게하여 실현하는 것이다. DRAM의 메모리부 트랜지스터의 디자인 룰이 0.35㎛일 경우에는 주변 트랜지스터의 게이트 길이는 0.6㎛∼0.5㎛ 정도의 크기가 된다. 만약, 주변 트랜지스터의 게이트의 길이를 0.4㎛까지 짧게하여 고속성을 이룰 경우에는 산화막을 얇게 할 필요가 있다. 이와 같은 경우에는 DRAM용 게이트 산화막을 포함하여 2종류의 게이트 산화막을 형성하는 것이 되어 공정 스텝이 20% ∼ 30% 늘어나 버리는 문제가 있다.
Embedded DRAM을 실현하기 위한 두 번째 방법으로는 로직 공정을 위주로 하여 DRAM을 집적하는 방법이다.
로직 공정을 위주로하여 DRAM을 집적하는 방법에서는 3트랜지스터형 셀을 사용하는 것에 대하여 (1트랜지스터 + 1커패시터)의 셀을 조합하는 것이 고집적화에 유리하다. 그러나 같은 시기에 양산하는 범용 DRAM의 메모리 셀을 그대로 사용하지 않기 때문에 고집적성은 다소 줄어들기는 하나 3트랜지스터형의 메모리 셀 보다 3∼ 5배의 집적도를 실현할 수 있다. 로직부의 게이트 길이는 메모리 셀 형성시에 고온의 열처리가 들어가기 때문에 0.35㎛보다 다소 크게할 필요가 있어 트랜지스터 성능은 설계룰에 0.5세대 정도 악화된다. 두 종류의 산화막이 필요한 경우에는 공정수가 20% ∼ 30% 증가하는 것은 앞의 방법과 동일하다.
도 1은 로직과 DRAM이 집적화된 Embedded DRAM 소자를 제조하는 방법을 나타낸 것으로 로직 및 DRAM 영역에 서로 다른 두께의 게이트 산화막을 갖는 트랜지스터를 제조하는 과정을 보여준다.
먼저, 도 1a에서와 같이, 필드 산화막(2)에 의해 소자 격리 영역과 활성 영역(3)이 정의된 반도체 기판(1)상에 패드 산화막(4)을 형성한다.
이어, 상기 패드 산화막(4)상에 감광막 패턴(5)을 형성한후에 이를 마스크로 하여 선택적으로 산화 속도를 조절할 수 있는 F 이온(산화 속도를 증가시킬 경우)이나 N 이온(산화 속도를 감소시킬 경우)을 이온 주입한다.
그리고 도 1b에서와 같이, 상기 감광막 패턴(5) 및 패드 산화막(4)을 제거하고 산화성 분위기에서 열처리하므로서 활성 영역(3)에 두께가 다른 게이트 산화막(6a)(6b)을 형성한다.
이어, 도 1c에서와 같이, 상기 서로 두께가 다른 게이트 산화막(6a)(6b)을 갖는 활성 영역(3)상에 폴리 실리콘막을 형성하고 선택적으로 식각하여 게이트 패턴(7)을 형성한다.
그리고 저농도 불순물 이온을 주입하여 저농도 불순물 확산 영역을 형성하고 게이트 패턴(7)을 포함하는 전면에 실리콘 산화막을 증착하고 에치백하여 산화 측벽(8)을 형성한다.
이어, 상기 산화 측벽(8)을 갖는 게이트 패턴(7)을 마스크로 하여 고농도의 불순물 이온을 주입하여 고농도 불순물 확산 영역을 형성하여 LDD(Lightly Doped Drain)구조의 소오스/드레인(9)을 형성한다.
상기 트랜지스터들을 포함하는 전면에 제 1 층간 절연층(10a)을 형성하고 트랜지스터들의 일측 불순물 확산 영역이 노출되도록 선택적으로 제거하여 콘택홀을 형성한다.
그리고 상기 콘택홀을 포함하는 전면에 알루미늄 등의 전도성 물질층을 형성하고 선택적으로 식각하여 전도선 패턴(11)을 형성한다. 이때, 전도선 패턴(11)은 트랜지스터들의 일측 불순물 확산 영역에 콘택된다.
이어, 상기 전도선 패턴(11)을 포함하는 전면에 제 2 층간 절연층(10b)을 형성한다.
이와 같은 종래 기술의 반도체 소자의 제조 공정은 Embedded DRAM을 실현하기 위하여 로직 영역과 메모리 영역의 게이트 산화막(6a)(6b)의 두께를 달리하여 형성한것이다.
게이트 산화막(6a)(6b)의 두께를 달리하는 방법으로 산화 공정을 실시하기 전에 산화 속도를 조절하기 위한 불순물을 주입하는 방법을 이용한 것이다.
Embedded DRAM을 실현하기 위해 사용되고 있는 제 1,2 방법(게이트 산화막의 두께를 동일하게 하는)과 로직 영역과 메모리 영역의 게이트 산화막의 두께를 달리하여 형성하는 종래 기술의 반도체 소자의 제조 공정에 있어서는 다음과 같은 문제점이 있다.
먼저, 로직 회로와 DRAM회로가 집적된 Embedded DRAM에 있어서 공정 단계를 감소시키기 위하여 게이트 산화막의 두께를 동일하게 하는 경우에 있어서는 로직 회로의 성능 저하를 막기 위하여 전체적으로 게이트 산화막을 얇게 형성해야 하나 이 경우에는 메모리부에서 트랜지스터의 off상태에서 누설 전류가 발생한다.
반대로 두 번째 방법으로 제시되고 있는 메모리부의 트랜지스터에 기준을 두고 게이트 산화막의 두께를 결정하여 두껍게 할 경우에는 로직 트랜지스터의 전류 구동성(current drivability)이 감소하므로 트랜지스터의 고속 동작을 어렵게 한다.
그리고 게이트 산화막의 두께를 달리하는 방법으로 종래 기술로 제시된 상기의 공정에서는 산화 속도를 조정하기 위하여 불순물 이온을 기판에 선택적으로 주입하기 때문에 이온 주입 공정시에 기판을 손상시키기 때문에 소자의 특성을 저하시킬 수 있고, 이온 주입으로 산화 속도를 조절하므로 일반 열산화막 보다 성장된 산화막의 절연 특성이 떨어진다.
본 발명은 상기와 같은 종래의 반도체 소자의 제조 공정의 문제점을 해결하기 위하여 안출한 것으로, 메모리 셀 영역과 로직 소자 영역의 게이트 산화막의 두께를 서로 다르게 하고 공정 진행에 따른 기판 손상,게이트 절연막의 절연 특성 저하를 막으로 수 있도록하여 소자의 특성을 향상시키는데 적당하도록한 본 발명의 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1c는 종래 기술의 반도체 소자의 공정 단면도
도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 공정 단면도
도 3a내지 도 3h는 본 발명의 다른 실시예에 따른 반도체 소자의 공정 단면도
도면의 주요부분에 대한 부호의 설명
21. 반도체 기판 22. 활성 영역
23. 필드 산화막 24. 제 1 게이트 절연층
25. 제 1 도전성 물질층 26. 감광막
25a. 제 1 도전성 물질 패턴층 27. 제 2 게이트 절연층
28. 제 2 도전성 물질 패턴층 29a.29b. 소오스/드레인 영역
30. 산화 측벽 31. 층간 절연층
32. 전도선 패턴층
메모리 셀 영역과 로직 소자 영역의 게이트 산화막의 두께를 서로 다르게 하고 공정 진행에 따른 기판 손상,게이트 절연막의 절연 특성 저하를 막으로 수 있도록하여 소자의 특성을 향상시키는데 적당하도록한 본 발명의 반도체 소자의 제조 방법은 서로 다른 동작 특성을 갖는 소자들이 형성되는 제 1 영역과 제 2 영역을 갖는 활성 영역상에 제 1 게이트 절연층을 형성하는 공정과,상기 제 1 게이트 절연층을 포함하는 전면에 상기 제 1 게이트 절연층과 식각 선택성이 있는 물질을 사용하여 제 1 도전성 물질층을 형성하는 공정과,상기 제 1 도전성 물질층을 제 1 영역 또는 제 2 영역의 어느 한 영역에만 남도록 선택적으로 식각하고 노출된 제 1 게이트 절연층을 제거하는 공정과,상기 제 1 게이트 절연층이 제거된 영역에 제 1 게이트 절연층과 두께가 다른 제 2 게이트 절연층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 공정 단면도이고, 도 3a내지 도 3h는 본 발명의 다른 실시예에 따른 반도체 소자의 공정 단면도이다.
본 발명의 반도체 소자의 제조 공정은 메모리 셀 영역과 로직 소자 영역의 게이트 산화막의 두께를 서로 다르게하여 제조한 로직 회로와 DRAM 회로가 집적된 Embedded DRAM에 관한 것이다. 즉, 전하 정보를 저장하는데 있어서 중요한 팩터인 누설 전류를 감소시키기 위하여 메모리 셀 영역의 트랜지스터에서는 게이트 산화막의 두께를 두껍게 형성하고 고속 동작이 요구되는 로직 소자 영역의 트랜지스터에서는 게이트 산화막의 두께를 얇게 형성하므로서 트랜지스터의 성능을 저하시키지 않는 방법을 제시한다. 여기서, 게이트 산화막의 두께를 다르게 형성하는 공정에 있어서 기판에 가해지는 손상을 없애고 게이트 산화막의 고유 특성의 저하를 막는 것은 물론이다.
본 발명의 반도체 소자의 제조 공정은 먼저, 도 2a에서와 같이, 반도체 기판(21)상에 실리콘 산화막 등을 이용한 초기 절연층을 1000 ∼ 10000Å의 두께로 형성한다.
이어, 상기 초기 절연층(도면에 도시되지 않음)상에 감광막(도면에 도시되지 않음)을 형성하고 선택적으로 제거되도록 패터닝한후에 이를 마스크로 하여 상기 초기 절연층을 선택적으로 식각한다.
그리고 상기 패터닝된 초기 절연층을 마스크로 하여 반도체 기판(21)을 선택적으로 식각하여 일정 깊이의 트렌치를 형성하고 실리콘 산화막 등으로 상기 트렌치를 매립하여 필드 산화막(23)을 형성하여 활성 영역(22)과 필드 영역을 정의한다. 이때의 필드 산화막(23)형성 공정은 일반적인 STI(Shallow Trench Isolation)공정으로 진행한다.
이어, 상기 초기 절연층을 제거하고 산화성 분위기에서 열처리하거나 실리콘 산화막 등의 유전체막을 500Å이하의 두께로 형성하여 제 1 게이트 절연층(24)을 형성한다.
그리고 도 2b에서와 같이, 상기 제 1 게이트 절연층(24)을 포함하는 전면에 상기 제 1 게이트 절연층(24)과 식각 선택성이 있는 물질을 사용하여 제 1 도전성 물질층(25)을 형성한다.
상기의 제 1 도전성 물질층(25)으로는 폴리 실리콘막 또는 텅스텐(W),탄탈륨(Ta),구리(Cu)등과 같은 융점이 높고 비저항이 낮은 금속 물질을 사용하고 형성 방법으로는 스퍼터링,CVD 등의 방법으로 하여 1000 ∼ 5000Å의 두께로 형성한다.
이어, 도 2c에서와 같이, 상기 제 1 도전성 물질층(25)상에 감광막(26)을 도포하고 선택적으로 제거되도록 패터닝하여 그를 마스크로 하여 노출된 제 1 도전성 물질층(25)을 선택적으로 식각한다. 이때, 상기의 감광막(26)이 제거되는 부분은 로직 소자가 형성되는 영역이다. 그리고 제 1 도전성 물질층(25)은 제 1 게이트 절연층(24)과 식각 선택성이 있으므로 반도체 기판(21)상에 잔류하게 된다.
그리고 도 2d에서와 같이, 패터닝되어진 상기 제 1 도전성 물질 패턴층(25a)을 마스크로 하여 노출된 제 1 게이트 절연층(24)을 식각하여 제거한다. 상기 제 1 게이트 절연층(24)의 식각 공정은 희석된 HF 용액을 이용한 습식 식각 공정으로 진행한다.
이어, 도 2e에서와 같이, 상기 제 1 도전성 물질 패턴층(25a)을 마스크로 하여 산화성 분위기에서 열처리 하거나 실리콘 산화막 등의 유전체막을 500Å이하의 두께로 형성하여 제 1 게이트 절연층(24)이 제거된 부분에 제 2 게이트 절연층(27)을 형성한다.
그리고 상기 제 2 게이트 절연층(27)의 형성시에 마스크로 사용된 제 1 도전성 물질 패턴층(25a)을 제거한다. 이때, 상기의 제 1 게이트 절연층(24)과 제 2 게이트 절연층(27)의 두께는 서로 다르다. 즉, 고속 동작을 요구하는 로직 소자 영역의 게이트 절연층을 얇게 형성한다.
이어, 도 2f에서와 같이, 상기 서로 다른 두께의 제 1 게이트 절연층(24)과 제 2 게이트 절연층(27)을 갖는 반도체 기판(21)상에 제 2 도전성 물질층을 형성하고 선택적으로 패터닝하여 제 2 도전성 물질 패턴층(28)을 형성한다. 상기 제 2 도전성 물질 패턴층(28)은 게이트 전극으로 사용되는 것이다.
그리고 제 2 도전성 물질 패턴층(28)을 형성하기 위한 물질은 폴리 실리콘 또는 텅스텐(W),탄탈륨(Ta),구리(Cu)등과 같은 융점이 높고 비저항이 낮은 금속 물질을 사용하고 형성 방법은 스퍼터링,CVD 등의 방법으로 1000Å ∼ 5000Å정도의 두께로 형성한다.
이어, 도 2g에서와 같이, 상기 게이트 전극으로 사용되는 제 2 도전성 물질 패턴층(28)을 이용하여 저농도 불순물 이온을 주입하여 저농도 불순물 확산 영역(29a)을 형성하고 제 2 도전성 물질 패턴층(28)을 포함하는 전면에 실리콘 산화막을 증착하고 에치백하여 산화 측벽(30)을 형성한다.
이어, 상기 산화 측벽(30)을 갖는 제 2 도전성 물질 패턴층(28)을 마스크로 하여 고농도의 불순물 이온을 주입하여 고농도 불순물 확산 영역(29b)을 형성하여 LDD(Lightly Doped Drain)구조의 소오스/드레인(29a)(29b)을 형성한다. 그리고 상기 트랜지스터들을 포함하는 전면에 층간 절연층(31)을 형성한다.
그리고 도 2h에서와 같이, 트랜지스터들의 일측 불순물 확산 영역이 노출되도록 선택적으로 제거하여 콘택홀을 형성한다. 이어, 상기 콘택홀을 포함하는 전면에 도전성 물질을 증착하고 선택적으로 제거되도록 패터닝하여 전도선 패턴층(32)을 형성한다. 이때, 상기 전도선 패턴층(32)은 도핑된 폴리 실리콘 또는 폴리 실리콘과 텅스텐 실리사이드층의 적층막 또는 Ti/TiN 등의 베리어 금속층과 W(또는 Al) 등의 금속층과의 적층막을 사용하여 형성하는 것으로 비트선 또는 커패시터의 금속 배선으로 사용하는 것이다.
이와 같은 본 발명에 따른 반도체 소자의 제조 공정은 Embedded DRAM의 각각의 다른 특성을 요구하는 영역에 따라 게이트 절연층의 두께를 달리하여 형성하는 것으로 공정 진행중에 발생하는 기판 손상 및 오염 그리고 소자 동작중의 누설 전류 등의 문제를 배제시킬 수 있도록한 것이다.
그리고 본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정은 먼저, 도 3a에서와 같이, 반도체 기판(21)상에 실리콘 산화막 등을 이용한 초기 절연층을 1000 ∼ 10000Å의 두께로 형성한다.
이어, 상기 초기 절연층(도면에 도시되지 않음)상에 감광막(도면에 도시되지 않음)을 형성하고 선택적으로 제거되도록 패터닝한후에 이를 마스크로 하여 상기 초기 절연층을 선택적으로 식각한다.
그리고 상기 패터닝된 초기 절연층을 마스크로 하여 반도체 기판(21)을 선택적으로 식각하여 일정 깊이의 트렌치를 형성하고 실리콘 산화막 등으로 상기 트렌치를 매립하여 필드 산화막(23)을 형성하여 활성 영역(22)과 필드 영역을 정의한다. 이때의 필드 산화막(23)형성 공정은 일반적인 STI(Shallow Trench Isolation)공정으로 진행한다.
이어, 상기 초기 절연층을 제거하고 산화성 분위기에서 열처리하거나 실리콘 산화막 등의 유전체막을 500Å이하의 두께로 형성하여 제 1 게이트 절연층(24)을 형성한다.
그리고 도 3b에서와 같이, 상기 제 1 게이트 절연층(24)을 포함하는 전면에 상기 제 1 게이트 절연층(24)과 식각 선택성이 있는 물질을 사용하여 제 1 도전성 물질층(25)을 형성한다.
상기의 제 1 도전성 물질층(25)으로는 폴리 실리콘막 또는 텅스텐(W),탄탈륨(Ta),구리(Cu)등과 같은 융점이 높고 비저항이 낮은 금속 물질을 사용하고 형성 방법으로는 스퍼터링,CVD 등의 방법으로 하여 1000 ∼ 5000Å의 두께로 형성한다.
이어, 상기 제 1 도전성 물질층(25)상에 감광막(26)을 도포하고 선택적으로 제거되도록 패터닝하여 그를 마스크로 하여 노출된 제 1 도전성 물질층(25)을 선택적으로 식각한다. 이때, 상기의 감광막(26)이 제거되는 부분은 로직 소자가 형성되는 영역이다. 그리고 제 1 도전성 물질층(25)은 제 1 게이트 절연층(24)과 식각 선택성이 있으므로 반도체 기판(21)상에 잔류하게 된다.
그리고 도 3c에서와 같이, 패터닝되어진 상기 제 1 도전성 물질 패턴층(25a)을 마스크로 하여 노출된 제 1 게이트 절연층(24)을 식각하여 제거한다. 상기 제 1 게이트 절연층(24)의 식각 공정은 희석된 HF 용액을 이용한 습식 식각 공정으로 진행한다.
이어, 상기 제 1 도전성 물질 패턴층(25a)을 마스크로 하여 산화성 분위기에서 열처리 하거나 실리콘 산화막 등의 유전체막을 500Å이하의 두께로 형성하여 제 1 게이트 절연층(24)이 제거된 부분에 제 2 게이트 절연층(27)을 형성한다. 이때, 상기 제 1 게이트 절연층(24)과 제 2 게이트 절연층(27)의 두께는 서로 다르다. 즉, 고속 동작을 요구하는 로직 소자 영역의 게이트 절연층을 얇게 형성한다.
그리고 도 3d에서와 같이, 상기 제 2 게이트 절연층(27)의 형성시에 마스크로 사용된 제 1 도전성 물질 패턴층(25a) 및 제 2 게이트 절연층(27)을 포함하는 전면에 폴리 실리콘 또는 텅스텐(W),탄탈륨(Ta),구리(Cu)등과 같은 녹는점이 높고 비저항이 낮은 금속 물질을 사용하여 제 2 도전성 물질층을 형성한다.
상기 제 2 도전성 물질층의 형성은 스퍼터링 공정,CVD 공정으로 1000Å ∼ 5000Å의 두께로 형성한다.
이어, 도 3e에서와 같이, 상기 서로 다른 두께의 제 1 게이트 절연층(24)과 제 2 게이트 절연층(27)을 갖는 반도체 기판(21)상에 형성된 제 2 도전성 물질층을 CMP공정으로 경면 연마하여 제 2 게이트 절연층(27)이 부분적으로 드러나도록 평탄화한다. 이때, 제 2 게이트 절연층(27)이 노출되는 부분은 메모리 셀 영역이다.
상기 평탄화 공정은 제 2 게이트 절연층(27)을 에치 스토퍼로 사용하여 크기가 100Å ∼ 500Å인 실리카 입자와 순수, KOH 또는 NH4OH 그리고 암모니아 염등이 포함된 pH=7의 알카리성 연마액을 사용하여 진행한다.
상기의 평탄화 공정으로 하여 반도체 기판(21)의 메모리 셀 영역에는 제 1 도전성 물질 패턴층(25a)과 제 2 게이트 절연층(27)이 적층되어 있는 형태이고 로직 소자가 형성되는 영역에는 제 2 게이트 절연층(27)과 제 2 도전성 물질 패턴층(25a)이 차례로 적층되어 있는 형태이다.
그리고 도 3f에서와 같이, 상기 노출되어 있는 메모리 셀 영역의 제 2 게이트 절연층(27)을 제거한다. 이때, 상기 제 2 게이트 절연층(27)이 산화막 계통이고 제 1 도전성 물질 패턴층(25a)이 폴리 실리콘막일 경우에는 HF 등을 포함하는 용액을 이용하여 식각할 수 있다.
이어, 상기 제 1,2 도전성 물질 패턴층(25a)(28)상에 감광막(도면에 도시되지 않음)을 도포하고 선택적으로 제거되도록 패터닝하여 게이트 전극을 형성하기 위한 마스크 패턴을 형성한다.
그리고 상기 패터닝되어진 감광막을 이용하여 메모리 셀 영역의 제 1 도전성 물질 패턴층(25a),로직 소자 영역의 제 2 도전성 물질 패턴층(28)을 선택적으로 식각하여 게이트 전극을 형성한다.
이어, 도 3g에서와 같이, 상기 패터닝된 게이트 전극들을 마스크로 하여 저농도 불순물 이온을 주입하여 저농도 불순물 확산 영역(29a)을 형성하고 게이트 전극들을 포함하는 전면에 실리콘 산화막을 증착하고 에치백하여 산화 측벽(30)을 형성한다.
그리고 상기 산화 측벽(30)을 갖는 게이트 전극들을 마스크로 하여 고농도의 불순물 이온을 주입하여 고농도 불순물 확산 영역(29b)을 형성하여 LDD(Lightly Doped Drain)구조의 소오스/드레인(29a)(29b)을 형성한다. 그리고 상기 트랜지스터들을 포함하는 전면에 층간 절연층(31)을 형성한다.
그리고 도 3h에서와 같이, 트랜지스터들의 일측 불순물 확산 영역이 노출되도록 선택적으로 제거하여 콘택홀을 형성한다. 이어, 상기 콘택홀을 포함하는 전면에 도전성 물질을 증착하고 선택적으로 제거되도록 패터닝하여 전도선 패턴층(32)을 형성한다. 이때, 상기 전도선 패턴층(32)은 도핑된 폴리 실리콘 또는 폴리 실리콘과 텅스텐 실리사이드층의 적층막 또는 Ti/TiN 등의 베리어 금속층과 W(또는 Al) 등의 금속층과의 적층막을 사용하여 형성하는 것으로 비트선 또는 커패시터의 금속 배선으로 사용하는 것이다.
이와 같은 본 발명의 반도체 소자의 제조 방법은 각각 특성이 다른 영역에 따라 게이트 절연층의 두께를 달리하여 소자를 형성하는 것으로 공정 진행중에 발생하는 기판의 손상,오염 그리고 소자의 누설 전류 발생 등을 차단할 수 있도록한 것으로 다음과 같은 효과가 있다.
첫째, 이온 주입 공정이 아닌 게이트 절연층과 식각 선택성이 있는 감광막 이외의 물질의 패턴을 마스크로 이용하여 게이트 절연층을 부분적으로 식각하고 두께가 다른 게이트 절연층을 형성하여 기판 손상,오염 등의 문제를 막아 소자의 신뢰성 및 특성을 향상시키는 효과가 있다.
둘째, 이온 주입에 의한 산화속도의 조절을 하지 않아 성장된 산화막의 절연 특성 저하를 막아 소자의 특성을 향상시키는 효과가 있다.

Claims (19)

  1. 서로 다른 동작 특성을 갖는 소자들이 형성되는 제 1 영역과 제 2 영역을 갖는 활성 영역상에 제 1 게이트 절연층을 형성하는 공정과,
    상기 제 1 게이트 절연층을 포함하는 전면에 상기 제 1 게이트 절연층과 식각 선택성이 있는 물질을 사용하여 도전성 물질층을 형성하는 공정과,
    상기 도전성 물질층을 제 1 영역 또는 제 2 영역의 어느 한 영역에만 남도록 선택적으로 식각하고 노출된 제 1 게이트 절연층을 제거하는 공정과,
    상기 제 1 게이트 절연층이 제거된 영역에 제 1 게이트 절연층과 두께가 다른 제 2 게이트 절연층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 활성 영역의 제 1 영역에는 메모리 셀 트랜지스터들을 형성하고 제 2 영역에는 로직 소자들을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 제 1 게이트 절연층보다 제 2 게이트 절연층을 얇게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 제 1 게이트 절연층상의 도전성 물질층과 동일한 물질을 사용하여 제 2 게이트 절연층상에 도전성 물질층을 형성하고 동시에 패터닝하여 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 반도체 기판상에 초기 절연층을 형성하고 선택적으로 제거되도록 패터닝한후에 이를 마스크로 하여 반도체 기판을 선택적으로 식각하여 일정 깊이의 트렌치를 형성하는 공정과,
    상기 트렌치를 절연 물질로 매립하여 소자 격리층을 형성하고 전면에 제 1 게이트 절연층을 형성하는 공정과,
    상기 제 1 게이트 절연층을 포함하는 전면에 상기 제 1 게이트 절연층과 식각 선택성이 있는 물질을 사용하여 제 1 도전성 물질층을 형성하는 공정과,
    상기 제 1 도전성 물질층상에 감광막을 도포하고 선택적으로 제거되도록 패터닝하여 그를 마스크로 하여 노출된 제 1 도전성 물질층을 선택적으로 식각하는 공정과,
    패터닝되어진 상기 제 1 도전성 물질 패턴층을 마스크로 하여 노출된 제 1 게이트 절연층을 식각하여 제거하는 공정과,
    상기 제 1 도전성 물질 패턴층을 마스크로 하여 산화성 분위기에서 열처리 하여 제 1 게이트 절연층과 두께가 다른 제 2 게이트 절연층을 형성하는 공정과,
    상기 제 1 도전성 물질 패턴층을 제거하고 제 1 게이트 절연층과 제 2 게이트 절연층을 갖는 반도체 기판상에 제 2 도전성 물질층을 형성하고 선택적으로 패터닝하여 제 2 도전성 물질 패턴층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서, 제 1 게이트 절연층을 산화성 분위기에서 열처리하거나 실리콘 산화막 등의 유전체막을 증착하여 500Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 5 항에 있어서, 제 1,2 도전성 물질층을 폴리 실리콘막 또는 텅스텐(W),탄탈륨(Ta),구리(Cu)등과 같은 융점이 높고 비저항이 낮은 금속 또는 그 금속들의 합금을 포함하는 물질을 사용하여 스퍼터링 또는 CVD 등의 방법으로 1000 ∼ 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 5 항에 있어서, 제 1 도전성 물질 패턴층을 마스크로 하여 진행하는 제 1 게이트 절연층의 식각 공정은 희석된 HF 용액을 이용한 습식 식각 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 5 항에 있어서, 제 2 게이트 절연층을 제 1 게이트 절연층보다 얇게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 5 항 또는 제 9 항에 있어서, 제 1 게이트 절연층상에 메모리 셀트랜지스터들을 형성하고 제 2 게이트 절연층상에 로직 소자들을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 상기 게이트 전극으로 사용되는 제 2 도전성 물질 패턴층을 이용하여 저농도 불순물 이온을 주입하여 저농도 불순물 확산 영역을 형성하는 공정과,
    제 2 도전성 물질 패턴층을 포함하는 전면에 실리콘 산화막을 증착하고 에치백하여 산화 측벽을 형성하는 공정과,
    상기 산화 측벽을 갖는 제 2 도전성 물질 패턴층을 마스크로 하여 고농도의 불순물 이온을 주입하여 LDD 구조의 소오스/드레인을 형성하는 공정과,
    상기 트랜지스터들을 포함하는 전면에 층간 절연층을 형성하고 트랜지스터들의 일측 불순물 확산 영역이 노출되도록 선택적으로 제거하여 콘택홀을 형성하는 공정과,
    상기 콘택홀을 포함하는 전면에 도전성 물질을 증착하고 선택적으로 제거되도록 패터닝하여 전도선 패턴층을 형성하는 공정을 더포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서, 전도선 패턴층을 도핑된 폴리 실리콘 또는 폴리 실리콘과 텅스텐 실리사이드층의 적층막 또는 Ti/TiN 등의 베리어 금속층과 W(또는 Al) 등의 금속층과의 적층막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 반도체 기판상에 초기 절연층을 형성하고 선택적으로 제거되도록 패터닝한후에 이를 마스크로 하여 반도체 기판을 선택적으로 식각하여 일정 깊이의 트렌치를 형성하는 공정과,
    상기 트렌치를 절연 물질로 매립하여 소자 격리층을 형성하고 전면에 제 1 게이트 절연층을 형성하는 공정과,
    상기 제 1 게이트 절연층을 포함하는 전면에 상기 제 1 게이트 절연층과 식각 선택성이 있는 물질을 사용하여 제 1 도전성 물질층을 형성하는 공정과,
    상기 제 1 도전성 물질층상에 감광막을 도포하고 선택적으로 제거되도록 패터닝하여 그를 마스크로 하여 노출된 제 1 도전성 물질층을 선택적으로 식각하는 공정과,
    패터닝되어진 상기 제 1 도전성 물질 패턴층을 마스크로 하여 노출된 제 1 게이트 절연층을 식각하여 제거하는 공정과,
    상기 제 1 도전성 물질 패턴층을 마스크로 하여 제 1 게이트 절연층과 두께가 다른 제 2 게이트 절연층을 형성하는 공정과,
    상기 제 1 도전성 물질 패턴층 및 제 2 게이트 절연층을 포함하는 전면에 제 2 도전성 물질층을 형성하는 공정과,
    상기 제 2 도전성 물질층을 CMP공정으로 경면 연마하여 제 2 게이트 절연층이 부분적으로 드러나도록 평탄화하는 공정과,
    상기 노출되어 있는 제 2 게이트 절연층을 제거하고 상기 제 1,2 도전성 물질 패턴층을 선택적으로 제거하여 게이트 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서, 제 1 게이트 절연층을 산화성 분위기에서 열처리하거나 실리콘 산화막 등의 유전체막을 500Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 13 항에 있어서, 제 1,2 도전성 물질층을 폴리 실리콘막 또는 텅스텐(W),탄탈륨(Ta),구리(Cu)등과 같은 융점이 높고 비저항이 낮은 금속 또는 그 금속들의 합금을 포함하는 물질을 사용하여 스퍼터링 또는 CVD 등의 방법으로 1000 ∼ 5000Å의 두께로 형성 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 13 항에 있어서, 제 1 도전성 물질 패턴층을 마스크로 하여 진행하는 제 1 게이트 절연층의 식각 공정은 희석된 HF 용액을 이용한 습식 식각 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 13 항에 있어서, 제 2 게이트 절연층을 제 1 게이트 절연층보다 얇게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 13 항 또는 제 17항에 있어서, 제 1 게이트 절연층상에 메모리 셀 트랜지스터들을 형성하고 제 2 게이트 절연층상에 로직 소자들을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 13 항에 있어서, 제 2 도전성 물질층의 평탄화 공정은 제 2 게이트 절연층을 에치 스토퍼로 사용하여 크기가 100Å ∼ 500Å인 실리카 입자와 순수, KOH 또는 NH4OH 그리고 암모니아 염등이 포함된 pH=7의 알카리성 연마액을 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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