JP2004095745A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ワード線（ゲート電極）の低抵抗化、接合リークの抑制、ゲート絶縁膜の耐圧確保を図り、実効チャネル長を延ばすことで短チャネル効果を抑制しトランジスタ特性の安定化を図る。
【解決手段】半導体基板１１と、半導体基板１１に形成された溝１４と、溝１４の底部の半導体基板１１に形成されたチャネル拡散層１５と、溝１４内にゲート絶縁膜１６を介して埋め込まれたワード線（ゲート電極）１８と、ワード線１８上部の溝１４側壁側に形成した溝部１８３と、溝部１８３内を埋め込みワード線１８上の溝１４の側壁に形成したサイドウォール絶縁膜２０と、溝１４側壁の半導体基板１１表面側に形成された拡散層１９と、サイドウォール絶縁膜２０の底部よりも高い位置でワード線１８上層に形成されたシリサイド層２１とを備えたものである。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくはＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）からなる半導体装置およびその製造方法、ならびにＤＲＡＭとロジック素子とを混載した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
年々加速される微細化競争によって、特に大容量のＤＲＡＭと高速ロジック素子とを１チップに搭載する複合デバイスの開発が行われている。その構成の一例としては、ＤＲＡＭのメモリセルゲートを基板上に積み上げ、メモリセルトランジスタの拡散層の取り出しには、いわゆるセルフアラインコンタクトを用い、一方、ロジック素子はセルフアラインコンタクトを用いずに形成するという構成のものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、積み上げ型のＤＲＡＭもさまざまな問題が顕在化してきている。
【０００４】
トランジスタ性能を維持するため、ＤＲＡＭメモリセルの縮小とともに基板濃度はますます高くなり、それにともない、ＤＲＡＭ領域の接合リークも厳しくなっている。このため、メガビット級のＤＲＡＭでは、接合リークを抑制することが困難になってきている。すなわち、従来は余裕を持って制御可能であったＤＲＡＭのデータ保持特性の維持が困難なものとなってきている。
【０００５】
また、ＤＲＡＭセルの縮小化にともない、拡散層と取り出し電極との接触面積が狭くなり、世代ごとに２倍の勢いでコンタクト抵抗が上昇するようになっている。例えば０．１μｍ以降の世代では、このコンタクト抵抗が数ｋΩになることが予想され、メモリセルのワードトランジスタのオン抵抗に匹敵してくるようになると予想される。したがって、セルトランジスタのみならず、このコンタクト抵抗のばらつきがＤＲＡＭ動作に厳しく影響してくるようになり、製造上、一層の精密性が要求されるようになって来ている。
【０００６】
また、ＤＲＡＭセルの縮小化にともない、ワード線とその脇に形成される拡散層の取り出しコンタクトとの層間絶縁距離は世代ごとに近づきつつある。メガビット級のＤＲＡＭを製造する上で、この耐圧を確保するためには２０ｎｍ〜３０ｎｍが限界の距離といわれている。そのため、０．１μｍ以降の世代のＤＲＡＭでは、この耐圧限界距離以下の距離で拡散層の取り出しコンタクトを形成することが必要になってしまう。
【０００７】
従来は、タングステンシリサイド（ＷＳｉ_２）／ドープトポリシリコンのポリサイド構造を採用することで遅延を押さえてきたＤＲＡＭのワード線も、近年の微細化とともに、アスペクト比を低く保つことが困難となり、また、ワード線の遅延を抑えるための十分な低抵抗を得ることが困難となってきた。特に高速動作を要求される積み上げＤＲＡＭなどでは、このワード線遅延がＤＲＡＭのアクセスタイムに影響する深刻な問題となる。ゲートの抵抗を下げる技術として、サリサイドによる配線の低抵抗化が実用化されている。しかしながら、ＤＲＡＭメモリセルのゲートに適用するためには、オフセット酸化シリコン膜を使えなくなることによるＤＲＡＭメモリセル縮小化の障害とデータ保持特性の維持のために、ＤＲＡＭの拡散層にはサリサイドを形成しないプロセスを必要とするなどの困難から通常は採用できない。
【０００８】
また、ＤＲＡＭの記憶ノードコンタクトもそのセルサイズから余裕の無い開口が必須であり、拡散層コンタクトと同様、耐圧限界での開口が必要となり、その狭いコンタクト径で抵抗上昇を効率的に抑制する技術が必要になっている。
【０００９】
一方、ロジック部のトランジスタ性能の向上も目覚しく、特にｐチャネルトランジスタのオフリークを抑制するｐ^＋ゲート電極が一般に用いられるように成ってきている。ところがこのｐ^＋ゲートは、不純物のホウ素が熱処理によって基板側に拡散してしまう。いわゆる「突き抜け」の問題を含んでおり、ｐチャネルトランジスタの特性ばらつきやゲート電極の空乏化といった深刻な問題を引き起こすことが知られている。したがって、ＤＲＡＭ形成工程の熱処理温度は極力抑えたい。
【００１０】
以上説明したように、今後の０．１μｍ世代以降では、ｐチャネルトランジスタの特性ばらつきやゲート電極の空乏化といった問題に対する何らかの対策が必要となり、チップの性能トレンドを維持するためには、積み上げ型のＤＲＡＭ構造の抜本的な改良が必要となると予想される。本願発明は、この対策として開発されたＤＲＡＭ部のワード線を基板に形成した「溝」に埋め込む、トレンチ・アクセス・トランジスタ（Ｔｒｅｎｃｈ　Ａｃｃｅｓｓ　Ｔｒａｎｓｉｓｔｏｒ：ＴＡＴ）ＤＲＡＭセルをさらに改良したものである。すなわち、ゲート電極上に形成されたシリサイドとゲート絶縁膜との物理的距離を確保して、ゲート絶縁耐圧の劣化を抑制するものである。
【００１１】
上記ＴＡＴ・ＤＲＡＭセルにおいて、ゲート電極に形成されたシリサイド層とゲート絶縁膜との物理的距離を確保するためには、ＤＲＡＭ部のゲート電極を形成する溝の側壁に形成される窒化シリコン膜からなるでサイドウォール絶縁膜を厚く形成する必要がある。しかしながら、サイドウォール絶縁膜の膜厚を厚く形成すると、ＤＲＡＭ部のゲート電極の配線抵抗が上昇してしまうという副作用が生じる。このため、デバイス特性への副作用なく、ゲート電極上のシリサイド層とゲート絶縁膜との物理的距離を良好に確保できる方法が望まれている。
【００１２】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【００１３】
本発明の第１の半導体装置は、半導体基板と、前記半導体基板に形成された溝と、前記溝の底部の前記半導体基板に形成されたチャネル拡散層と、前記溝内にゲート絶縁膜を介して埋め込まれたゲート電極と、前記ゲート電極上部の前記溝側壁側に形成した溝部と、前記溝部内を埋め込み前記ゲート電極上の前記溝の側壁に形成したサイドウォール絶縁膜と、前記溝側壁の前記半導体基板表面側に形成された拡散層と、前記サイドウォール絶縁膜の底部よりも高い位置で前記ゲート電極上層に形成されたシリサイド層とを備えたものである。
【００１４】
また前記第１導電層は前記第２導電層よりもエッチングレートが速い導電膜からなる。また前記素子分離領域により分離された前記半導体基板中にウエル拡散層が形成され、前記溝は前記ウエル拡散層上に前記半導体基板の一部を残した状態で前記半導体基板および前記素子分離領域に形成され、前記チャネル拡散層は前記溝の底部と前記ウエル拡散層との間の前記半導体基板に形成されている。
【００１５】
上記半導体装置では、ワード線上部の溝側壁側に溝部が形成され、この溝部を埋め込むようにワード線上の溝側壁にサイドウォール絶縁膜が形成されていることから、ワード線上にシリサイド層が形成されても、シリサイド層とゲート絶縁膜との間のサイドウォール絶縁膜がオフセットになり、シリサイド層とゲート絶縁膜との距離が十分に確保されるので、ゲート絶縁耐圧の劣化が抑制される。
【００１６】
上記第１の半導体装置において、チャネルが形成される溝下部とウエル拡散層との間の半導体基板にチャネル拡散層が形成されている構成では、溝とウエル拡散層との間の領域の不純物濃度は溝周囲の半導体基板の不純物濃度よりも高くなる。また、ソース・ドレインとなる拡散層下部の半導体基板濃度は極めて低くなっていることから、ソース・ドレインとなる拡散層の接合の電界が弱められるので、ｐｐｍオーダーでの接合リークの抑制が可能になり、それによって、データ保持特性が極めてよくなる。
【００１７】
上記第１の半導体装置では、ゲート電極上層にシリサイド層が形成されていることから、ゲート電極の抵抗が低減され、遅延の問題が回避されて、動作速度が向上する。それとともに、ゲート電極へのコンタクト抵抗が低減される。
【００１８】
しかも、半導体基板表面側に拡散層が形成され、その半導体基板に形成された溝内にゲート絶縁膜を介してワード線が埋め込まれていることから、チャネルはゲート電極が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【００１９】
本発明の第１の半導体装置の製造方法は、素子分離領域を形成した半導体基板および前記素子分離領域のゲート電極を形成する位置に溝を形成する工程と、前記溝の底部の前記半導体基板にチャネル拡散層を形成する工程と、前記溝内および前記半導体基板上にゲート絶縁膜を形成する工程と、前記溝の内壁を含む前記半導体基板上に第１導電層を形成する工程と、前記半導体基板上に前記第１導電層を介して前記溝を埋め込む第２導電層を形成する工程と、前記溝の内部における前記第１導電層が前記第２導電層よりも低くなるように前記溝の上部および前記半導体基板上の前記第１導電層および前記第２導電層を除去して、前記溝内部に残した前記第１導電層と前記第２導電層とでゲート電極を形成するとともに、前記溝側壁と前記第２導電層との間に溝部を形成する工程と、前記溝側壁上部の前記半導体基板に拡散層を形成する工程と、前記溝部の内部を埋め込むとともに前記ゲート電極上の前記溝側壁にサイドウォール絶縁膜を形成する工程と、前記ゲート電極上層にシリサイド層を形成する工程とを備えている。
【００２０】
また前記第１導電層は前記第２導電層よりもエッチングレートが速い導電膜を用いる。また前記素子分離領域により分離された前記半導体基板中にウエル拡散層を形成し、前記溝を前記ウエル拡散層上に前記半導体基板の一部を残した状態で前記半導体基板および前記素子分離領域に形成し、前記チャネル拡散層を前記溝の底部と前記ウエル拡散層との間の前記半導体基板に形成する。
【００２１】
上記第１の半導体装置の製造方法では、ゲート電極上部の溝側壁側に溝部を形成し、この溝部を埋め込むようにゲート電極上の溝側壁にサイドウォール絶縁膜を形成することから、ゲート電極上にシリサイド層が形成されても、サイドウォール絶縁膜がオフセットになり、シリサイド層とゲート絶縁膜との距離は十分に確保されるので、ゲート絶縁耐圧の劣化が抑制される半導体装置となる。上記第１の半導体装置の製造方法において、チャネルが形成される溝下部とウエル拡散層との間の半導体基板にチャネル拡散層を形成する製造方法では、溝とウエル拡散層との間の領域の不純物濃度は溝周囲の半導体基板の不純物濃度よりも高くなる。また、ソース・ドレインとなる拡散層下部の半導体基板濃度は極めて低くい状態に保つことができるので、ソース・ドレインとなる拡散層の接合の電界が弱められる。このため、ｐｐｍオーダーでの接合リークの抑制が可能になり、それによって、データ保持特性が極めてよくなる半導体装置が形成される。
【００２２】
さらに、ゲート電極上層にシリサイド層を形成することから、ゲート電極の抵抗が低減され、遅延の問題が回避される。それとともに、ゲート電極へのコンタクト抵抗が低減される。
【００２３】
また、半導体基板表面側に拡散層を形成し、その半導体基板に形成した溝内にゲート絶縁膜を介してゲート電極を埋め込むように形成することから、チャネルはゲート電極が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【００２４】
本発明の第２の半導体装置は、メモリ素子とロジック素子とを同一半導体基板上に形成した半導体装置において、前記メモリ素子のトランジスタは、半導体基板に形成された素子分離領域と、前記素子分離領域により分離された前記半導体基板中に形成されたウエル拡散層と、前記半導体基板および前記素子分離領域に形成されたもので前記ウエル拡散層上に前記半導体基板の一部を残した状態で形成された溝と、前記溝の底部と前記ウエル拡散層との間の前記半導体基板に形成されたチャネル拡散層と、前記溝内にゲート絶縁膜を介して埋め込まれたワード線と、前記ワード線上部の前記溝側壁側に形成した溝部と、前記溝部内を含み前記ワード線上の前記溝の側壁に形成したサイドウォール絶縁膜と、前記溝側壁の前記半導体基板表面側に形成された拡散層と、前記サイドウォール絶縁膜の底部よりも高い位置で前記ワード線上層に形成されたシリサイド層と、前記ワード線上に絶縁膜を介して前記ワード線にオーバラップする状態で前記拡散層に接続された取り出し電極とを備えたもので、前記ロジック素子のトランジスタは、前記半導体基板上に形成されたもので、ポリシリコン電極と金属系電極とが積層されたポリメタル構造のゲート電極と、前記ゲート電極の両側における前記半導体基板表面側に形成された拡散層と、前記拡散層上層に形成されたシリサイド層とを備えたものである。
【００２５】
上記第２の半導体装置では、ワード線上部の溝側壁側に溝部が形成され、この溝部を埋め込むようにワード線上の溝側壁にサイドウォール絶縁膜が形成されていることから、ワード線上にシリサイド層が形成されても、シリサイド層とゲート絶縁膜との間のサイドウォール絶縁膜がオフセットになり、シリサイド層とゲート絶縁膜との距離が十分に確保されるので、ゲート絶縁耐圧の劣化が抑制される。
【００２６】
上記第２の半導体装置では、チャネルが形成される溝下部とウエル拡散層との間の半導体基板にチャネル拡散層が形成されていることから、溝とウエル拡散層との間の領域の不純物濃度は溝周囲の半導体基板の不純物濃度よりも高くなる。また、ソース・ドレインとなる拡散層下部の半導体基板濃度は極めて低くなっていることから、ソース・ドレインとなる拡散層の接合の電界が弱められるので、ｐｐｍオーダーでの接合リークの抑制が可能になり、それによって、データ保持特性が極めてよくなる。
【００２７】
ワード線上層にシリサイド層が形成されていることから、ワード線の抵抗が低減され、遅延の問題が回避され、動作速度が向上する。それとともに、ワード線へのコンタクト抵抗が低減される。また、ロジック素子の拡散層上にシリサイド層が形成されていることから、この拡散層へのコンタクト抵抗が低減される。
【００２８】
しかも、半導体基板表面側に拡散層が形成され、その半導体基板に形成された溝内にゲート絶縁膜を介してワード線が埋め込まれていることから、チャネルはワード線が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【００２９】
また、拡散層は、その深さ方向に不純物濃度が薄くなっていることから、メモリ素子領域の拡散層下部の半導体基板濃度をセルトランジスタに要求されるほどに濃くしなくともよいので、接合の電界が緩和され、メモリ素子のセル縮小化にともない厳しくなるデータ保持特性の性能が維持される。
【００３０】
また、ゲート絶縁膜を介して半導体基板に形成された溝内に埋め込まれたワード線上に、絶縁膜を介してこのワード線にオーバラップする状態で、半導体基板表面に形成した拡散層に接続される取り出し電極が形成されていることから、ワード線上の絶縁膜を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になる。それによって、拡散層に接続される取り出し電極との耐圧が確保される。そのため、メモリ素子の拡散層上の全面がコンタクトに使用されるので、実効面積を有効に使用できる。よって、セルデザインで実現可能な最低の抵抗値が実現されるので、コンタクト抵抗の低減が図れる。
【００３１】
本発明の第２の半導体装置の製造方法は、メモリ素子とロジック素子とを同一半導体基板上に形成する半導体装置の製造方法において、前記半導体基板に素子分離領域を形成した後該半導体基板上にバッファ層を形成する工程と、前記素子分離領域によって分離されたメモリ素子領域の前記半導体基板中にウエル拡散層を形成する工程と、前記ウエル拡散層上に前記半導体基板の一部を残した状態で前記バッファ層および前記半導体基板および前記素子分離領域のワード線を形成する位置に溝を形成する工程と、前記溝の底部と前記ウエル拡散層との間の前記半導体基板にチャネル拡散層を形成する工程と、前記溝内および前記半導体基板上にゲート絶縁膜を形成する工程と、メモリ素子領域の前記溝の内壁を含む前記半導体基板上に第１導電層を形成する工程と、前記半導体基板上に前記第１導電層を介して前記溝を埋め込む第２導電層を形成する工程と、前記素子分離領域によって分離されたロジック素子領域の前記半導体基板にウエル拡散層を形成する工程と、前記半導体基板上に前記溝を埋め込むポリシリコン層と該ポリシリコン層とのエッチング選択性を有する材料からなるダミー層を順に形成する工程と、前記ポリシリコン層と前記ダミー層とを加工して、ロジック素子領域の半導体基板上に前記ゲート絶縁膜を介して、前記ポリシリコン層と前記ダミー層とでダミーゲートを形成する工程と、前記溝の内部における前記第１導電層が前記第２導電層よりも低くなるように前記溝の上部および前記半導体基板上の前記第１導電層および前記第２導電層を除去して、前記溝内部に残した前記第１導電層と前記第２導電層とでワード線を形成するとともに、前記溝側壁と前記第２導電層との間に溝部を形成する工程と、前記溝側壁上部の前記半導体基板に拡散層を形成する工程と、前記ダミーゲートの両側の半導体基板表面にロジック素子の低濃度拡散層を形成する工程と、前記ダミーゲートの側壁にサイドウォール絶縁膜を形成する工程と、前記ダミーゲートの両側の半導体基板に前記ダミーゲート側に前記低濃度拡散層を介して拡散層を形成する工程と、前記溝部の内部を埋め込むとともに前記ワード線上の前記溝側壁にサイドウォール絶縁膜を形成する工程と、前記ワード線上層および前記ロジック素子の拡散層上層にシリサイド層を形成する工程と、前記溝の上部を埋め込むとともに前記ダミーゲートを覆うように絶縁膜を形成する工程と、前記ワード線上に前記絶縁膜を介して前記ワード線にオーバラップする状態でメモリ素子領域に形成した前記拡散層に達する接続孔を形成する工程と、前記接続孔内に取り出し電極を形成する工程と、前記絶縁膜表面を平坦化するとともに前記ダミーゲートの上部を露出させ、さらに前記ダミー層を除去して前記ポリシリコン層を露出させてゲート溝を形成する工程と、前記ダミーゲートのポリシリコン層に不純物をドーピングする工程と、前記取り出し電極及び前記ポリシリコン層を活性化する熱処理を行う工程と、前記ゲート溝に金属系電極を形成する工程とを備えた半導体装置の製造方法である。
【００３２】
上記第２の半導体装置の製造方法では、ワード線上部の溝側壁側に溝部を形成し、この溝部を埋め込むようにワード線上の溝側壁にサイドウォール絶縁膜を形成することから、ワード線上にシリサイド層が形成されても、サイドウォール絶縁膜がオフセットになり、シリサイド層とゲート絶縁膜との距離が十分に確保されるので、ゲート絶縁耐圧の劣化が抑制される半導体装置となる。
【００３３】
上記第２の半導体装置の製造方法では、バッファ層を形成していることにより、その後、溝の底部における半導体基板にチャネル拡散層を形成する不純物を導入する際に、バッファ層がマスクとなって、選択的に溝の底部の半導体基板に不純物が導入され、チャネル拡散層が形成される。
【００３４】
このように、溝下部とウエル拡散層との間の半導体基板にチャネル拡散層を形成することから、溝とウエル拡散層との間の領域の不純物濃度は溝周囲の半導体基板の不純物濃度よりも高くなる。また、ソース・ドレインとなる拡散層下部の半導体基板濃度は極めて低くい状態に保つことができるので、ソース・ドレインとなる拡散層の接合の電界が弱められる。このため、ｐｐｍオーダーでの接合リークの抑制が可能になり、それによって、データ保持特性が極めてよくなる半導体装置が形成される。
【００３５】
また、ゲート絶縁膜を介して半導体基板に形成された溝内に埋め込まれたワード線上に、絶縁膜を介してこのワード線にオーバラップする状態で、半導体基板表面に形成した拡散層に接続される取り出し電極を形成することから、ワード線上の絶縁膜を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になる。それによって、拡散層に接続される取り出し電極との耐圧が確保される。そのため、メモリ素子の拡散層上の全面がコンタクトに使用されるので、実効面積を有効に使用できる。よって、セルデザインで実現可能な最低の抵抗値が実現されるので、コンタクト抵抗の低減が図れる。
【００３６】
さらに、ワード線上層にシリサイド層を形成することから、ワード線の抵抗が低減され、遅延の問題が回避される。また、ロジック素子の拡散層上にシリサイド層を形成することから、この拡散層へのコンタクト抵抗が低減される。
【００３７】
また、半導体基板表面側に拡散層を形成し、その半導体基板に形成した溝内にゲート絶縁膜を介してワード線を埋め込むように形成することから、チャネルはワード線が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【００３８】
また、メモリ素子領域の拡散層を、その深さ方向に不純物濃度が薄くなるように形成することから、メモリ素子領域の拡散層下部の半導体基板濃度をセルトランジスタに要求されるほどに濃くしなくともよいので、接合の電界が緩和され、メモリ素子のセル縮小化にともない厳しくなるデータ保持特性の性能が維持される。
【００３９】
また、ロジック素子領域に形成するダミーゲートにポリシリコン層とダミー層との積層構造を用いることによって、メモリ素子領域の拡散層の取り出し電極を形成した後にダミー層を除去し、ダミーゲートのポリシリコン層に不純物をドーピングすることが可能になる。その後、熱処理を行い、金属ゲート電極を形成することから、熱処理によるｐチャネルゲート電極におけるホウ素の突き抜けの問題が最小限に抑えられる。
【００４０】
【発明の実施の形態】
本発明の半導体装置に係る一実施の形態を、図１の概略構成断面図および図２の部分拡大図によって説明する。図１では、本発明の半導体装置をＤＲＡＭに適用した一例を示し、図２では図１のＡ部拡大概略図を示す。
【００４１】
図１および図２に示すように、半導体基板１１は、例えば１×１０^１７／ｃｍ^３程度のｐ型不純物濃度を有するシリコン基板で構成されている。上記半導体基板１１には、メモリ素子領域（以下ＤＲＡＭとして説明し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジック領域、高電圧ロジック領域等を分離する素子分離領域１２が形成されている。この素子分離領域１２は、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ　）技術によって、例えば０．１μｍ〜０．２μｍ程度の深さに形成される。さらに半導体基板１１上には、素子分離領域１２上を覆うバッファ層７１が例えば酸化シリコン膜で例えば２０ｎｍ〜４０ｎｍの厚さに形成されている。
【００４２】
上記バッファ層７１は製造上、必要なものである。すなわち、バッファ層７１は、ウエル拡散層１３を形成する際の緩衝膜の機能を有するものであり、後に説明するメモリ素子のトランジスタ（アクセストランジスタ）の基板濃度を調整するイオン注入時にＤＲＡＭの接合となる領域に対してイオン注入のストッパとして機能するものであり、さらに、溝１４に埋め込まれたワード線１８の表面にシリサイド層２１を形成する際に、ＤＲＡＭ領域の拡散層１９にシリサイド層２１が形成されるのを防止する機能を有する。
【００４３】
上記メモリ素子領域の半導体基板１１中には、ウエル拡散層１３が、例えば上面が１５０ｎｍ〜２００ｎｍよりも深い状態で、下面が素子分離領域１２の深さよりもやや深い状態に、かつ深さ方向の厚さが例えば０．８μｍ程度となるように形成されている。このウエル拡散層１３は、Ｐ形であり、例えばホウ素を導入して形成されるものであり、例えばイオン注入で形成する場合には、イオン種にホウ素を用い、ドーズ量を例えば５×１０^１２／ｃｍ^２〜７×１０^１２／ｃｍ^２程度とする。
【００４４】
さらに、必要に応じて、素子分離領域１２下方の半導体基板１１に素子分離拡散層（図示せず）が形成されていてもよい。
【００４５】
さらに、バッファ層７１を貫通し、上記素子分離領域１２および半導体基板１１には、ＤＲＡＭ領域のワード線（以下ワード線はゲート電極も含む）が形成される溝１４を形成されている。この溝１４の深さは、例えば１００ｎｍ〜１５０ｎｍ程度であり、先に形成したウエル拡散層１３とこの溝１４の底部との間に半導体基板１１が残るように形成されている。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さとが多少の差を生じてもよい。
【００４６】
また、上記溝１４底部のエッジ部分は、セルトランジスタの電界集中を避けるために、いわゆるラウンド形状に形成されていることが望ましく、また、溝１４の幅がメモリ素子のアクセストランジスタのチャネル長になるので、溝１４の側壁はできうる限り半導体基板１１表面に対して垂直に形成されることが望ましい。
【００４７】
さらに、上記溝１４の底部と上記ウエル拡散層１３との間の半導体基板１１にはチャネル拡散層１５が形成されている。ＤＲＡＭ領域のワードトランジスタの上記チャネル拡散層１５として、高濃度（例えば１．０×１０^１８／ｃｍ^３〜１．０×１０^１９／ｃｍ^３）にしなければならない領域は、半導体基板１１を掘り下げた溝１４底部の半導体基板１１（１１ａ）部分であり、溝１４の側壁や上部における半導体基板１１は極めて低濃度でよい。したがって、後述する拡散層１９下部の半導体基板１１部分は、極めて低濃度（例えば１．０×１０^１７／ｃｍ^３〜１．０×１０^１８／ｃｍ^３）で形成されている。
【００４８】
上記溝１４の内面および半導体基板１１上等には、ゲート絶縁膜１６が形成されている。上記ゲート絶縁膜１５は、最先端のロジックのトランジスタよりもやや厚めの膜厚を有し、またゲート長もやや長く形成されるため、この世代であっても、熱酸化による酸化シリコン膜の適用が可能である。したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、例えば１．５ｎｍ〜５ｎｍ程度の厚さの酸化シリコン膜で形成されている。
【００４９】
さらに各溝１４を埋め込むように上記ゲート絶縁膜１６を介して、例えばリンドープトポリシリコン膜からなるワード線（ゲート電極も含む）１８が形成されている。上記ワード線１８は、第１導電層１８１と第２導電層１８２の２層のポリシリコン層から形成されている。上記第１導電層１８１は、例えば５ｎｍ〜１０ｎｍの厚さのリンドープトポリシリコン膜からなり、上記第２導電層１８２は例えばノンドープトポリシリコン膜に不純物（例えばリン）をドーピングした膜からなる。また上記ワード線１８上部の溝１４壁面側（第１導電層１８１上部）には溝部１８３が形成されている。
【００５０】
また、上記ワード線１８のポリシリコン層上の溝１４側壁には、上記溝部１８３を埋め込むサイドウォール絶縁膜２０が例えば窒化シリコン膜で形成されている。さらに上記ワード線１８は、上層にシリサイド（例えばサリサイド）層２１で形成されている。したがって、上記シリサイド層２１はゲート絶縁膜１６に対してサイドウォール絶縁膜２０を介してワード線１８の上層に形成されている。
【００５１】
また、上記ワード線１８として機能する上記シリサイド層２１は、少なくとも後に説明する取り出し電極２４との耐圧が確保される距離として、その表面が溝１４の上部の半導体基板１１表面より少なくとも３０ｎｍ〜１００ｎｍ程度下がるように、好ましくは５０ｎｍ〜９０ｎｍ程度下がるように形成されている。この実施の形態では、例えば５０ｎｍ程度下がった状態に形成されている。そのため、後述する拡散層の取り出し電極２４との耐圧距離が確保されている。
【００５２】
さらに、上記シリサイド層２１は、例えばコバルトシリサイド（ＣｏＳｉ_２）、チタンシリサイド（ＴｉＳｉ_２）ニッケルシリサイド（ＮｉＳｉ_２）等を用いられている。上記サイドウォール絶縁膜２０はシリサイド層２１と拡散層１９との間の耐圧を確保する機能を有する。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さに多少の差を生じていても差し支えはない。
【００５３】
さらに、ＤＲＡＭ領域の半導体基板１１には、ソース・ドレインとなる拡散層１９が形成されている。この拡散層１９には、Ｎ形の不純物としてリンが用いられ、濃度が１×１０^１７／ｃｍ^３〜１×１０^１８／ｃｍ^３となっている。そのため、この領域の半導体基板１１は１×１０^１６／ｃｍ^３〜×１０^１７／ｃｍ^３程度の非常に薄い濃度に設定されている。
【００５４】
よって、このＮ−Ｐ接合は超グレーディッド接合（非常に緩やかな濃度勾配の接合）となる。このような状態の接合では、逆バイアス時の電界を緩和し、メガビット級のＤＲＡＭでわずかｐｐｍオーダーの不良ビットに起きる通常よりも２桁程度も悪い接合リークの電流抑制に劇的に寄与する。この不良ビットのデータ保持特性がＤＲＡＭのチップ性能を支配しており、今後のＤＲＡＭでデータ保持特性を維持する重要な技術となっている。
【００５５】
例えば、基板濃度が５×１０^１６／ｃｍ^３程度であるならば、８５℃で５００ｍｓ以上のデータ保持特性が基体でき、これは実に４世代〜５世代も前のデータのデータ保持特性に匹敵する性能を発揮すると予想される。また、ＤＲＡＭ領域のアクセストランジスタは、半導体基板１１をいわゆるラウンドする形でチャネルが形成されることから、実効的なチャネル長を長く確保することもでき、バックバイアスを印加して使う、短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性の安定化を図ることもできる。
【００５６】
上記半導体基板１１上の全面には、第１の絶縁膜（絶縁膜）２２が形成されている。この第１の絶縁膜２２は、表面が平坦化されている。さらに、全面にキャップ絶縁膜８０が例えば窒化シリコン膜で形成されている。このキャップ絶縁膜８０はサリサイド形成部の接合リークを抑制するのに効果的であるが、不要であれば形成する必要はない。
【００５７】
さらに、全面に第１の絶縁膜（絶縁膜）２２が形成されている。この第１の絶縁膜２２には、キャップ絶縁膜８０、バッファ層７１等を貫通してＤＲＡＭ領域の拡散層１９に達する接続孔２３が形成されている。この接続孔２３は、拡散層１９の表面全面で取り出し電極をコンタクトさせることが可能なように、接続孔２３の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。
【００５８】
また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、接続孔２３内に形成されるワード線の取り出し電極２４の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔２３が完全にワード線（ゲート電極）１８にオーバラップする形となっている。上記接続孔２３内には、例えばリンドープトポリシリコンで形成される取り出し電極２４が形成されている。
【００５９】
また、取り出し電極２４上面が第２の絶縁膜２２表面と同一面になるように、上記第２の絶縁膜２２の表面は平坦化されている。さらに、第２の絶縁膜２２上には、取り出し電極２４を覆うエッチングストップ層２５が形成されている。
【００６０】
上記エッチングストップ層２５、上記第１の絶縁膜２２およびキャップ絶縁膜８０には、ＤＲＡＭ領域のワード線１８上のシリサイド層２１に達する接続孔２６が形成されている。上記接続孔２６内には取り出し電極２７が形成されている。上記取り出し電極２７は、窒化チタン膜からなる密着層８５を介して接続孔２６内を埋め込むように形成されたタングステン膜８６からなる。
【００６１】
上記エッチングストップ層２５上には、上記取り出し電極２７を覆う第２の絶縁膜３１が形成されている。この第２の絶縁膜３１は例えば酸化シリコン膜を５０ｎｍ〜１５０ｎｍの厚さに堆積して形成されている。
【００６２】
上記第２の絶縁膜３１、エッチングストップ層２５には、取り出し電極２４に接続するビットコンタクトホール３２が形成されている。また第２の絶縁膜３１上にはビット線３４が形成されていて、その一部は上記ビットコンタクトホール３２を通じて取り出し電極２４に接続されている。また、第２の絶縁膜３１上にはローカル配線３５が形成されている。上記ビット線３４およびローカル配線３５は、例えばタングステン膜３７により形成され、その下部に密着層３６が形成され、その上部にキャップ層３８が形成されている。
【００６３】
上記第２の絶縁膜２２上には、上記ビット線３４およびローカル配線３５を覆うエッチングストッパ層４１および第３の絶縁膜４２が形成されている。このエッチングストッパ層４１は、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜された窒化シリコン膜で、例えば３０ｎｍ〜５０ｎｍの厚さに形成されている。
【００６４】
上記第３の絶縁膜４２から上記エッチングストッパ層２５にかけて、記憶ノードコンタクトの取り出し電極２４、２４に達する記憶ノードコンタクトを形成する接続孔４３が形成されている。この接続孔４３内においては上記エッチングストッパ層４１がビット線と記憶ノードコンタクトとの耐圧が確保される膜厚のサイドウォールとしてビット線３４の側壁に残る。さらに上記接続孔４３内には取り出し電極２４に接続する記憶ノードコンタクト４４が形成されている。この記憶ノードコンタクト４４は、例えばタングステン、チタン、窒化チタン、タンタル、窒化タンタル、酸化ルテニウム等の材料で形成されている。なお、上記第３の絶縁膜４２表面は、例えば、記憶ノードコンタクト４４上面とともに平坦化されている。
【００６５】
上記第３の絶縁膜４２上には第４の絶縁膜４５が形成されている。この第４の絶縁膜４５には、キャパシタが形成される凹部４６が、その底部に上記記憶ノードコンタクト４４上面が露出するように形成されている。その凹部４６内には、熱処理が不要なＭＩＭ（Ｍｅｔａｌ／ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造のキャパシタ９１が形成されている。ＭＩＭ構造のキャパシタ９１は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極９２、９４にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、電極９２、９４間に形成される誘電体膜９３にはＢＳＴ（ＢａＴｉＯ_３とＳｒＴｉＯ_３との混晶）系の膜が採用されている。
【００６６】
上記第４の絶縁膜４５上には、上記ＭＩＭ構造のキャパシタ９１を覆う第５の絶縁膜４７が形成されている。この第５の絶縁膜４７表面は平坦化されている。上記第５の絶縁膜４７ないし第１の絶縁膜２２には、キャパシタ取り出し電極、ワード線取り出し電極、ローカル配線取り出し電極等を形成するための接続孔１１１、１１２、１１３等が形成されている。
【００６７】
各接続孔１１１、１１２、１１３等には、キャパシタ取り出し電極１２１、ワード線取り出し電極１２２、ローカル配線取り出し電極１２３等が形成されている。
【００６８】
さらに、第５の絶縁膜４７上には第６の絶縁膜４８が形成されている。この第６の絶縁膜４８には、各電極１２１、１２２、１２３に達する配線溝１３１、１３２、１３３が形成され、各配線溝１３１〜１３３には第１の配線１４１〜１４３が形成されている。この第１の配線１４１〜１４３は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線が形成されている。なお、上記電極１２１〜１２３および上記配線１４１〜１４３には、電極、配線、絶縁膜の材質によって、通常知られている密着層、バリア層が形成されている。
【００６９】
上記第１の半導体装置では、溝１４内に形成されるワード線１８の上部で溝１４の側壁側に溝部１８３を形成し、その溝部１８３を埋め込むようにワード線（ゲート電極を含む）１８上の溝１４の側壁にサイドウォール絶縁膜２０を形成したことから、このサイドウォール絶縁膜２０の溝部１８３に形成された部分によってワード線１８上面のシリサイド層２１とゲート絶縁膜１６との物理的距離が十分に確保される。このため、ゲート絶縁膜１６の耐圧劣化を防止することができる。
【００７０】
チャネルが形成される溝１４下部とウエル拡散層１３との間の半導体基板１１にチャネル拡散層１５が形成されていることから、溝１４とウエル拡散層１３との間の領域の不純物濃度は溝１４周囲の半導体基板１１の不純物濃度よりも高くなる。また、ソース・ドレインとなる拡散層１９下部の半導体基板１１濃度は極めて低くなっていることから、拡散層１９の接合の電界が弱められるので、ｐｐｍオーダーでの接合リークの抑制が可能になり、それによって、データ保持特性が極めてよくなる。
【００７１】
ワード線１８上層にシリサイド層２１が形成されていることから、ワード線１８の抵抗が低減され、遅延の問題が回避されて、動作速度が向上する。それとともに、ワード線１８へのコンタクト抵抗が低減される。
【００７２】
しかも、半導体基板１１表面側に拡散層が形成され、その半導体基板に形成された溝内にゲート絶縁膜を介してワード線が埋め込まれていることから、チャネルはワード線が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【００７３】
また、拡散層１９は、その深さ方向に不純物濃度が薄くなっていることから、メモリ素子領域の拡散層１９下部の半導体基板１１濃度をセルトランジスタに要求されるほどに濃くしなくともよいので、接合の電界が緩和され、メモリ素子のセル縮小化にともない厳しくなるデータ保持特性の性能が維持される。
【００７４】
また、ゲート絶縁膜１６を介して半導体基板１１に形成された溝１４内に埋め込まれたワード線１８上に、第１の絶縁膜２２を介してこのワード線１８にオーバラップする状態で、半導体基板１１表面に形成した拡散層１９に接続される取り出し電極２４が形成されていることから、ワード線１８上の第１の絶縁膜２２を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になる。それによって、拡散層１９に接続される取り出し電極との耐圧が確保される。そのため、メモリ素子の拡散層１９上の全面がコンタクトに使用されるので、実効面積を有効に使用できる。よって、セルデザインで実現可能な最低の抵抗値が実現されるので、コンタクト抵抗の低減が図れる。
【００７５】
本発明の第１の半導体装置の製造方法に係る実施の形態の一例を、図３〜図２３の概略構成断面図、部分拡大概略図によって説明する。図３〜図２３では、メモリ素子とロジック素子とを同一半導体基板に形成する製造方法を示し、前記図１によって説明したのと同様なる構成部品には同一符号を付与する。
【００７６】
図３の（１）に示すように、半導体基板１１として、例えば１×１０^１７／ｃｍ^３程度のｐ型不純物濃度を有するシリコン基板を用意する。例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ　）技術によって、上記半導体基板１１に、メモリ素子領域（以下ＤＲＡＭとして説明し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジック領域、高電圧ロジック領域等を分離する素子分離領域１２を形成する。この素子分離領域１２は例えば０．１μｍ〜０．２μｍ程度の深さに形成される。次いで、化学的気相成長（以下ＣＶＤという、ＣＶＤはＣｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　の略）によって素子分離領域１２上を覆うように上記半導体基板１１上に例えば酸化シリコン膜からなるバッファ層７１を例えば２０ｎｍ〜４０ｎｍの厚さに形成する。
【００７７】
さらに半導体基板１１上にレジスト膜２０１を形成した後、リソグラフィー技術に用いてＤＲＡＭ領域のメモリセル形成領域上に開口部２０２を形成する。
【００７８】
次いで上記レジスト膜２０１をマスクに用いたイオン注入により、上記メモリ素子領域の半導体基板１１中に例えばホウ素を導入してウエル拡散層１３を形成する。このイオン注入条件としては、イオン種にホウ素を用い、ドーズ量を例えば５×１０^１２／ｃｍ^２〜７×１０^１２／ｃｍ^２程度とし、後に形成される溝の深さよりも深くなるように、例えば１５０ｎｍ〜２００ｎｍよりも深く、素子分離領域１２の深さよりもやや深い状態に形成される。また、ウエル拡散層１３は深さ方向の厚さを例えば０．８μｍ程度とする。
【００７９】
さらに、必要に応じて、素子分離領域１２下方の半導体基板１１に素子分離拡散層（図示せず）を形成してもよい。
【００８０】
上記バッファ層７１は、上記ウエル拡散層１３を形成する際の緩衝膜の機能を有するものである。また、後に行うメモリ素子のトランジスタ（アクセストランジスタ）の基板濃度を調整するイオン注入時にＤＲＡＭの接合となる領域に対してイオン注入のストッパとして機能する。さらに、溝に埋め込まれたワード線の表面にサリサイドを形成する際に、ＤＲＡＭ領域の拡散層にサリサイドが形成されるのを防止する機能を有する。その後、上記レジスト膜２０１を除去する。
【００８１】
次いで、図４の（２）に示すように、半導体基板１１上にレジスト膜２０３を形成した後、リソグラフィー技術によりＤＲＡＭ領域のワード線（ゲート電極）となる領域上のレジスト膜２０３に開口部２０４を形成する。
【００８２】
次いで、図５の（３）に示すように、上記レジスト膜２０３をエッチングマスクに用いて、バッファ層７１、素子分離領域１２および半導体基板１１をエッチング（例えば連続的にエッチング）して素子分離領域１２（フィールド）および半導体基板１１に、ＤＲＡＭ領域のワード線（ゲート電極も含む）が形成される溝１４を形成する。この溝１４の深さは、例えば１００ｎｍ〜１５０ｎｍ程度であり、先に形成したウエル拡散層１３とこの溝１４の底部との間に半導体基板１１が残るようにする。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さとが多少の差を生じてもよい。
【００８３】
また、上記溝１４はＤＲＡＭ領域のみに形成されることから、溝１４底部のエッジ部分は、セルトランジスタの電界集中を避けるために、いわゆるラウンド形状に形成することが望ましく、また、溝１４の幅がメモリ素子のアクセストランジスタのチャネル長になるので、溝１４の側壁はできうる限り半導体基板１１表面に対して垂直に形成されることが望ましい。なお、ＤＲＡＭ領域に形成されているバッファ層７１は素子分離領域１２をエッチングする際に同時にエッチングされる。その後、上記レジスト膜２０３を通常の除去技術によって除去する。
【００８４】
なお、この世代で想定している電圧としては、標準ロジック領域は０．５Ｖ〜１．２Ｖ、高電圧ロジック領域は１．５Ｖ〜２．５Ｖ、ＤＲＡＭセルのワード線昇圧は１．５Ｖ〜２．５Ｖである。
【００８５】
次いで図６の（４）に示すように、例えば熱酸化法によって上記半導体基板１１の露出している全面に犠牲酸化膜（図示せず）を例えば１０ｎｍ〜２０ｎｍの厚さに形成する。
【００８６】
次いで、ＤＲＡＭ領域のアクセストランジスタのチャネルドーピングを行って、上記溝１４の底部と上記ウエル拡散層１３との間にチャネル拡散層１５を形成する。
【００８７】
ＤＲＡＭ領域のワードトランジスタの上記チャネル拡散層１５として、高濃度（例えば１．０×１０^１８／ｃｍ^３〜１．０×１０^１９／ｃｍ^３）にしなければならない領域は、半導体基板１１を掘り下げた溝１４底部の半導体基板１１（１１ａ）部分であり、溝１４の側壁や上部における半導体基板１１には基板濃度としてのイオン注入をほとんど行う必要はない。また、上記イオン注入では、半導体基板１１表面やロジック素子領域には、最初に設けたバッファ層７１がイオン注入のマスクとなるため、新たなマスクを用いないで溝１４の底部のみにチャネル拡散層１５を形成することが可能になる。したがって、後述する拡散層１９（図３５参照）下部の半導体基板１１部分は、極めて低濃度（例えば１．０×１０^１７／ｃｍ^３〜１．０×１０^１８／ｃｍ^３）での形成が可能になる。
【００８８】
その後、例えばウエットエッチングによって上記犠牲酸化膜（図示せず）を除去する。その後、ＤＲＡＭ領域の上記溝１４の内面および半導体基板１１上等にゲート絶縁膜１６を通常のゲート酸化膜の形成方法により形成する。
【００８９】
図７の（５）および図８に示すように、ＤＲＡＭ領域の各溝１４の内壁を被覆するように上記ゲート絶縁膜１６表面に第１導電層１８１を例えば５ｎｍ〜１０ｎｍの厚さにリンドープトポリシリコンを堆積して形成する。次いでＤＲＡＭ領域の各溝１４を埋め込むように上記第１導電層１８１表面に第２導電層１８２を５０ｎｍ〜１５０ｎｍの厚さにノンドープトポリシリコンを堆積して形成する。この膜厚は溝１４を埋め込むのに十分な厚さであればよく、その膜厚は特に溝状のワード線を形成するためのみに最適化した膜厚に設定される。
【００９０】
図９の（６）および図１０に示すように、溝１４の内部に第１導電層１８１、第２導電層１８２が残るよう第１導電層１８１、第２導電層１８２をエッチバックする。このエッチングでは、第１導電層１８１のほうが第２導電層１８２よりもエッチングレートが速くなるエッチング条件を用いる。言い換えれば、第１導電層１８１のほうが第２導電層１８２よりもエッチングレートが速くなる導電膜で形成する。その結果、エッチング速度が速い第１導電層１８１がより多くエッチングされ、第１導電層１８１上の第２導電層１８２と密着４の側壁との間に溝部１８３が形成される。同時に溝１４の内部には第１導電層１８１、第２導電層１８２からなるワード線（一部ゲート電極として機能する）１８が形成される。その際、ワード線１８の表面が半導体基板１１表面より３０ｎｍ〜１００ｎｍ程度下がるように上記第１導電層１８１、第２導電層１８２のエッチバックを行うことで、後に形成される拡散層の取り出し電極との耐圧距離が確保される。このエッチバックでは、ゲート絶縁膜１６がエッチングストップ層として機能する。
【００９１】
さらに、ＤＲＡＭ領域の半導体基板１１にソース・ドレインを形成するためのイオン注入を行い、拡散層１９を形成する。このイオン注入条件としては、一例として、イオン注入する不純物にリンを用い、濃度が１×１０^１７／ｃｍ^３〜１×１０^１８／ｃｍ^３となるように、ドーズ量、注入エネルギーを設定する。バッファ層７１を貫通する注入エネルギーであれば十分なため、注入エネルギーを例えば２０ｋｅＶ〜５０ｋｅＶに設定し、ドーズ量を１×１０^１８／ｃｍ^２〜３×１０^１８／ｃｍ^２に設定する。この条件でイオン注入を行えば、ＤＲＡＭ領域の上記拡散層１９下層の半導体基板１１にはほとんどイオン注入されない。そのため、この領域の半導体基板１１は１×１０^１６／ｃｍ^３〜×１０^１７／ｃｍ^３程度の非常に薄い濃度に設定することが可能となる。上記リンイオン注入により第２導電層１８２にもリンがドーピングされ、その後の熱処理によって、第１導電層１８１と第２導電層１８２は同等の不純物濃度になる。この第１導電層１８１および第２導電層１８２は、ＤＲＡＭ領域のワード線のみに使用され、Ｐチャネルのトランジスタには使用されないため、Ｎ^＋ゲート材料（例えばリン）をドーピング物質として用いることができる。
【００９２】
よって、このＮ−Ｐ接合は超グレーディッド接合（非常に緩やかな濃度勾配の接合）となる。このような状態の接合では、逆バイアス時の電界を緩和し、メガビット級のＤＲＡＭでわずかｐｐｍオーダーの不良ビットに起きる通常よりも２桁程度も悪い接合リークの電流抑制に劇的に寄与する。この不良ビットのデータ保持特性がＤＲＡＭのチップ性能を支配しており、今後のＤＲＡＭでデータ保持特性を維持する重要な技術となっている。
【００９３】
例えば、基板濃度が５×１０^１６／ｃｍ^３程度であるならば、８５℃で５００ｍｓ以上のデータ保持特性が基体でき、これは実に４世代〜５世代も前のデータのデータ保持特性に匹敵する性能を発揮すると予想される。また、ＤＲＡＭ領域のアクセストランジスタは、半導体基板１１をいわゆるラウンドする形でチャネルが形成されることから、実効的なチャネル長を長く確保することもでき、バックバイアスを印加して使う、短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性の安定化を図ることもできる。
【００９４】
上記イオン注入では、後のＤＲＡＭ領域のゲート形成に係る熱処理による拡散を考慮して、やや浅めにイオン注入を行うが、ＤＲＡＭのゲートが基板埋め込み型であるため、ＤＲＡＭ領域のチャネルは埋め込みゲートを形成する溝１４の底部に形成されるので、何ら問題はない。また、後の熱処理によって活性化されるため、特にこの段階で熱処理を行う必要もない。
【００９５】
次いで、図１１の（７）に示すように、ＤＲＡＭ領域のゲートを保護する保護膜７８を例えば薄い窒化シリコン膜（例えば厚さが１０ｎｍ〜５０ｎｍ）で形成する。この保護膜７８は、上記溝部１８３内を埋め込むように形成され、後にＤＲＡＭ領域のワード線１８上の側壁にサイドウォール状に形成され、サリサイド形成時に、ワード線１８側壁の耐圧確保に寄与する。
【００９６】
次いで、図１２の（８）および図１３に示すように、ＤＲＡＭ領域の保護膜７８を例えば反応性イオンエッチング（ＲＩＥ）によりエッチングしてＤＲＡＭ領域のワード線１８を露出させる。この結果、溝部１８３を埋め込むようにワード線１８上の溝１４の側壁に保護膜７８からなるサイドウォール絶縁膜２０が形成される。このサイドウォール絶縁膜２０は側壁保護の機能を有する。なお、上記反応性イオンエッチングでは、ＤＲＡＭ領域の拡散層１９が露出しないようにすること、すなわち、拡散層１９上にバッファ層７１を残すようにすることが重要である。
【００９７】
さらに、図１４の（９）に示すように、通常のシリサイド化技術を用いて、上記ＤＲＡＭ領域のワード線１８上にシリサイド層２１を選択的に形成する。このようにして、低抵抗を実現する必要が有るＤＲＡＭ領域のワード線１８上に選択的にシリサイド層２１が形成される。このシリサイド層としては、例えばコバルトシリサイド（ＣｏＳｉ_２）、チタンシリサイド（ＴｉＳｉ_２）ニッケルシリサイド（ＮｉＳｉ_２）等を用いることができる。
【００９８】
その後、全面にキャップ絶縁膜８０を例えば窒化シリコン膜で形成する。このキャップ絶縁膜８０はサリサイド形成部の接合リークを抑制するのに効果的であるが、不要であれば形成する必要はない。なお、先に記述したように、周辺回路部のトランジスタのゲート電極上にもシリサイド層を形成してサリサイド構造として、ゲート電極の低抵抗化を図っても差し支えはない。
【００９９】
次いで、図１５の（１０）に示すように、全面に第１の絶縁膜（絶縁膜）２２を形成した後、ＣＭＰによって、第１絶縁膜２２表面を平坦化する。上記第１の絶縁膜２２表面を平坦化する方法は、平坦化を実現することができる方法であればＣＭＰに限定されることはなく、例えばエッチバック法等を用いることも可能である。その後、上記第１の絶縁膜２２上にレジスト膜２１５を形成した後、リソグラフィー技術によって、上記レジスト膜２１５にＤＲＡＭ領域の拡散層取り出しコンタクト用の接続孔パターン２１６を形成する。
【０１００】
次いで、上記レジスト膜２１５をエッチングマスクに用いてエッチングを行い、図１６の（１１）に示すように、第１の絶縁膜２２を貫通してＤＲＡＭ領域の拡散層１９に達する接続孔２３を形成する。このとき、ＤＲＡＭ領域のワード線（ゲート電極）１８はコンタクトを取るべき拡散層１９よりも半導体基板１１表面下に配置されているので、セルフアラインコンタクト等の特別な技術を用いる必要はない。またＤＲＡＭの拡散層１９全面が取り出し電極とコンタクトできるように、接続孔２３の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。
【０１０１】
また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、後の工程で接続孔２３内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔２３が完全にワード線（ゲート電極）１８にオーバラップする形となっている。
【０１０２】
次いで、上記接続孔２３内を埋め込むように、第１の絶縁膜２２上に、取り出し電極形成膜８１を形成する。この取り出し電極形成膜８１は、例えばリンドープトポリシリコンで形成される。この拡散層取り出しのための取り出し電極形成膜８１は、従来通り、ＤＲＡＭ領域に接合リークの低減を考慮してリンドープトポリシリコンが選択されることが望ましい。なお、この段階では活性化のための熱処理は不要である。
【０１０３】
その後、図１７の（１２）に示すように、例えばＣＭＰによって、第１の絶縁膜２２上の余剰な取り出し電極形成膜８１（リンドープトポリシリコン）を除去して、接続孔２３内に拡散層１９に接続する取り出し電極形成膜８１からなる取り出し電極２４を形成するとともに、第１の絶縁膜２２を研磨してその表面を平坦化させる。
【０１０４】
その後、熱処理を行う。この熱処理によって、ＤＲＡＭ領域のポリシリコンからなる取り出し電極２４の活性化を行う。この熱処理では、９００℃、１０秒程度のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ　）で十分ではあるが、通常の炉を用いた熱アニールを行っても差し支えは無い。なお、これ以降の工程では、高温の熱工程は行われないので、例えば、ＤＲＡＭと同時にロジック素子を形成する場合には、ロジック素子のゲート電極からホウ素が拡散する、いわゆる「突き抜け」は最小限に抑えられる。
【０１０５】
次いで、図１８の（１３）に示すように、第１の絶縁膜２２上に、ＤＲＡＭ領域の取り出し電極２４を覆うエッチングストップ層２５を例えば酸化シリコン膜で全面に形成する。
【０１０６】
その後、図１９の（１４）に示すように、エッチングストップ層２５上にレジスト膜（図示せず）を形成した後、リソグラフィー技術によって、上記レジスト膜にＤＲＡＭ領域のワード線取り出しコンタクト用の接続孔パターン（図示せず）を形成する。続いて、上記レジスト膜をエッチングマスクに用いて、上記エッチングストップ層２５、上記第１の絶縁膜２２およびキャップ絶縁膜８０を貫通してＤＲＡＭ領域のワード線１８上のシリサイド層２１に達する接続孔２６を形成する。
【０１０７】
その後、上記レジスト膜を除去する。次に、通常のタングステンプラグの形成技術により上記接続孔２６に内面に窒化チタン膜からなる密着層８５を形成した後、接続孔２６内を埋め込むようにタングステン膜８６を形成する。その後ＣＭＰにより上記エッチングストップ層２５上の上記タングステン膜８６および密着層８５の余剰な部分を除去し、上記接続孔２６の内部に取り出し電極２７を形成する。
【０１０８】
次いで、上記取り出し電極２７を覆うように上記エッチングストップ層２５上の全面に第２の絶縁膜３１を例えば酸化シリコン膜を５０ｎｍ〜１５０ｎｍの厚さに堆積して形成する。
【０１０９】
その後、第２の絶縁膜３１上にレジスト膜（図示せず）を形成した後、リソグラフィー技術により上記レジスト膜にビットコンタクトを形成する位置に開口部（図示せず）を形成する。そのレジスト膜をマスクに用いたエッチングにより、図２０の（１５）に示すように、上記エッチングストッパ層２５および第２の絶縁膜３１に所定の取り出し電極２４に達するビットコンタクトホール３２を形成する。
【０１１０】
次いで、ビット線３４、ローカル配線３５を形成するための配線金属層を形成する。この配線金属層は、まず上記ビットコンタクトホール３２の内面および第２の絶縁膜３１上に、例えばチタン膜と窒化チタン膜を積層してなる密着層３６を形成する。さらにビットコンタクトホール３２を埋め込むようにして、上記密着層３６上に金属配線の主材料となるタングステン膜３７を成膜する。さらにタングステン膜３７上にキャップ層３８を例えば窒化シリコン膜で形成する。
【０１１１】
その後、通常のリソグラフィー技術とエッチング技術とによって上記キャップ層３８、タングステン膜３７、密着層３６をパターニングしてビットコンタクトホール３２を通じてビットコンタクトの取り出し電極２４に接続されるビット線３４が形成されるとともに、ローカル配線３５が形成される。したがって、ビット線３４上およびローカル配線３５上にはキャップ層３８が形成される。
【０１１２】
その後、上記第２の絶縁膜３１上に、ビット線３４を覆うエッチングストッパ層４１をＡＬＤ窒化シリコン膜で、例えば３０ｎｍ〜５０ｎｍの厚さに形成する。
【０１１３】
次に、図２１の（１６）に示すように、上記エッチングストッパ層４１上に第３の絶縁膜４２を形成する。そして、第３の絶縁膜４２表面を例えばＣＭＰを用いて平坦化する。次に、上記第３の絶縁膜４２上にレジスト膜２１９を形成した後、リソグラフィー技術により記憶ノードコンタクトを開口するための開口パターン２２０を形成する。この開口パターン２２０は、実際の記憶ノードコンタクトが形成される接続孔の口径よりも大きく形成することができる。
【０１１４】
次いで、上記レジスト膜２１９をエッチングマスクに用いて、図２２の（１７）に示すように、上記第３の絶縁膜４２からエッチングストップ層２５までをエッチングして、記憶ノードコンタクトの取り出し電極２４、２４に達する記憶ノードコンタクトを形成する接続孔４３を形成する。このエッチングでは、上記レジスト膜２１９〔前記図２１の（１６）参照〕の他にキャップ層３８およびエッチングストッパ層４１がエッチングマスクとなっている。なお、上記エッチングストッパ層４１は、その一部がエッチングされるが、ビット線と記憶ノードコンタクトとの耐圧が確保される膜厚のサイドウォールとしてビット線３４の側壁に残る。その後上記レジスト膜２１９〔図２１の（１６）参照〕を除去する。
【０１１５】
次に、図２３の（１８）に示すように、上記接続孔４３内に取り出し電極２４に接続する記憶ノードコンタクト４４を形成する。この記憶ノードコンタクト４４は、例えば上記接続孔４３を埋め込むように上記第３の絶縁膜４２上にタングステン、チタン、窒化チタン、タンタル、窒化タンタル、酸化ルテニウム等を堆積して材料層を形成した後、第３の絶縁膜４２上の余剰な上記材料層を例えばＣＭＰによって除去することによって、接続孔４３内に残した上記材料層で形成される。
【０１１６】
次に、第３の絶縁膜４２上に上記記憶ノードコンタクト４４等を覆う第４の絶縁膜４５を形成する。次いで、第４の絶縁膜４５にキャパシタが形成される凹部４６を、その底部に上記記憶ノードコンタクト４４上面が露出するように形成する。
【０１１７】
その後、凹部４６内に、熱処理が不要なＭＩＭ（Ｍｅｔａｌ／ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造のキャパシタ９１を形成する。ＭＩＭ構造のキャパシタ９１は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極９２、９４には、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、誘電体膜９３にはＢＳＴ（ＢａＴｉＯ_３とＳｒＴｉＯ_３との混晶）系の膜が採用される。
【０１１８】
次いで、上記第４の絶縁膜４５上に、上記ＭＩＭ構造のキャパシタ９１を覆う第５の絶縁膜４７を形成する。その後、ＣＭＰによって上記第５の絶縁膜４７表面を平坦化する。次いで、第５の絶縁膜４７ないし第２の絶縁膜３１に、キャパシタ取り出し電極、ワード線取り出し電極等を形成するための接続孔１１１、１１２、１１３等を形成する。
【０１１９】
さらに、接続孔１１１、１１２、１１３等に、キャパシタ取り出し電極１２１、ワード線取り出し電極１２２、ローカル配線取り出し電極１２３等を形成する。さらに、第５の絶縁膜４７上に第６の絶縁膜４８を形成する。次いで、この第６の絶縁膜４８に各電極１２１、１２２、１２３等に達する各配線溝１３１、１３２、１３３を形成し、配線溝１３１、１３２、１３３に配線１４１、１４２、１４３を形成する。この配線１４１、１４２、１４３は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。なお、上記電極１２１、１２２、１２３および上記配線１４１、１４２、１４３には、電極、配線、絶縁膜の材質によって、通常知られている密着層、バリア層が形成される。
【０１２０】
上記第１の半導体装置の製造方法では、ワード線（ゲート電極）１８上部の溝１４側壁側に溝部１８３を形成し、この溝部１８３を埋め込むようにワード線（ゲート電極）１８上の溝１４側壁にサイドウォール絶縁膜２０を形成することから、ワード線（ゲート電極）１８上にシリサイド層２１が形成されても。シリサイド層２１とゲート絶縁膜１６との距離はサイドウォール絶縁膜２０の溝部１８３に形成された部分によって十分に確保されるので、ゲート絶縁耐圧の劣化が抑制される半導体装置となる。
【０１２１】
上記第１の半導体装置の製造方法では、バッファ層７１を形成していることにより、その後、溝１４の底部における半導体基板１１にチャネル拡散層１５を形成する不純物を導入する際に、バッファ層７１がマスクとなって、選択的に溝１４の底部の半導体基板１１に不純物が導入され、チャネル拡散層１５が形成される。
【０１２２】
このように、溝１４下部とウエル拡散層１３との間の半導体基板１１にチャネル拡散層１５を形成することから、溝１４とウエル拡散層１３との間の領域の不純物濃度は溝１４周囲の半導体基板１１の不純物濃度よりも高くなる。また、ソース・ドレインとなる拡散層１９下部の半導体基板１１濃度は極めて低くい状態に保つことができるので、拡散層１９の接合の電界が弱められる。このため、ｐｐｍオーダーでの接合リークの抑制が可能になり、それによって、データ保持特性が極めてよくなる半導体装置が形成される。
【０１２３】
また、ゲート絶縁膜１６を介して半導体基板１１に形成された溝１４内に埋め込まれたワード線１８上に、第２の絶縁膜２２を介してこのワード線１８にオーバラップする状態で、半導体基板１１表面に形成した拡散層１９に接続される取り出し電極２４を形成することから、ワード線１８上の第２の絶縁膜２２を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になる。それによって、拡散層１９に接続される取り出し電極２４との耐圧が確保される。そのため、メモリ素子の拡散層１９上の全面がコンタクトに使用されるので、実効面積を有効に使用できる。よって、セルデザインで実現可能な最低の抵抗値が実現されるので、コンタクト抵抗の低減が図れる。
【０１２４】
さらに、ワード線１８上層にシリサイド層２１を形成することから、ワード線１８の抵抗が低減され、遅延の問題が回避される。それとともに、ワード線１８へのコンタクト抵抗が低減される。
【０１２５】
また、半導体基板１１表面側に拡散層１９を形成し、その半導体基板１１に形成した溝１４内にゲート絶縁膜１６を介してワード線１８を埋め込むように形成することから、チャネルはワード線１８が形成されている溝１４底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【０１２６】
また、メモリ素子領域の拡散層１９を、その深さ方向に不純物濃度が薄くなるように形成することから、メモリ素子領域の拡散層１９下部の半導体基板１１濃度をセルトランジスタに要求されるほどに濃くしなくともよいので、接合の電界が緩和され、メモリ素子のセル縮小化にともない厳しくなるデータ保持特性の性能が維持される。
【０１２７】
本発明の第２の半導体装置に係る一実施の形態を、図２４の概略構成断面図および図２５のＥ部拡大図によって説明する。
【０１２８】
図２４および図２５に示すように、半導体基板１１は、例えば１×１０^１７／ｃｍ^３程度のｐ型不純物濃度を有するシリコン基板で構成されている。上記半導体基板１１には、メモリ素子領域（以下ＤＲＡＭとして説明し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジック領域、高電圧ロジック領域等を分離する素子分離領域１２が形成されている。この素子分離領域１２は、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ　）技術によって、例えば０．１μｍ〜０．２μｍ程度の深さに形成される。さらに半導体基板１１上には、素子分離領域１２上を覆うバッファ層７１が例えば酸化シリコン膜で例えば２０ｎｍ〜４０ｎｍの厚さに形成されている。
【０１２９】
上記バッファ層７１は製造上、必要なものである。すなわち、バッファ層７１は、ウエル拡散層１３を形成する際の緩衝膜の機能を有するものであり、後に説明するメモリ素子のトランジスタ（アクセストランジスタ）の基板濃度を調整するイオン注入時にＤＲＡＭの接合となる領域に対してイオン注入のストッパとして機能するものであり、さらに、溝１４に埋め込まれたワード線１８の表面にシリサイド層２７を形成する際に、ＤＲＡＭ領域の拡散層１９にシリサイド層２７が形成されるのを防止する機能を有する。
【０１３０】
上記メモリ素子領域の半導体基板１１中には、ウエル拡散層１３が、例えば上面が１５０ｎｍ〜２００ｎｍよりも深い状態で、下面が素子分離領域１２の深さよりもやや深い状態に、かつ深さ方向の厚さが例えば０．８μｍ程度となるように形成されている。このウエル拡散層１３は、Ｐ形であり、例えばホウ素を導入して形成されるものであり、例えばイオン注入で形成する場合には、イオン種にホウ素を用い、ドーズ量を例えば５×１０^１２／ｃｍ^２〜７×１０^１２／ｃｍ^２程度とする。
【０１３１】
さらに、必要に応じて、素子分離領域１２下方の半導体基板１１に素子分離拡散層（図示せず）が形成されていてもよい。
【０１３２】
さらに、バッファ層７１を貫通し、上記素子分離領域１２および半導体基板１１には、ＤＲＡＭ領域のワード線（ゲート電極も含む）が形成される溝１４を形成されている。この溝１４の深さは、例えば１００ｎｍ〜１５０ｎｍ程度であり、先に形成したウエル拡散層１３とこの溝１４の底部との間に半導体基板１１が残るように形成されている。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さとが多少の差を生じてもよい。
【０１３３】
また、上記溝１４底部のエッジ部分は、セルトランジスタの電界集中を避けるために、いわゆるラウンド形状に形成されていることが望ましく、また、溝１４の幅がメモリ素子のアクセストランジスタのチャネル長になるので、溝１４の側壁はできうる限り半導体基板１１表面に対して垂直に形成されることが望ましい。
【０１３４】
さらに、上記溝１４の底部と上記ウエル拡散層１３との間の半導体基板１１にはチャネル拡散層１５が形成されている。ＤＲＡＭ領域のワードトランジスタの上記チャネル拡散層１５として、高濃度（例えば１．０×１０^１８／ｃｍ^３〜１．０×１０^１９／ｃｍ^３）にしなければならない領域は、半導体基板１１を掘り下げた溝１４底部の半導体基板１１（１１ａ）部分であり、溝１４の側壁や上部における半導体基板１１は極めて低濃度でよい。したがって、後述する拡散層１９下部の半導体基板１１部分は、極めて低濃度（例えば１．０×１０^１７／ｃｍ^３〜１．０×１０^１８／ｃｍ^３）で形成されている。
【０１３５】
上記溝１４の内面および半導体基板１１上等には、ゲート絶縁膜１６が形成されている。上記ゲート絶縁膜１５は、最先端のロジックのトランジスタよりもやや厚めの膜厚を有し、またゲート長もやや長く形成されるため、この世代であっても、熱酸化による酸化シリコン膜の適用が可能である。したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、例えば１．５ｎｍ〜５ｎｍ程度の厚さの酸化シリコン膜で形成されている。
【０１３６】
さらに各溝１４を埋め込むように上記ゲート絶縁膜１６を介して、例えばリンドープトポリシリコン膜からなるワード線（ゲート電極も含む）１８が形成されている。上記ワード線１８は、第１導電層１８１と第２導電層１８２の２層のポリシリコン層から形成されている。上記第１導電層１８１は、例えば５ｎｍ〜１０ｎｍの厚さのリンドープトポリシリコン膜からなり、上記第２導電層１８２は例えばノンドープトポリシリコン膜に不純物（例えばリン）をドーピングした膜からなる。また上記ワード線１８上部の溝１４壁面側（第１導電層１８１上部）には溝部１８３が形成されている。
【０１３７】
また、上記ワード線１８のポリシリコン層上の溝１４側壁には、上記溝部１８３を埋め込むサイドウォール絶縁膜２０が例えば窒化シリコン膜で形成されている。さらに上記ワード線１８は、上層にシリサイド（例えばサリサイド）層２１で形成されている。したがって、上記シリサイド層２１はゲート絶縁膜１６に対してサイドウォール絶縁膜２０を介してワード線１８の上層に形成されている。
【０１３８】
また、上記ワード線１８として機能する上記シリサイド層２１は、少なくとも後に説明する取り出し電極２４との耐圧が確保される距離として、その表面が溝１４の上部の半導体基板１１表面より少なくとも３０ｎｍ〜１００ｎｍ程度下がるように、好ましくは５０ｎｍ〜９０ｎｍ程度下がるように形成されている。この実施の形態では、例えば５０ｎｍ程度下がった状態に形成されている。そのため、後述する拡散層の取り出し電極２４との耐圧距離が確保されている。
【０１３９】
さらに、上記シリサイド層２１は、例えばコバルトシリサイド（ＣｏＳｉ_２）、チタンシリサイド（ＴｉＳｉ_２）ニッケルシリサイド（ＮｉＳｉ_２）等を用いられている。上記サイドウォール絶縁膜２０はシリサイド層２１と拡散層１９との間の耐圧を確保する機能を有する。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さに多少の差を生じていても差し支えはない。
【０１４０】
さらに、ＤＲＡＭ領域の半導体基板１１には、ソース・ドレインとなる拡散層１９が形成されている。この拡散層１９には、Ｎ形の不純物としてリンが用いられ、濃度が１×１０^１７／ｃｍ^３〜１×１０^１８／ｃｍ^３となっている。そのため、この領域の半導体基板１１は１×１０^１６／ｃｍ^３〜×１０^１７／ｃｍ^３程度の非常に薄い濃度に設定されている。
【０１４１】
よって、このＮ−Ｐ接合は超グレーディッド接合（非常に緩やかな濃度勾配の接合）となる。このような状態の接合では、逆バイアス時の電界を緩和し、メガビット級のＤＲＡＭでわずかｐｐｍオーダーの不良ビットに起きる通常よりも２桁程度も悪い接合リークの電流抑制に劇的に寄与する。この不良ビットのデータ保持特性がＤＲＡＭのチップ性能を支配しており、今後のＤＲＡＭでデータ保持特性を維持する重要な技術となっている。
【０１４２】
例えば、基板濃度が５×１０^１６／ｃｍ^３程度であるならば、８５℃で５００ｍｓ以上のデータ保持特性が基体でき、これは実に４世代〜５世代も前のデータのデータ保持特性に匹敵する性能を発揮すると予想される。また、ＤＲＡＭ領域のアクセストランジスタは、半導体基板１１をいわゆるラウンドする形でチャネルが形成されることから、実効的なチャネル長を長く確保することもでき、バックバイアスを印加して使う、短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性の安定化を図ることもできる。
【０１４３】
一方、標準電圧ロジック領域の半導体基板１１には、ＮチャネルトランジスタのＰウエル拡散層５１と、ＰチャネルトランジスタのＮウエル拡散層（図示せず）が形成されている。また高電圧ロジック領域の半導体基板１１には、ＮチャネルトランジスタのＰウエル拡散層（図示せず）と、ＰチャネルトランジスタのＮウエル拡散層６１が形成されている。なお、必用に応じてチャネルドーピングがなされている。
【０１４４】
さらに、標準電圧ロジック領域のＮチャネルトランジスタの形成領域における半導体基板１１（Ｐウエル拡散層５１）には、Ｎチャネルトランジスタの低濃度拡散層５２、５２が形成されている。また標準電圧ロジック領域のｐチャネルトランジスタの形成領域における半導体基板１１には、Ｐチャネルトランジスタの低濃度拡散層（図示せず）が形成されている。
【０１４５】
さらに、高電圧ロジック領域のＰチャネルトランジスタの形成領域における半導体基板１１（Ｎウエル拡散層６１）には、Ｐチャネルトランジスタの低濃度拡散層６２、６２が形成されている。また高電圧ロジック領域のＮチャネルトランジスタの形成領域における半導体基板１１には、Ｎチャネルトランジスタの低濃度拡散層（図示せず）が形成されている。
【０１４６】
このロジック素子領域の半導体基板１１（素子分離領域１２も含む）上には、ロジック素子のゲート絶縁膜１７が形成されている。この世代では、ゲート絶縁膜を膜厚に応じて作り分けるのが一般的であり、レジストプロセスを用いて作り分けが行われている。ゲート絶縁膜には酸化シリコンもしくは耐熱性が必要な場合には窒化シリコンが用いられている。また、Ｐチャネルゲートからのホウ素（Ｂ）の突き抜けを防止するために、Ｐチャネルゲートには例えば酸窒化シリコン膜が用いられている。
【０１４７】
一方、上記標準電圧ロジック領域の半導体基板１１上には、ゲート絶縁膜１７を介してゲート電極５１が形成されている。このゲート電極５１は、下層がリンドープトポリシリコンからなるポリシリコン層で形成され、上層がダミー層を置き換えて形成した密着層と金属層との積層膜からなる金属系ゲート電極で形成され、上記密着層には例えば窒化チタン層が用いられ、金属層にはタングステン層が用いられている。さらに、ゲート電極５１の側壁にはゲート絶縁膜１７を介してサイドウォール５４が形成されている。上記サイドウォール５４下部における半導体基板１１には上記低濃度拡散層５２、５２が形成され、この低濃度拡散層５２、５２を介したゲート電極５１の両側の半導体基板１１には拡散層５５、５５が形成されている。この拡散層５５の上層にはシリサイド層５８が形成されている。このシリサイド層５８としては、例えばコバルトシリサイド（ＣｏＳｉ_２）、チタンシリサイド（ＴｉＳｉ_２）ニッケルシリサイド（ＮｉＳｉ_２）等を用いることができる。
【０１４８】
また、上記高電圧ロジック領域の半導体基板１１上には、ゲート絶縁膜１７を介してゲート電極６１が形成されている。このゲート電極６１は、下層がホウ素ドープトポリシリコンからなるポリシリコン層で形成され、上層がダミー層を置き換えて形成した密着層と金属層との積層膜からなる金属系ゲート電極で形成され、上記密着層には例えば窒化チタン層が用いられ、金属層にはタングステン層が用いられている。さらに、ゲート電極６１の側壁にはゲート絶縁膜１７を介してサイドウォール６４が形成されている。上記サイドウォール６４下部における半導体基板１１には上記低濃度拡散層６２、６２が形成され、この低濃度拡散層６２、６２を介したゲート電極６１の両側の半導体基板１１には拡散層６５、６５が形成されている。この拡散層６５の上層にはシリサイド層６８が形成されている。このシリサイド層５８としては、例えばコバルトシリサイド（ＣｏＳｉ_２）、チタンシリサイド（ＴｉＳｉ_２）ニッケルシリサイド（ＮｉＳｉ_２）等を用いることができる。
【０１４９】
上記サイドウォール５４、６４は、窒化シリコンよりも低応力でウエット処理による剥離性のよい酸化シリコンで形成することが好ましい。または、酸化シリコン膜と窒化シリコン膜の積層膜もしくは酸化窒化シリコン膜で形成することも可能である。
【０１５０】
また、ロジック領域の素子分離領域１２上には、上記ゲート電極５１と同様な構造のゲート電極（ゲート配線）５１が形成されている。
【０１５１】
上記半導体基板１１上の全面には、第１の絶縁膜（絶縁膜）１９が形成されている。この第１の絶縁膜１９は、表面が平坦化されていて、上記ロジック領域のゲート電極５１、６１の各表面が同一平面上にある。
【０１５２】
さらに、全面にキャップ絶縁膜８０が例えば窒化シリコン膜で形成されている。このキャップ絶縁膜８０はサリサイド形成部の接合リークを抑制するのに効果的であるが、不要であれば形成する必要はない。
【０１５３】
さらに、全面に第１の絶縁膜（絶縁膜）２２が形成されている。この第１の絶縁膜２２には、キャップ絶縁膜８０、バッファ層７１等を貫通してＤＲＡＭ領域の拡散層１９に達する接続孔２３が形成されている。この接続孔２３は、拡散層１９の表面全面で取り出し電極をコンタクトさせることが可能なように、接続孔２３の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。
【０１５４】
また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、接続孔２３内に形成されるワード線の取り出し電極２４の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔２３が完全にワード線（ゲート電極）１８にオーバラップする形となっている。上記接続孔２３内には、例えばリンドープトポリシリコンで形成される取り出し電極２４が形成されている。
【０１５５】
また、取り出し電極２４上面、ゲート電極５１、６１各上面が第２の絶縁膜２２表面と同一面になるように、上記第２の絶縁膜２２の表面は平坦化されている。さらに、第２の絶縁膜２２上には、取り出し電極２４、ゲート電極５１、６１を覆うエッチングストップ層２５が形成されている。
【０１５６】
上記エッチングストップ層２５、上記第１の絶縁膜２２およびキャップ絶縁膜８０には、ＤＲＡＭ領域のワード線１８上のシリサイド層２１、ロジック領域のトランジスタのシリサイド層５７、６７に達する接続孔２６、５８、６８が形成されている。上記接続孔２６、５８、６８内には取り出し電極２７、５９、６９が形成されている。上記取り出し電極２７、５９、６９は、窒化チタン膜からなる密着層を介して接続孔２６、５８、６８内を埋め込むように形成されたタングステン膜からなる。
【０１５７】
上記エッチングストップ層２５上には、上記取り出し電極２７、５９、６９を覆う第２の絶縁膜３１が形成されている。この第２の絶縁膜３１は例えば酸化シリコン膜を５０ｎｍ〜１５０ｎｍの厚さに堆積して形成されている。
【０１５８】
上記第２の絶縁膜３１、エッチングストップ層２５には、取り出し電極２４に接続するビットコンタクトホール３２と取り出し電極５９に接続するローカルハッチングコンタクトホール３３が形成されている。また第２の絶縁膜３１上にはビット線３４が形成されていて、その一部は上記ビットコンタクトホール３２を通じて取り出し電極２４に接続されている。また、第２の絶縁膜３１上にはローカル配線３５が形成されていて、その一部は上記ローカル配線コンタクトホール３３を通じて取り出し電極５９に接続されている。上記ビット線３４およびローカル配線３５は、例えばタングステン膜３７により形成され、その下部に密着層３６が形成され、その上部にキャップ層３８が形成されている。
【０１５９】
上記第２の絶縁膜２２上には、上記ビット線３４およびローカル配線３５を覆うエッチングストッパ層４１および第３の絶縁膜４２が形成されている。このエッチングストッパ層４１は、ＡＬＤ窒化シリコン膜で、例えば３０ｎｍ〜５０ｎｍの厚さに形成されている。
【０１６０】
上記第３の絶縁膜４２から上記エッチングストッパ層２５にかけて、記憶ノードコンタクトの取り出し電極２４、２４に達する記憶ノードコンタクトを形成する接続孔４３が形成されている。この接続孔４３内においては上記エッチングストッパ層４１がビット線と記憶ノードコンタクトとの耐圧が確保される膜厚のサイドウォールとしてビット線３４の側壁に残る。さらに上記接続孔４３内には取り出し電極２４に接続する記憶ノードコンタクト４４が形成されている。この記憶ノードコンタクト４４は、例えばタングステン、チタン、窒化チタン、タンタル、窒化タンタル、酸化ルテニウム等の材料で形成されている。なお、上記第３の絶縁膜４２表面は、例えば、記憶ノードコンタクト４４上面とともに平坦化されている。
【０１６１】
上記第３の絶縁膜４２上には第４の絶縁膜４５が形成されている。この第４の絶縁膜４５には、キャパシタが形成される凹部４６が、その底部に上記記憶ノードコンタクト４４上面が露出するように形成されている。その凹部４６内には、熱処理が不要なＭＩＭ（Ｍｅｔａｌ／ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造のキャパシタ９１が形成されている。ＭＩＭ構造のキャパシタ９１は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極９２、９４にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、電極９２、９４間に形成される誘電体膜９３にはＢＳＴ（ＢａＴｉＯ_３とＳｒＴｉＯ_３との混晶）系の膜が採用されている。
【０１６２】
上記第４の絶縁膜４５上には、上記ＭＩＭ構造のキャパシタ９１を覆う第５の絶縁膜４７が形成されている。この第５の絶縁膜４７表面は平坦化されている。上記第５の絶縁膜４７ないし第１の絶縁膜２２には、キャパシタ取り出し電極、ワード線取り出し電極、ローカル配線取り出し電極、ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極等を形成するための接続孔１１１、１１２、１１３、１１４〜１１６、１１７等が形成されている。
【０１６３】
各接続孔１１１、１１２、１１３、１１４〜１１６、１１７等には、キャパシタ取り出し電極１２１、ワード線取り出し電極１２２、ローカル配線取り出し電極１２３、標準電圧ロジック領域の拡散層取り出し電極１２４、高電圧ロジック領域の拡散層取り出し電極１２５，１２６、ロジック領域のゲート取り出し電極１２７等が形成されている。
【０１６４】
さらに、第５の絶縁膜４７上には第６の絶縁膜４８が形成されている。この第６の絶縁膜４８には、各電極１２１、１２２、１２３、１２４，１２７、１２５、１２６に達する配線溝１３１、１３２、１３３、１３４、１３５、１３６が形成され、各配線溝１３１〜１３６には第１の配線１４１〜１４６が形成されている。この第１の配線１４１〜１４６は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線が形成されている。なお、上記電極１２１〜１２７および上記配線１４１〜１４６には、電極、配線、絶縁膜の材質によって、通常知られている密着層、バリア層が形成されている。
【０１６５】
上記第２の半導体装置では、溝１４内に形成されるワード線１８の上部で溝１４の側壁側に溝部１８３を形成し、その溝部１８３を埋め込むようにワード線（ゲート電極を含む）１８上の溝１４の側壁にサイドウォール絶縁膜２０を形成したことから、このサイドウォール絶縁膜２０の溝部１８３に形成された部分によってワード線１８上面のシリサイド層２１とゲート絶縁膜１６との物理的距離が十分に確保される。このため、ゲート絶縁膜１６の耐圧劣化を防止することができる。
【０１６６】
上記第２の半導体装置では、チャネルが形成される溝１４下部とウエル拡散層１３との間の半導体基板１１にチャネル拡散層１５が形成されていることから、溝１４とウエル拡散層１３との間の領域の不純物濃度は溝１４周囲の半導体基板１１の不純物濃度よりも高くなる。また、ソース・ドレインとなる拡散層１９下部の半導体基板１１濃度は極めて低くなっていることから、ソース・ドレインとなる拡散層１９の接合の電界が弱められるので、ｐｐｍオーダーでの接合リークの抑制が可能になり、それによって、データ保持特性が極めてよくなる。
【０１６７】
ワード線１８上層にシリサイド層２１が形成されていることから、ワード線１８の抵抗が低減され、遅延の問題が回避され、動作速度が向上する。それとともに、ワード線１８へのコンタクト抵抗が低減される。また、ロジック素子の拡散層５５、６５上にシリサイド層５７、６７が形成されていることから、この拡散層５５、６５へのコンタクト抵抗が低減される。
【０１６８】
しかも、半導体基板１１表面側に拡散層１９が形成され、その半導体基板１１に形成された溝１４内にゲート絶縁膜１６を介してワード線１８が埋め込まれていることから、チャネルはワード線１８が形成されている溝１４底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【０１６９】
また、拡散層１９は、その深さ方向に不純物濃度が薄くなっていることから、メモリ素子領域の拡散層１９下部の半導体基板１１濃度をセルトランジスタに要求されるほどに濃くしなくともよいので、接合の電界が緩和され、メモリ素子のセル縮小化にともない厳しくなるデータ保持特性の性能が維持される。
【０１７０】
また、ゲート絶縁膜１６を介して溝１４内に埋め込まれたワード線１８上に、第１の絶縁膜２２を介してこのワード線１８にオーバラップする状態で、半導体基板１１表面に形成した拡散層１９に接続される取り出し電極２４が形成されていることから、ワード線１８上の第２の絶縁膜２２を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になる。それによって、拡散層１９に接続される取り出し電極２４との耐圧が確保される。そのため、メモリ素子の拡散層１９上の全面がコンタクトに使用されるので、実効面積を有効に使用できる。よって、セルデザインで実現可能な最低の抵抗値が実現されるので、コンタクト抵抗の低減が図れる。
【０１７１】
本発明の半導体装置の製造方法に係る実施の形態の一例を、図２６〜図５２の概略構成断面図、部分拡大図によって説明する。図２６〜図５２では、メモリ素子とロジック素子とを同一半導体基板に形成する製造方法を示し、前記図２５によって説明したのと同様なる構成部品には同一符号を付与する。
【０１７２】
図２６の（１）に示すように、半導体基板１１として、例えば１×１０^１７／ｃｍ^３程度のｐ型不純物濃度を有するシリコン基板を用意する。例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ　）技術によって、上記半導体基板１１に、メモリ素子領域（以下ＤＲＡＭとして説明し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジック領域、高電圧ロジック領域等を分離する素子分離領域１２を形成する。この素子分離領域１２は例えば０．１μｍ〜０．２μｍ程度の深さに形成される。次いで、化学的気相成長（以下ＣＶＤという、ＣＶＤはＣｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　の略）によって素子分離領域１２上を覆うように上記半導体基板１１上に例えば酸化シリコン膜からなるバッファ層７１を例えば２０ｎｍ〜４０ｎｍの厚さに形成する。
【０１７３】
さらに半導体基板１１上にレジスト膜２０１を形成した後、リソグラフィー技術に用いてＤＲＡＭ領域となる部分のレジスト膜２０１を除去し、ロジック領域（以下、標準電圧ロジック領域と高電圧ロジック領域とをロジック領域という）上にレジスト膜２０１を残す。
【０１７４】
次いで上記レジスト膜２０１をマスクに用いたイオン注入により、上記メモリ素子領域の半導体基板１１中に例えばホウ素を導入してウエル拡散層１３を形成する。このイオン注入条件としては、イオン種にホウ素を用い、ドーズ量を例えば５×１０^１２／ｃｍ^２〜７×１０^１２／ｃｍ^２程度とし、後に形成される溝の深さよりも深くなるように、例えば１５０ｎｍ〜２００ｎｍよりも深く、素子分離領域１２の深さよりもやや深い状態に形成される。また、ウエル拡散層１３は深さ方向の厚さを例えば０．８μｍ程度とする。
【０１７５】
さらに、必要に応じて、素子分離領域１２下方の半導体基板１１に素子分離拡散層（図示せず）を形成してもよい。
【０１７６】
上記バッファ層７１は、上記ウエル拡散層１３を形成する際の緩衝膜の機能を有するものである。また、後に行うメモリ素子のトランジスタ（アクセストランジスタ）の基板濃度を調整するイオン注入時にＤＲＡＭの接合となる領域に対してイオン注入のストッパとして機能する。さらに、溝に埋め込まれたワード線の表面にサリサイドを形成する際に、ＤＲＡＭ領域の拡散層にサリサイドが形成されるのを防止する機能を有する。
【０１７７】
さらに、図２７の（２）に示すように、半導体基板１１上にレジスト膜２０３を形成した後、リソグラフィー技術によりＤＲＡＭ領域のワード線（ゲート電極）となる領域上のレジスト膜２０３に開口部２０４を形成する。
【０１７８】
次いで、図２８の（３）に示すように、上記レジスト膜２０３をエッチングマスクに用いて、バッファ層７１、素子分離領域１２および半導体基板１１をエッチング（例えば連続的にエッチング）して素子分離領域１２（フィールド）および半導体基板１１に、ＤＲＡＭ領域のワード線（ゲート電極も含む）が形成される溝１４を形成する。この溝１４の深さは、例えば１００ｎｍ〜１５０ｎｍ程度であり、先に形成したウエル拡散層１３とこの溝１４の底部との間に半導体基板１１が残るようにする。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さとが多少の差を生じてもよい。
【０１７９】
また、上記溝１４はＤＲＡＭ領域のみに形成されることから、溝１４底部のエッジ部分は、セルトランジスタの電界集中を避けるために、いわゆるラウンド形状に形成することが望ましく、また、溝１４の幅がメモリ素子のアクセストランジスタのチャネル長になるので、溝１４の側壁はできうる限り半導体基板１１表面に対して垂直に形成されることが望ましい。なお、ＤＲＡＭ領域に形成されているバッファ層７１は素子分離領域１２をエッチングする際に同時にエッチングされる。その後、上記レジスト膜２０３を通常の除去技術によって除去する。
【０１８０】
なお、この世代で想定している電圧としては、標準ロジック領域は０．５Ｖ〜１．２Ｖ、高電圧ロジック領域は１．５Ｖ〜２．５Ｖ、ＤＲＡＭセルのワード線昇圧は１．５Ｖ〜２．５Ｖである。
【０１８１】
次いで図２９の（４）に示すように、例えば熱酸化法によって上記半導体基板１１の露出している全面に犠牲酸化膜（図示せず）を例えば１０ｎｍ〜２０ｎｍの厚さに形成する。
【０１８２】
次いで、ＤＲＡＭ領域のアクセストランジスタのチャネルドーピングを行って、上記溝１４の底部と上記ウエル拡散層１３との間にチャネル拡散層１５を形成する。
【０１８３】
ＤＲＡＭ領域のワードトランジスタの上記チャネル拡散層１５として、高濃度（例えば１．０×１０^１８／ｃｍ^３〜１．０×１０^１９／ｃｍ^３）にしなければならない領域は、半導体基板１１を掘り下げた溝１４底部の半導体基板１１（１１ａ）部分であり、溝１４の側壁や上部における半導体基板１１には基板濃度としてのイオン注入をほとんど行う必要はない。また、上記イオン注入では、半導体基板１１表面やロジック素子領域には、最初に設けたバッファ層７１がイオン注入のマスクとなるため、新たなマスクを用いないで溝１４の底部のみにチャネル拡散層１５を形成することが可能になる。したがって、後述する拡散層１９（図３０参照）下部の半導体基板１１部分は、極めて低濃度（例えば１．０×１０^１７／ｃｍ^３〜１．０×１０^１８／ｃｍ^３）での形成が可能になる。
【０１８４】
その後、例えばウエットエッチングによって上記犠牲酸化膜（図示せず）を除去する。その後、ＤＲＡＭ領域の上記溝１４の内面および半導体基板１１上等にゲート絶縁膜１６を通常のゲート酸化膜の形成方法により形成する。
【０１８５】
図３０の（５）に示すように、ＤＲＡＭ領域の各溝１４の内壁を被覆するように上記ゲート絶縁膜１６表面に第１導電層１８１を例えば５ｎｍ〜１０ｎｍの厚さにリンドープトポリシリコンを堆積して形成する。次いでＤＲＡＭ領域の各溝１４を埋め込むように上記第１導電層１８１表面に第２導電層１８２を５０ｎｍ〜１５０ｎｍの厚さにノンドープトポリシリコンを堆積して形成する。この膜厚は溝１４を埋め込むのに十分な厚さであればよく、その膜厚は特に溝状のワード線を形成するためのみに最適化した膜厚に設定される。さらに、第２導電層１８２上にレジスト膜２０５を形成した後、リソグラフィー技術によりＤＲＡＭ領域上のレジスト膜２０５を残してロジック領域上のレジスト膜２０５を除去する。
【０１８６】
次いで、図３１の（６）に示すように、上記レジスト膜２０５をマスクにしてロジック素子領域上の第２導電層１８２、第１導電層１８１、ゲート絶縁膜１６およびバッファ層７１をエッチングにより除去する。このエッチングでは、第２導電層１８２、第１導電層１８１のエッチングではバッファ層７１がエッチングストッパとなり、これによって、ロジック素子領域の半導体基板１１表面が露出される。さらに、このエッチングでは、バッファ層７１を除去するエッチングはフッ酸系のウエットエッチングが望ましい。その後、レジスト膜２０５を除去する。
【０１８７】
その後、図３２の（７）に示すように、ロジック素子領域の表面に犠牲酸化膜（図示せず）を形成する。次いで、標準電圧ロジック領域のＮチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ＮチャネルトランジスタのＰウエル拡散層５１を形成する。その際、必用に応じてチャネルドーピングを行うこともできる。その後、上記レジスト膜を除去する。同様にして、標準電圧ロジック領域のＰチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ＰチャネルトランジスタのＮウエル拡散層６１を形成する。その際、必用に応じてチャネルドーピングを行うこともできる。その後、上記レジスト膜を除去する。
【０１８８】
次に、上記犠牲酸化膜を除去する。そして、ＤＲＡＭ領域上に残したゲート形成膜７２上およびロジック素子領域の半導体基板１１（素子分離領域１２も含む）上にロジック素子のゲート絶縁膜１７を形成する。この世代では、ゲート絶縁膜を膜厚に応じて作り分けるのが一般的であり、レジストプロセスを用いて作り分けを行う。ゲート絶縁膜には酸化シリコンもしくは耐熱性が必要な場合には窒化シリコンを用いる。また、Ｐチャネルゲートからのホウ素（Ｂ）の突き抜けを防止するために、Ｐチャネルゲートには例えば酸窒化シリコン膜を用いる。これらの処理時には、ＤＲＡＭ領域はリンドープトポリシリコンからなるゲート形成膜７２で覆われているため、その表面は酸化されるが、チャネル領域は熱処理がかかるのみで酸化等の影響はない。
【０１８９】
図３３の（８）に示すように、半導体基板１１、素子分離領域１２および第２導電層１８２上に上記ゲート絶縁膜１７を介してポリシリコン層７３を、例えばノンドープトポリシリコンで形成する。そして、Ｎチャネル領域のゲート電極形成層にリンをイオン注入してＮ型のゲート電極形成層とする。このポリシリコン層７３はロジック領域のトランジスタのゲート電極に最適化されているため、例えばその膜厚は７０ｎｍ〜２００ｎｍ、好ましくは１００ｎｍ程度に形成することが好ましい。なおＰチャネル領域のポリシリコン層７３にはイオン注入を行わず、ノンドープ状態としておく。これによって、その後のＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）形成やサイドウォール形成時におけるホウ素（Ｂ）の突き抜けは無くなる。
【０１９０】
その後、上記ポリシリコン層７３上にダミー層７４を形成する。このダミー層７４は、例えば、窒化タングステン膜とタングステン膜とを積層して形成する。また、上記ダミー層７４は、後のロジック素子領域のポリシリコン層７３を露出させるために行うウエットエッチングのために選択される膜種であり、抵抗自体は関係がない。絶縁膜の酸化シリコン膜とポリシリコン層７３とに高選択比でウエットエッチングできるものなら何でもよい。次いで、上記ダミー層７４上にバッファ層７５を例えば酸化シリコン膜で形成する。
【０１９１】
次に、上記バッファ層７５上の全面にレジスト膜を形成した後、リソグラフィー技術によって、そのレジスト膜を加工してロジック素子領域のゲート電極を形成するためのレジストパターン２０７を形成する。
【０１９２】
次いで、図３４の（９）に示すように、上記レジストパターン２０７をマスクに用いて、上記バッファ層７５、ダミー層７４、ポリシリコン層７３をエッチング加工して、各ロジック素子領域にダミーゲート７６を形成する。上記バッファ層７５は、後のサリサイド形成時に金属系電極上のタングステンにサリサイドが形成されるのを防ぐために堆積しているが、汚染や加工上の問題がない場合には、特には不要である。また、周辺部のゲート電極にサリサイド構造を採用する場合には不要である。その後、レジストパターン２０７を除去する。
【０１９３】
図３５の（１０）に示すように、半導体基板１１上にダミーゲート７６を覆うレジスト膜２０９を形成した後、リソグラフィー技術に用いてＤＲＡＭ領域となる部分のレジスト膜２０９を除去し、ロジック領域上にレジスト膜２０９を残す。
【０１９４】
その後、上記レジスト膜２０９をマスクにして、溝１４の内部に第１導電層１８１、第２導電層１８２が残るようこの第１導電層１８１、第２導電層１８２をエッチバックする。このエッチングでは、第１導電層１８１のほうが第２導電層１８２よりもエッチングレートが速くなるエッチング条件を用いる。言い換えれば、第１導電層１８１のほうが第２導電層１８２よりもエッチングレートが速くなる導電膜で形成する。その結果、エッチング速度が速い第１導電層１８１がより多くエッチングされ、第１導電層１８１上の第２導電層１８２と溝１４の側壁との間に溝部１８３が形成される。同時に、溝１４の内部に第１導電層１８１、第２導電層１８２からなるワード線（一部ゲート電極として機能する）１８が形成される。その際、ワード線１８の表面が半導体基板１１表面より５０ｎｍ〜１００ｎｍ程度下がるように上記第１導電層１８１、第２導電層１８２のエッチバックを行うことで、後に形成される拡散層の取り出し電極との耐圧距離が確保される。このエッチバックでは、ゲート絶縁膜１６がエッチングストップ層として機能する。
【０１９５】
さらに、上記レジスト膜２０９をマスクに用いて、ＤＲＡＭ領域の半導体基板１１にソース・ドレインを形成するためのイオン注入を行い、拡散層１９を形成する。このイオン注入条件としては、一例として、イオン注入する不純物にリンを用い、濃度が１×１０^１７／ｃｍ^３〜１×１０^１８／ｃｍ^３となるように、ドーズ量、注入エネルギーを設定する。バッファ層７１を貫通する注入エネルギーであれば十分なため、注入エネルギーを例えば２０ｋｅＶ〜５０ｋｅＶに設定し、ドーズ量を１×１０^１８／ｃｍ^２〜３×１０^１８／ｃｍ^２に設定する。この条件でイオン注入を行えば、ＤＲＡＭ領域の上記拡散層１９下層の半導体基板１１にはほとんどイオン注入されない。そのため、この領域の半導体基板１１は１×１０^１６／ｃｍ^３〜×１０^１７／ｃｍ^３程度の非常に薄い濃度に設定することが可能となる。上記リンイオン注入により第２導電層１８２にもリンがドーピングされ、その後の熱処理によって、第１導電層１８１と第２導電層１８２は同等の不純物濃度になる。この第１導電層１８１および第２導電層１８２は、ＤＲＡＭ領域のワード線のみに使用され、Ｐチャネルのトランジスタには使用されないため、Ｎ^＋ゲート材料（例えばリン）をドーピング物質として用いることができる。
【０１９６】
よって、このＮ−Ｐ接合は超グレーディッド接合（非常に緩やかな濃度勾配の接合）となる。このような状態の接合では、逆バイアス時の電界を緩和し、メガビット級のＤＲＡＭでわずかｐｐｍオーダーの不良ビットに起きる通常よりも２桁程度も悪い接合リークの電流抑制に劇的に寄与する。この不良ビットのデータ保持特性がＤＲＡＭのチップ性能を支配しており、今後のＤＲＡＭでデータ保持特性を維持する重要な技術となっている。
【０１９７】
例えば、基板濃度が５×１０^１６／ｃｍ^３程度であるならば、８５℃で５００ｍｓ以上のデータ保持特性が基体でき、これは実に４世代〜５世代も前のデータのデータ保持特性に匹敵する性能を発揮すると予想される。また、ＤＲＡＭ領域のアクセストランジスタは、半導体基板１１をいわゆるラウンドする形でチャネルが形成されることから、実効的なチャネル長を長く確保することもでき、バックバイアスを印加して使う、短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性の安定化を図ることもできる。
【０１９８】
その後、上記レジスト膜２０９を除去する。上記イオン注入では、後のＤＲＡＭ領域のゲート形成に係る熱処理による拡散を考慮して、やや浅めにイオン注入を行うが、ＤＲＡＭのゲートが基板埋め込み型であるため、ＤＲＡＭ領域のチャネルは埋め込みゲートを形成する溝１４の底部に形成されるので、何ら問題はない。また、後の熱処理によって活性化されるため、特にこの段階で熱処理を行う必要もない。
【０１９９】
図３７の（１１）に示すように、標準電圧ロジック領域のＮチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート７６をマスクに用いて半導体基板１１（Ｐウエル拡散層５１）にイオン注入を行い、Ｎチャネルトランジスタの低濃度拡散層５２、５２を形成する。その後、上記レジスト膜を除去する。同様にして、標準電圧ロジック領域のＰチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート（図示せず）をマスクに用いて半導体基板１１にイオン注入を行い、Ｐチャネルトランジスタの低濃度拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【０２００】
さらに、同様にして、高電圧ロジック領域のＰチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート７６をマスクに用いて半導体基板１１（Ｎウエル拡散層６１）にイオン注入を行い、Ｐチャネルトランジスタの低濃度拡散層６２、６２を形成する。その後、上記レジスト膜を除去する。同様にして、高電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびゲート電極（図示せず）をマスクに用いて半導体基板１１にイオン注入を行い、Ｎチャネルトランジスタの低濃度拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【０２０１】
次いで、図３８の（１２）に示すように、ＤＲＡＭ領域のゲートを保護する保護膜７８を例えば薄い窒化シリコン膜（例えば厚さが１０ｎｍ〜５０ｎｍ）で形成する。この保護膜７８は、上記溝部１８３内を埋め込むように形成され、後にＤＲＡＭ領域のワード線１８上の側壁にサイドウォール状に形成され、サリサイド形成時に、ワード線１８側壁の耐圧確保に寄与する。
【０２０２】
次いで、サイドウォール形成膜７９を全面に形成する。このサイドウォール形成膜７９は、窒化シリコンよりも低応力でウエット処理による剥離性のよい酸化シリコンで形成することが好ましい。または、酸化シリコン膜と窒化シリコン膜の積層膜もしくは酸化窒化シリコン膜で形成することも可能である。上記保護膜７８は、後にＤＲＡＭ内で周辺回路用トランジスタのサイドウォール形成膜７９を除去する際のエッチングストッパとなるとともに、後にＤＲＡＭ領域のワード線１８上の側壁にサイドウォール状に形成され、サリサイド形成時に、溝１４側壁の耐圧確保に寄与する。
【０２０３】
その後、図３９の（１３）に示すように、全面にレジスト膜２１１を形成し、例えばリソグラフィー技術によってロジック領域のレジスト膜２１１を除去し、ＤＲＡＭ領域のレジスト膜２１１は残して、ＤＲＡＭ領域を保護しておく。その状態で、上記サイドウォール形成膜７９をエッチバックする。
【０２０４】
その結果、標準電圧ロジック領域のダミーゲート７６の側壁にサイドウォール形成膜７９でサイドウォール５４が形成され、高電圧ロジック領域のダミーゲート７６の側壁にサイドウォール形成膜７９でサイドウォール６４が形成される。上記エッチングでは、ダミーゲート７６上の保護膜７８はその膜厚によってはエッチング除去される。その後、上記レジスト膜２１１を除去する。
【０２０５】
次いで、図４０の（１４）に示すように、標準電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート７６、サイドウォール５４をマスクに用いて半導体基板１１にイオン注入を行い、ダミーゲート７６側に低濃度拡散層５２を残すようにｎチャネルトランジスタの拡散層５５、５５を形成する。その後、上記レジスト膜を除去する。同様にして、標準電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート（図示せず）、サイドウォール（図示せず）をマスクに用いて半導体基板１１にイオン注入を行い、ダミーゲート側に低濃度拡散層（図示せず）を残すようにｐチャネルトランジスタの拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【０２０６】
さらに、同様にして、高電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート７６をマスクに用いて半導体基板１１にイオン注入を行い、ダミーゲート７６側に低濃度拡散層６２を残すようにしてｎチャネルトランジスタの拡散層６５、６５を形成する。その後、上記レジスト膜を除去する。同様にして、高電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート（図示せず）をマスクに用いて半導体基板１１にイオン注入を行い、ダミーゲート側（図示せず）に低濃度拡散層（図示せず）を残すようにしてｐチャネルトランジスタの拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【０２０７】
次いで、全面にレジスト膜２１３を形成した後、リソグラフィー技術によって、ＤＲＡＭ領域のレジスト膜２１３を除去し、上記レジスト膜２１３でロジック領域を覆うようにパターニングを行う。次いで、上記レジスト膜２１３をマスクに用いて例えばウエット処理によって、ＤＲＡＭ領域の酸化シリコンからなるサイドウォール形成膜７９のエッチバックを行う。このエッチングでは、先に形成されているＤＲＡＭのワード線１８直上に形成されている窒化シリコンからなる保護膜７８がエッチングストッパとなる。
【０２０８】
また、上記レジスト膜２１３をそのまま利用して、ＤＲＡＭ領域の保護膜７８を例えば反応性イオンエッチング（ＲＩＥ）によりエッチングしてＤＲＡＭ領域のワード線１８を露出させる。この結果。ワード線１８上の溝１４の側壁に保護膜７８からなるサイドウォール絶縁膜２０が形成される。このサイドウォール絶縁膜２０は側壁保護の機能を有する。なお、上記反応性イオンエッチングでは、ＤＲＡＭ領域の拡散層１９が露出しないようにすること、すなわち、拡散層１９上にバッファ層７１を残すようにすることが重要である。その後、上記レジスト膜２１３を除去する。
【０２０９】
さらに、図４１の（１５）に示すように、通常のシリサイド化技術を用いて、上記ロジック領域の各拡散層５５、６５上、ＤＲＡＭ領域のワード線１８上に、シリサイド層５７、６７、２１を選択的に形成する。このとき、ダミーゲート７６の頂上部には、酸化シリコン膜からなるバッファ層７５が形成されているので、シリサイド層は形成されない。このようにして、低抵抗を実現する必要が有るロジック領域の各拡散層５５、６５上、ＤＲＡＭ領域のワード線１８上に選択的にシリサイド層５７、６７、２１が形成される。このシリサイド層としては、例えばコバルトシリサイド（ＣｏＳｉ_２）、チタンシリサイド（ＴｉＳｉ_２）ニッケルシリサイド（ＮｉＳｉ_２）等を用いることができる。
【０２１０】
その後、全面にキャップ絶縁膜８０を例えば窒化シリコン膜で形成する。このキャップ絶縁膜８０はサリサイド形成部の接合リークを抑制するのに効果的であるが、不要であれば形成する必要はない。なお、先に記述したように、周辺回路部のトランジスタのゲート電極上にもシリサイド層を形成してサリサイド構造として、ゲート電極の低抵抗化を図っても差し支えはない。
【０２１１】
次いで、図４２の（１６）に示すように、全面に第１の絶縁膜（絶縁膜）２２を形成した後、ＣＭＰによって、第１絶縁膜２２表面を平坦化する。上記第１の絶縁膜２２表面を平坦化する方法は、平坦化を実現することができる方法であればＣＭＰに限定されることはなく、例えばエッチバック法等を用いることも可能である。その後、上記第１の絶縁膜２２上にレジスト膜２１５を形成した後、リソグラフィー技術によって、上記レジスト膜２１５にＤＲＡＭ領域の拡散層取り出しコンタクト用の接続孔パターン２１６を形成する。
【０２１２】
次いで、上記レジスト膜２１５をエッチングマスクに用いてエッチングを行い、図４３の（１７）に示すように、第１の絶縁膜２２、バッファ層７１等を貫通してＤＲＡＭ領域の拡散層１９に達する接続孔２３を形成する。このとき、ＤＲＡＭ領域のワード線（ゲート電極）１８はコンタクトを取るべき拡散層１９よりも半導体基板１１表面下に配置されているので、セルフアラインコンタクト等の特別な技術を用いる必要はない。またＤＲＡＭの拡散層１９全面が取り出し電極とコンタクトできるように、接続孔２３の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。
【０２１３】
また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、後の工程で接続孔２３内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔２３が完全にワード線（ゲート電極）１８にオーバラップする形となっている。
【０２１４】
次いで、上記接続孔２３内を埋め込むように、第１の絶縁膜２２上に、取り出し電極形成膜８１を形成する。この取り出し電極形成膜８１は、例えばリンドープトポリシリコンで形成される。この拡散層取り出しのための取り出し電極形成膜８１は、従来通り、ＤＲＡＭ領域に接合リークの低減を考慮してリンドープトポリシリコンが選択されることが望ましい。なお、この段階では活性化のための熱処理は不要である。
【０２１５】
その後、図４４の（１８）に示すように、例えばＣＭＰによって、第１の絶縁膜２２上の余剰な取り出し電極形成膜８１（リンドープトポリシリコン）を除去して、接続孔２３内に拡散層１９に接続する取り出し電極形成膜８１からなる取り出し電極２４を形成するとともに、第１の絶縁膜２２を研磨してその表面を平坦化させる。その際、各ロジック領域のダミーゲート７６のバッファ層７５〔図３４の（９）参照〕を除去してダミーゲート７６のダミー層７４上部を露出させる。
【０２１６】
次いで、ロジック領域におけるダミーゲート７６のダミー層７４〔図４４の（１８）参照〕を除去する。その結果、図４５の（１９）に示すように、上記各ダミーゲート７６のポリシリコン層７３上に溝８３が形成される。このエッチングは、例えば、硫酸過水もしくはフッ硝酸によるウエットエッチングにより行うことが好ましい。
【０２１７】
次いで、上記第１の絶縁膜２２側の全面にレジスト膜２１７を形成した後、リソグラフィー技術によって、ロジック素子領域のｐチャネルトランジスタの形成領域上に開口部２１８を形成する。続いてそのレジスト膜２１７をマスクに用いてノンドープトポリシリコンからなるポリシリコン層７３にｐ型不純物として例えばホウ素をイオン注入する。
【０２１８】
その後、上記レジスト膜２１７を除去する。次いで熱処理を行う。この熱処理によって、ＤＲＡＭ領域のポリシリコンからなる取り出し電極２４と、ロジック素子領域のゲート電極の不純物がドーピングされたポリシリコン層７３の活性化を行う。この熱処理では、９００℃、１０秒程度のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ　）で十分ではあるが、通常の炉を用いた熱アニールを行っても差し支えは無い。なお、これ以降の工程では、高温の熱工程は行われないので、ロジック素子領域のゲート電極からホウ素が拡散する、いわゆる「突き抜け」は最小限に抑えられる。
【０２１９】
そして、図４６の（２０）に示すように、上記溝８３内部を埋め込むように金属系ゲート電極形成膜８４を形成する。上記金属系ゲート電極形成膜８４は金属膜（例えばタングステン膜）８４Ｗ／密着膜（例えば窒化チタン膜８４Ｔ）の積層膜で形成することが一般的である。または、タングステン／窒化タングステン、銅／窒化チタン、ルテニウム等の電極を形成することも可能である。
【０２２０】
再びＣＭＰによって、第１の絶縁膜２２上の余剰な金属系ゲート電極形成膜８４を除去する。
【０２２１】
その結果、図４７の（２１）に示すように、溝８３内に残した金属系ゲート電極形成膜８４からなる金属系ゲート電極８４Ｇが形成され、金属系ゲート電極８４Ｇとポリシリコン層７３とからなるゲート電極５１、６１が形成されるとともに、第１の絶縁膜２２表面が平坦化される。その際、ＤＲＡＭ領域の拡散層を取り出すための取り出し電極２４の上部も研磨されるが、何ら問題はない。
【０２２２】
次いで、第１の絶縁膜２２上に、ＤＲＡＭ領域の取り出し電極２４およびロジック素子領域のゲート電極５１、６１を覆うエッチングストップ層２５を例えば酸化シリコン膜で全面に形成する。
【０２２３】
その後、図４８の（２２）に示すように、エッチングストップ層２５上にレジスト膜（図示せず）を形成した後、リソグラフィー技術によって、上記レジスト膜にＤＲＡＭ領域のワード線取り出しコンタクト用およびロジック領域の拡散層取り出し電極用の接続孔パターン（図示せず）を形成する。続いて、上記レジスト膜をエッチングマスクに用いて、上記エッチングストップ層２５、上記第１の絶縁膜２２およびキャップ絶縁膜８０を貫通してＤＲＡＭ領域のワード線１８上のシリサイド層２１、ロジック領域のトランジスタのシリサイド層５７、６７に達する接続孔２６、５８、６８を形成する。
【０２２４】
その後、上記レジスト膜を除去する。次に、通常のタングステンプラグの形成技術により上記接続孔２６、５８、６８に内面に窒化チタン膜からなる密着層８５を形成した後、接続孔２６、５８、６８内を埋め込むようにタングステン膜８６を形成する。その後ＣＭＰにより上記エッチングストップ層２５上の上記タングステン膜８６および密着層８５の余剰な部分を除去し、上記接続孔２６、５８、６８の内部に取り出し電極２７、５９、６９を形成する。
【０２２５】
次いで、上記取り出し電極２７、５９、６９を覆うように上記エッチングストップ層２５上の全面に第２の絶縁膜３１を例えば酸化シリコン膜を５０ｎｍ〜１５０ｎｍの厚さに堆積して形成する。
【０２２６】
その後、第２の絶縁膜３１上にレジスト膜（図示せず）を形成した後、リソグラフィー技術により上記レジスト膜にビットコンタクトを形成する位置に開口部（図示せず）を形成する。そのレジスト膜をマスクに用いたエッチングにより、図４９の（２３）に示すように、上記第２の絶縁膜３１、エッチングストッパ層２５にビットコンタクトホール３２およびローカル配線コンタクトホール３３を形成する。
【０２２７】
次いで、ビット線３４およびローカル配線３５を形成するための配線金属層を形成する。この配線金属層は、まず上記ビットコンタクトホール３２およびローカル配線コンタクトホール３３の内面および第２の絶縁膜３１上に、例えばチタン膜と窒化チタン膜を積層してなる密着層３６を形成する。さらにビットコンタクトホール３２およびローカル配線コンタクトホール３３を埋め込むようにして、上記密着層３６上に金属配線の主材料となるタングステン膜３７を成膜する。さらにタングステン膜３７上にキャップ層３８を例えば窒化シリコン膜で形成する。
【０２２８】
その後、通常のリソグラフィー技術とエッチング技術とによって上記キャップ層３８、タングステン膜３７、密着層３６をパターニングしてビットコンタクトホール３２を通じてビットコンタクトの取り出し電極２４に接続されるビット線３４と、ローカル配線コンタクトホール３３を通じて取り出し電極５９に接続されるローカル配線３５とが形成される。したがって、ビット線３４上およびローカル配線３５上にはキャップ層３８が形成される。
【０２２９】
その後、上記第２の絶縁膜３１上に、ビット線３４、ローカル配線３５等を覆うエッチングストッパ層４１をＡＬＤ窒化シリコン膜で、例えば３０ｎｍ〜５０ｎｍの厚さに形成する。
【０２３０】
次に、図５０の（２４）に示すように、上記エッチングストッパ層４１上に第３の絶縁膜４２を形成する。そして、第３の絶縁膜４２表面を例えばＣＭＰを用いて平坦化する。次に、上記第３の絶縁膜４２上にレジスト膜２１９を形成した後、リソグラフィー技術により記憶ノードコンタクトを開口するための開口パターン２２０を形成する。この開口パターン２２０は、実際の記憶ノードコンタクトが形成される接続孔の口径よりも大きく形成することができる。
【０２３１】
次いで、上記レジスト膜２１９をエッチングマスクに用いて、図５１の（２５）に示すように、記憶ノード上記第３の絶縁膜４２からエッチングストップ層２５までをエッチングして、コンタクトの取り出し電極２４、２４に達する記憶ノードコンタクトを形成する接続孔４３を形成する。このエッチングでは、上記レジスト膜２１９〔前記図５０の（２４）参照〕の他にキャップ層３８およびエッチングストッパ層４１がエッチングマスクとなっている。なお、上記エッチングストッパ層４１は、その一部がエッチングされるが、ビット線と記憶ノードコンタクトとの耐圧が確保される膜厚のサイドウォールとしてビット線３４の側壁に残る。その後上記レジスト膜２１９〔図５０の（２４）参照〕を除去する。
【０２３２】
次に、図５２の（２６）に示すように、上記接続孔４３内に取り出し電極２４に接続する記憶ノードコンタクト４４を形成する。この記憶ノードコンタクト４４は、例えば上記接続孔４３を埋め込むように上記第３の絶縁膜４２上にタングステン、チタン、窒化チタン、タンタル、窒化タンタル、酸化ルテニウム等を堆積して材料層を形成した後、第３の絶縁膜４２上の余剰な上記材料層を例えばＣＭＰによって除去することによって、接続孔４３内に残した上記材料層で形成される。
【０２３３】
次に、第３の絶縁膜４２上に上記記憶ノードコンタクト４４等を覆う第４の絶縁膜４５を形成する。次いで、第４の絶縁膜４５にキャパシタが形成される凹部４６を、その底部に上記記憶ノードコンタクト４４上面が露出するように形成する。
【０２３４】
その後、凹部４６内に、熱処理が不要なＭＩＭ（Ｍｅｔａｌ／ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造のキャパシタ９１を形成する。ＭＩＭ構造のキャパシタ９１は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極９２、９４には、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、誘電体膜９３にはＢＳＴ（ＢａＴｉＯ_３とＳｒＴｉＯ_３との混晶）系の膜が採用される。
【０２３５】
次いで、上記第４の絶縁膜４５上に、上記ＭＩＭ構造のキャパシタ９１を覆う第５の絶縁膜４７を形成する。その後、ＣＭＰによって上記第５の絶縁膜４７表面を平坦化する。次いで、第５の絶縁膜４７ないし第２の絶縁膜３１に、キャパシタ取り出し電極、ワード線取り出し電極、ローカル配線取り出し電極、ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極等を形成するための接続孔１１１、１１２、１１３、１１４〜１１６、１１７等を形成する。
【０２３６】
さらに、接続孔１１１、１１２、１１３、１１４〜１１６、１１７等に、キャパシタ取り出し電極１２１、ワード線取り出し電極１２２、ローカル配線取り出し電極１２３、ロジック領域の拡散層取り出し電極１２４〜１２６、ロジック領域のゲート取り出し電極１２７を形成する。さらに、第５の絶縁膜４７上に第６の絶縁膜４８を形成する。次いで、この第６の絶縁膜４８に各電極１２１〜１２７等に達する各配線溝１３１〜１３６を形成し、配線溝１３１〜１３６に配線１４１〜１４６を形成する。この配線１４１〜１４６は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。なお、上記電極１２１〜１２７および上記配線１４１〜１４６には、電極、配線、絶縁膜の材質によって、通常知られている密着層、バリア層が形成される。
【０２３７】
上記第２の半導体装置の製造方法では、ワード線（ゲート電極）１８上部の溝１４側壁側に溝部１８３を形成し、この溝部１８３を埋め込むようにワード線（ゲート電極）１８上の溝１４側壁にサイドウォール絶縁膜２０を形成することから、ワード線（ゲート電極）１８上にシリサイド層２１が形成されても。シリサイド層２１とゲート絶縁膜１６との距離はサイドウォール絶縁膜２０の溝部１８３に形成された部分によって十分に確保されるので、ゲート絶縁耐圧の劣化が抑制される半導体装置となる。
【０２３８】
上記第２の半導体装置の製造方法では、バッファ層７１を形成していることにより、その後、溝１４の底部における半導体基板１１にチャネル拡散層１５を形成する不純物を導入する際に、バッファ層７１がマスクとなって、選択的に溝１４の底部の半導体基板１１に不純物が導入され、チャネル拡散層１５が形成される。
【０２３９】
このように、溝１４下部とウエル拡散層１３との間の半導体基板１１にチャネル拡散層１５を形成することから、溝１４４とウエル拡散層１３との間の領域の不純物濃度は溝１４周囲の半導体基板１１の不純物濃度よりも高くなる。また、ソース・ドレインとなる拡散層１９下部の半導体基板１１濃度は極めて低くい状態に保つことができるので、ソース・ドレインとなる拡散層１９の接合の電界が弱められる。このため、ｐｐｍオーダーでの接合リークの抑制が可能になり、それによって、データ保持特性が極めてよくなる半導体装置が形成される。
【０２４０】
また、ゲート絶縁膜１６を介して半導体基板１１に形成された溝１４内に埋め込まれたワード線８上に、第１の絶縁膜２２を介してこのワード線１８にオーバラップする状態で、半導体基板１１表面に形成した拡散層１９に接続される取り出し電極を形成することから、ワード線１８上の第１の絶縁膜２２を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になる。それによって、拡散層１９に接続される取り出し電極２４との耐圧が確保される。そのため、メモリ素子の拡散層上の全面がコンタクトに使用されるので、実効面積を有効に使用できる。よって、セルデザインで実現可能な最低の抵抗値が実現されるので、コンタクト抵抗の低減が図れる。
【０２４１】
さらに、ワード線１８上層にシリサイド層２１を形成することから、ワード線１８の抵抗が低減され、遅延の問題が回避される。また、ロジック素子の拡散層５５、６５上にシリサイド層５７、６７を形成することから、この拡散層５５、６５へのコンタクト抵抗が低減される。
【０２４２】
また、半導体基板１１表面側に拡散層１９を形成し、その半導体基板１１に形成した溝１４内にゲート絶縁膜１６を介してワード線１８を埋め込むように形成することから、チャネルはワード線１８が形成されている溝１４底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【０２４３】
また、メモリ素子領域の拡散層１９を、その深さ方向に不純物濃度が薄くなるように形成することから、拡散層１９下部の半導体基板１１濃度をセルトランジスタに要求されるほどに濃くしなくともよいので、接合の電界が緩和され、メモリ素子のセル縮小化にともない厳しくなるデータ保持特性の性能が維持される。
【０２４４】
また、ロジック素子領域に形成するダミーゲート７６にポリシリコン層７３とダミー層７４との積層構造を用いることによって、メモリ素子領域の拡散層の取り出し電極を形成した後にダミー層７４を除去し、ダミーゲート７６のポリシリコン層７３に不純物をドーピングすることが可能になる。その後、熱処理を行い、金属ゲート電極形成膜８４で金属ゲート電極８４Ｇを形成することから、熱処理によるｐチャネルゲート電極におけるホウ素の突き抜けの問題が最小限に抑えられる。
【０２４５】
上記ＤＲＡＭ領域に用いた技術は、汎用ＤＲＡＭのメモリチップの製造にも適用することが可能である。
【０２４６】
【発明の効果】
以上、説明したように本発明の第１、第２の半導体装置およびその製造方法によれば、半導体基板に形成した溝内に形成されるワード線の上部で溝の側壁側に溝部を形成し、その溝部を埋め込むようにワード線（ゲート電極を含む）上の溝の側壁にサイドウォール絶縁膜を形成することから、このサイドウォール絶縁膜の溝部に形成された部分によってワード線上面のシリサイド層とゲート絶縁膜との物理的距離が十分に確保される。このため、デバイス特性に副作用を与えること無くゲート絶縁膜の耐圧劣化を防止することができる。ワード線上層にシリサイド層が形成されているので、ワード線抵抗の低減が図れ、微細加工化で問題となるワード線の遅延の問題が回避できる。
【０２４７】
また、半導体基板表面側に拡散層が形成され、その半導体基板に形成された溝内にゲート絶縁膜を介してワード線が埋め込まれているので、チャネルはワード線が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、メモリ素子領域のセルトランジスタの実効的なチャネル長が十分に確保されるため、バックバイアスを印加して短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【０２４８】
半導体基板に形成した溝内に埋め込まれたワード線上に、サイドウォール、絶縁膜等を介してこのワード線にオーバラップする状態で、半導体基板表面に形成した拡散層に接続される取り出し電極を形成するので、ワード線上の絶縁膜等によって、拡散層と取り出し電極との耐圧を確保することができる。そのため、ワード線よりも高い位置にあるメモリ素子領域の拡散層上の全面をコンタクトに使用できるようになるので、実効面積を有効に使用できる。よって、セルデザインで実現可能な最低の抵抗値を実現することができ、コンタクト抵抗の低減が図れる。
【０２４９】
したがって、上部投影デザイン的に、メモリ素子領域の拡散層の取り出し電極と、ワード線（ゲート電極）とがオーバラップすることが可能となり、セルの微細化が可能になる。すなわち、基板面方向にはワード線と取り出し電極間の耐圧確保のための距離が必要なくなる。よって、メモリ素子の拡散層上の全面がコンタクトに使用できるので、実効面積を有効に使用でき、セルデザインで実現可能な最低の抵抗値が実現され、コンタクト抵抗の低減が図れる。
【０２５０】
また、メモリ素子領域の拡散層はその濃度が深さ方向に薄くなるように形成されるので、この拡散層下部の基板濃度をセルトランジスタに要求されるほど濃くする必要がない。そのため、この拡散層の接合の電界を緩和することが可能になり、メモリ素子領域のセル縮小化でますます厳しくなるデータ保持特性の性能を維持することが可能になる。
【０２５１】
また、第２の半導体装置およびその製造方法によれば、ロジック素子の拡散層上にシリサイド層が形成されているので、この拡散層へのコンタクト抵抗を低減することができる。
【０２５２】
さらに、ロジック領域の高駆動力トランジスタを実現するためのいわゆるリプレースメントゲート電極を有するロジックトランジスタとメモリ素子との１チップ化が実現される。これによって、ロジック領域のゲートは、熱処理に対するケアが不要となり、ゲート絶縁膜に高誘電率材料を用いることが可能となり、ゲート電極をポリメタル構造で形成することが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る実施の形態の一例を示す概略構成断面図である。
【図２】図１のＡ部拡大概略図である。
【図３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１）である。
【図４】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２）である。
【図５】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（３）である。
【図６】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（４）である。
【図７】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（５）である。
【図８】図７のＢ部拡大概略図である。
【図９】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（６）である。
【図１０】図９のＣ部拡大概略図である。
【図１１】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（７）である。
【図１２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（８）である。
【図１３】図１２のＤ部拡大概略図である。
【図１４】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（９）である。
【図１５】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１０）である。
【図１６】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１１）である。
【図１７】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１２）である。
【図１８】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１３）である。
【図１９】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１４）である。
【図２０】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１５）である。
【図２１】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１６）である。
【図２２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１７）である。
【図２３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１８）である。
【図２４】本発明の半導体装置に係る実施の形態の一例を示す概略構成断面図である。
【図２５】図２４のＥ部拡大概略図である。
【図２６】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１）である。
【図２７】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２）である。
【図２８】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（３）である。
【図２９】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（４）である。
【図３０】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（５）である。
【図３１】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（６）である。
【図３２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（７）である。
【図３３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（８）である。
【図３４】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（９）である。
【図３５】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１０）である。
【図３６】図３５のＦ部拡大概略図である。
【図３７】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１１）である。
【図３８】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１２）である。
【図３９】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１３）である。
【図４０】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１４）である。
【図４１】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１５）である。
【図４２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１６）である。
【図４３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１７）である。
【図４４】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１８）である。
【図４５】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１９）である。
【図４６】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２０）である。
【図４７】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２１）である。
【図４８】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２２）である。
【図４９】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２３）である。
【図５０】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２４）である。
【図５１】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２５）である。
【図５２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２６）である。
【符号の説明】
１１…半導体基板、１４…溝、１５…チャネル拡散層、１６…ゲート絶縁膜、１８…ワード線（ゲート電極も含む）、１９…拡散層、２０…サイドウォール絶縁膜、２１…シリサイド層、

Claims (8)

1. 半導体基板と、
   前記半導体基板に形成された溝と、
   前記溝の底部の前記半導体基板に形成されたチャネル拡散層と、
   前記溝内にゲート絶縁膜を介して埋め込まれたゲート電極と、
   前記ゲート電極上部の前記溝側壁側に形成した溝部と、
   前記溝部内を埋め込み前記ゲート電極上の前記溝の側壁に形成したサイドウォール絶縁膜と、
   前記溝側壁の前記半導体基板表面側に形成された拡散層と、
   前記サイドウォール絶縁膜の底部よりも高い位置で前記ゲート電極上層に形成されたシリサイド層と
   を備えたことを特徴とする半導体装置。
2. 前記半導体基板に形成された素子分離領域により分離された前記半導体基板中にウエル拡散層が形成され、
   前記溝は前記ウエル拡散層上に前記半導体基板の一部を残した状態で前記半導体基板および前記素子分離領域に形成され、
   前記チャネル拡散層は前記溝の底部と前記ウエル拡散層との間の前記半導体基板に形成された
   ことを特徴とする請求項１記載の半導体装置。
3. 半導体基板のワード線を形成する位置に溝を形成する工程と、
   前記溝の底部の前記半導体基板にチャネル拡散層を形成する工程と、
   前記溝内および前記半導体基板上にゲート絶縁膜を形成する工程と、
   前記溝の内壁を含む前記半導体基板上に第１導電層を形成する工程と、
   前記半導体基板上に前記第１導電層を介して前記溝を埋め込む第２導電層を形成する工程と、
   前記溝の内部における前記第１導電層が前記第２導電層よりも低くなるように前記溝の上部および前記半導体基板上の前記第１導電層および前記第２導電層を除去して、前記溝内部に残した前記第１導電層と前記第２導電層とでゲート電極を形成するとともに、前記溝側壁と前記第２導電層との間に溝部を形成する工程と、
   前記溝側壁上部の前記半導体基板に拡散層を形成する工程と、
   前記溝部の内部を埋め込むとともに前記ゲート電極上の前記溝側壁にサイドウォール絶縁膜を形成する工程と、
   前記ゲート電極上層にシリサイド層を形成する工程と
   を備えたことを特徴とする半導体装置の製造方法。
4. 前記第１導電層は前記第２導電層よりもエッチングレートが速い膜からなる
   ことを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記半導体基板に形成された素子分離領域により分離された前記半導体基板中にウエル拡散層を形成し、
   前記溝は前記ウエル拡散層上に前記半導体基板の一部を残した状態で前記半導体基板および前記素子分離領域に形成し、
   前記チャネル拡散層は前記溝の底部と前記ウエル拡散層との間の前記半導体基板に形成する
   ことを特徴とする請求項３記載の半導体装置の製造方法。
6. メモリ素子とロジック素子とを同一半導体基板上に形成した半導体装置において、
   前記メモリ素子のトランジスタは、
   半導体基板に形成された素子分離領域と、
   前記素子分離領域により分離された前記半導体基板中に形成されたウエル拡散層と、
   前記半導体基板および前記素子分離領域に形成されたもので前記ウエル拡散層上に前記半導体基板の一部を残した状態で形成された溝と、
   前記溝の底部と前記ウエル拡散層との間の前記半導体基板に形成されたチャネル拡散層と、
   前記溝内にゲート絶縁膜を介して埋め込まれたワード線と、
   前記ワード線上部の前記溝側壁側に形成した溝部と、
   前記溝部内を含み前記ワード線上の前記溝の側壁に形成したサイドウォール絶縁膜と、
   前記溝側壁の前記半導体基板表面側に形成された拡散層と、
   前記サイドウォール絶縁膜の底部よりも高い位置で前記ワード線上層に形成されたシリサイド層と、
   前記ワード線上に絶縁膜を介して前記ワード線にオーバラップする状態で前記拡散層に接続された取り出し電極とを備えたもので、
   前記ロジック素子のトランジスタは、
   前記半導体基板上に形成されたもので、ポリシリコン電極と金属系電極とが積層されたポリメタル構造のゲート電極と、
   前記ゲート電極の両側における前記半導体基板表面側に形成された拡散層と、
   前記拡散層上層に形成されたシリサイド層とを備えたものである
   ことを特徴とする半導体装置。
7. メモリ素子とロジック素子とを同一半導体基板上に形成する半導体装置の製造方法において、
   前記半導体基板に素子分離領域を形成した後該半導体基板上にバッファ層を形成する工程と、
   前記素子分離領域によって分離されたメモリ素子領域の前記半導体基板中にウエル拡散層を形成する工程と、
   前記ウエル拡散層上に前記半導体基板の一部を残した状態で前記バッファ層および前記半導体基板および前記素子分離領域のワード線を形成する位置に溝を形成する工程と、
   前記溝の底部と前記ウエル拡散層との間の前記半導体基板にチャネル拡散層を形成する工程と、
   前記溝内および前記半導体基板上にゲート絶縁膜を形成する工程と、
   メモリ素子領域の前記溝の内壁を含む前記半導体基板上に第１導電層を形成する工程と、
   前記半導体基板上に前記第１導電層を介して前記溝を埋め込む第２導電層を形成する工程と、
   前記素子分離領域によって分離されたロジック素子領域の前記半導体基板にウエル拡散層を形成する工程と、
   前記半導体基板上に前記溝を埋め込むポリシリコン層と該ポリシリコン層とのエッチング選択性を有する材料からなるダミー層を順に形成する工程と、
   前記ポリシリコン層と前記ダミー層とを加工して、ロジック素子領域の半導体基板上に前記ゲート絶縁膜を介して、前記ポリシリコン層と前記ダミー層とでダミーゲートを形成する工程と、
   前記溝の内部における前記第１導電層が前記第２導電層よりも低くなるように前記溝の上部および前記半導体基板上の前記第１導電層および前記第２導電層を除去して、前記溝内部に残した前記第１導電層と前記第２導電層とでワード線を形成するとともに、前記溝側壁と前記第２導電層との間に溝部を形成する工程と、
   前記溝側壁上部の前記半導体基板に拡散層を形成する工程と、
   前記ダミーゲートの両側の半導体基板表面にロジック素子の低濃度拡散層を形成する工程と、
   前記ダミーゲートの側壁にサイドウォール絶縁膜を形成する工程と、
   前記ダミーゲートの両側の半導体基板に前記ダミーゲート側に前記低濃度拡散層を介して拡散層を形成する工程と、
   前記溝部の内部を埋め込むとともに前記ワード線上の前記溝側壁にサイドウォール絶縁膜を形成する工程と、
   前記ワード線上層および前記ロジック素子の拡散層上層にシリサイド層を形成する工程と、
   前記溝の上部を埋め込むとともに前記ダミーゲートを覆うように絶縁膜を形成する工程と、
   前記ワード線上に前記絶縁膜を介して前記ワード線にオーバラップする状態でメモリ素子領域に形成した前記拡散層に達する接続孔を形成する工程と、
   前記接続孔内に取り出し電極を形成する工程と、
   前記絶縁膜表面を平坦化するとともに前記ダミーゲートの上部を露出させ、さらに前記ダミー層を除去して前記ポリシリコン層を露出させてゲート溝を形成する工程と、
   前記ダミーゲートのポリシリコン層に不純物をドーピングする工程と、
   前記取り出し電極及び前記ポリシリコン層を活性化する熱処理を行う工程と、
   前記ゲート溝に金属系電極を形成する工程と
   を備えたことを特徴とする半導体装置の製造方法。
8. 前記第１導電層は前記第２導電層よりもエッチングレートが速い導電膜からなる
   ことを特徴とする請求項７記載の半導体装置の製造方法。

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