KR100198674B1 - 씨모스펫 및 그 제조방법 - Google Patents
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Abstract
본 발명은 씨모스펫(CMOSFIT)에 관한 것으로 특히, 씨모스펫의 공정단순화 및 듀얼 게이트 전극의 성능 향상에 적당한 씨모스펫 및 그 제조방법에 관한 것이다.
이와같은 본 발명 씨모스펫은 제1, 제2도전형 웰이 형성된 제1도전형 반도체 기판; 상기 제1, 제2도전형 웰의 계면에 형성된 격리절연막; 상기 제2도전형 웰 상부 소정영역에 제1도전형 전극으로 형성된 제1게이트 전극; 상기 제1도전형 웰 상부 소정영역에 제2도전형 전극과 확산방지막 및 제1도전형 전극이 차례로 형성된 것으로 구성된 제2게이트 전극; 상기 제1, 제2게이트 전극의 측면에 형성된 측벽 스페이서; 상기 제1게이트 전극 측면 아래의 제2도 전형 웰에 형성된 제1도전형 저농도 불순물 확산영역; 상기 제2게이트 전극 측면 아래의 제1도전형 웰에 형성된 제2도전형 저농도 불순물 확산영역; 상기 제1게이트 전극 및 측벽 스페이서 측면 아래의 제2도전형 웰에 형성된 제1도전형 고농도 불순물 확산영역; 상기 제2게이트 전극 및 측벽 스페이서 측면 아래의 제1도전형 웰에 형성된 제2도전형 고농도 불순물 확산영역; 그리고, 제1, 제2게이트 전극의 상층면 및 고농도 불순물 확산영역 상부 반도체 기판의 계면에 형성되는 실리사이드를 포함한다.
Description
본 발명은 씨모스펫(CMOSFET)에 관한 것으로 특히, 씨모스펫의 공정단순화 및 듀얼(dual)게이트 라인의 성능 향상에 적당한 씨모스펫 및 그 제조방법에 관한 것이다.
반도체 집적회로에 있어서 좋은 회로동작 성능과 높은 집적도를 얻기 위하여 집적회로를 구성하는 모스펫의 크기를 줄이기 위한 노력의 결과로 반도체 집적회로의 기술이 마이크론 이하로 스케일 다운(SCALE DOWN)되었다. 따라서 모스펫에 있어서는 게이트 라인의 폭이 얇게 되었으며 게이트 라인의 미세화에 의한 배선저항의 증가와 게이트 라인간의 간격 또한 축소되어 게이트 라인간의 기생 커패시턴스도 크게 증가하여 회로의 신호전달 속도가 크게 저하되게 되었다. 즉, 회로의 신호 전달 속도에 영향을 미치는 딜레이 타임(Delay Time)은 게이트 라인의 저항인 R과 게이트 라인간의 기생 커패시턴스인 C의 곱인 RC로 표시되는데 그에따라 회로의 신호전달속도를 향상시키기 위하여 게이트 전극의 저항을 낮추어야만 한다. 이에따라 게이트 전극의 선저항을 낮추는 방법으로 게이트 전극을 구성하는 물질을 기존의 폴리실리콘에서 폴리실리콘 위에 실리사이드를 증착한 폴리사이드(Polycide)구조를 이용하게 되었다.
한편, 씨모스펫에 있어서는 집적화가 거듭되면서 단일 소자의 크기가 줄어듦에따른 모스펫의 특성중 숏채널효과에 의한 핫 캐리어의 문제를 해결하기 위해 LDD 구조를 모스펫에 적용하여 개선하였으나 피모스(PMOS)의 경우에는 게이트 전극에 엔모스(NM7)와 동일한 n형 불순물이 도핑되어 있기 때문에 소오스와 드레인간의 전류이동이 채널의 표면에서 이뤄지지 않고 벌크(bulk)내에서 이뤄지는 특성이 있다. 그에따라 피모스펫에 있어서는 소오스와 드레인간의 낮은 펀치스루 브레이크 다운 볼테이지의 문제를 해결하기 위하여 게이트 전극에 p형 불순물 이온을 도핑하여 사용하게 되었는데 이름하여 듀얼(dual) 게이트 씨모스회로라 한다.
이와같은 듀얼 게이트 씨모스펫에서도 역시 집적도 증가에 따른 신호전달속도 저하의 문제를 해결하기 위하여 폴리사이드 구조를 이용한 게이트 구조가 필요하게 되었는데 폴리사이드 게이트는 게이트의 구조상 폴리실리콘 상층에 형성하는 실리사이드 구조에 의해 고온공정시 폴리실리콘에 도핑된 불순물이 실리사이드로 확산되며 이후 실리사이드를 통하여 불순물이 쉽게 확산되는 현상이 발생하게 된다. 이때, 폴리실리콘 보다 확산이 잘되는 것으로 알려져 있는 실리사이드로 인하여 n형 게이트와 P형 게이트의 경계에서 각 도펀트(dopant)들이 상호 이동하여 모스펫의 문턱전압(threshold voltage)이 크게 변하는 문제점이 발생하게 된다. 그와같은 문제점을 해결하기 위하여 실리사이드와 폴리실리콘의 계면에 확산방지막을 형성하는 기술이 출현하게 되었는데, 이는 게이트 전극의 구조를 실리사이드/TiN/폴리실리콘층으로 형성된 3층 구조의 폴리사이드로 형성하는 것이다.
이와같은 종래 듀얼 게이트를 이용한 씨모스펫의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
제1a도 내지 제1n도는 종래 씨모스펫의 제조공정 단면도이다.
먼저, 제1a도에 나타낸 바와 같이 n형 반도체 기판(1)상에 통상의 공정으로 P형 웰(2), n형 웰(3) 및 필드 산화막(4)을 형성한다.
제1b도에 나타낸 바와 같이 상기 반도체 기판(1)전면에 게이트 산화막(5) 및 언도프드(undoped) 폴리 실리콘층(6)을 형성한다.
제1c도에 나타낸 바와 같이 상기 폴리실리콘층(6)전면에 감광막(PR1)을 형성한후 노광 및 현상공정으로 P형 꿸(2)영역 상층의 폴리실리콘층(6)을 선택적으로 노출시킨다. 그다음, 노출된 P형 웰(2)영역 상층의 폴리실리콘층(6)에 인(phosphorus)이온을 주입하여 n형 폴리실리콘층(6a)으로 형성한다.
제1d도에 나타낸 바와 같이 상기 감광막(PR1)을 제거한후 감광막(PR2)을 전면에 증착한후 노광 및 현상공정으로 n형 웰(3)영역 상층의 폴리실리콘층(6)을 선택적으로 노출시킨다. 그다음, 노출된 폴리실리콘층(6)에 붕소(boron)이온을 주입하여 p형 폴리실리콘층(6b)으로 형성한다.
제1e도에 나타낸 바와 같이 상기 감광막(PR, )을 제거한후 n, p형 폴리실리콘층(6a)(6b)전면에 확산방지막인 TiN층(7) 및 제1실리사이드인 WSi2(8)을 차례로 형성한다.
제1f도에 나타낸 바와 같이 상기 WSi2층(5)상에 감광막(PR, )을 증착한후 노광 및 현상공정으로 게이트 전극 형성영역을 정의한후 게이트 전극 형성영역을 제외한 각 웰 상층의 감광막(PR3)을 선택적으로 제거한다.
제1g도에 나타낸 바와 같이 상기 패터닝된 감광막(PR3)을 마스크로 이용한 식각공정으로 WSi2층(8), TiN층(7) 및 n, p형 폴리실리콘층(6a)(6b)을 선택적으로 식각하여 P형 웰(2)상층에는 n형 플리실리콘층(6a), TiN층(7) 및 WSi2층(8)으로 이루어진 제1게이트 전극(9)을 형성하고 n형 웰(3)상층에는 p형 폴리실리콘층(6b), TiN층(7) 및 WSi2층(8)으로 이루어진 제2게이트 전극(10)을 형성한다.
제1h도에 나타낸 바와 같이 상기 감광막(PR3)을 제거한후 감광막(PR4)을 이용하여 n형 웰(3)영역만 선택적으로 마스킹한다. 그다음 p형 웰(2)영역 상층에 형성된 제1게이트 전극(9)을 마스크로 제1게이트 전극(9)측면의 기판에 인(P)이온을 주입한다.
제1i도에 나타낸 바와 같이 상기 감광막(PR4)을 제거한후 감광막(PR5)을 이용하여 P형 웰(3)영역만 선택적으로 마스킹한다. 그다음 n형 웰(3)영역 상층에 형성된 제2게이트 전극(10)을 마스크로 제2게이트 전극(10)측면의 기판에 보론(B)이온을 주입한다.
제1j도에 나타낸 바와 같이 상기 감광막(PR5)을 제거한후 불순물 이온들을 활성화시켜 제1게이트 전극(9)의 측면 반도체 기판(1)으로는 n형 저농도 불순물 확산영역(11)을 형성하고 제2게이트 전극(10)의 측면 반도체 기판(1)으로는 p형 저농도 불순물 확산영역(12)을 형성한다. 즉, 각 웰(2)(3)의 게이트 전극 측면에 LDD영역을 형성하는 것이다. 그다음, 상기 제1, 제2게이트 전극(9)(10)을 포함한 기판 전면에 산화막을 형성한후 에치백하여 제1, 제2게이트 전극(9)(10)측면에 측벽 스페이서(13)로 형성한다.
제1k도에 나타낸 바와 같이 감광막(PR6)을 이용하여 n형 웰(3)영역을 선택적으로 마스킹한후 노출된 P형 웰(2)영역에 제1게이트 전극(9) 및 측벽 스페이서(13)를 마스크로 비소(As)이온을 주입한다.
제1l도에 나타낸 바와 같이 상기 감광막(PR6)을 제거한후 다시 감광막(PR7)을 이용하여 P형 웰(2)영역을 선택적으로 마스킹한후 노출된 n형 웰(3)영역에 제2게이트 전극(10) 및 측벽 스페이서(13)를 마스크로 BF2이온을 주입한다.
제1m도에 나타낸 바와 같이 상기 상기 감광막(PR7)을 제거한후 비소(As)이온 및 BF2이온들을 활성화시켜 제1게이트 전극(9) 및 측벽 스페이서(13)의 측면 반도체 기판(1)으로는 n형 고농도 불순물 확산영역(14)을 형성하고 제2게이트 전극(10) 및 측벽 스페이서(13)의 측면 반도체 기판(1)으로는 p형 고농도 불순물 확산영역(15)을 형성한다. 즉, 소오스/드레인 영역을 형성하는 것이다. 그다음, 상기 제1, 제2게이트 전극(9)(10) 및 측벽 스페이서(13)를 포함한 기판 전면에 Ti층(16) 을 형성한다.
제1n도에 나타낸 바와 같이 상기 반도체 기판(1) 전면을 열처리(anneal)하여 고농도 불순물 확산영역(14)(15)과 Ti층(16)의 계면에 제2실리사이드인 TiSi2층(17)을 형성한다. 이어서 반응하지 않은 Ti층(16)을 제거한다.
이상에서와 같은 종래 듀얼 게이트를 이용한 씨모스펫에 있어서는 다음과 같은 문제점이 있었다.
첫째, p형 및 n형의 듀얼 게이트 전극을 형성하는 공정이 게이트 전극으로 사용할 각 폴리실리콘층에 대한 이온주입공정을 필요로하여 그에 따른 감광막을 이용한 마스킹 공정 등을 추가하여야 하는등 공정이 복잡하여 생산성이 저하되었다.
둘째, 게이트 전극의 저항을 낮추기 위하여 폴리실리콘층에 불순물 이온을 주입하였으나 폴리실리콘층에 대한 불순물 이온의 주입공정으로 플리실리콘층내의 불순물 확산농도가 균일하지 못해 게이트 전극의 저항이 증가할 수 있어 트랜지스터의 동작특성이 불량하므로 고집적 소자로서의 신뢰도가 저하되었다.
셋째, 게이트 전극 및 소오스/드레인 영역에 대한 실리사이드층 형성공정이 게이트 전극 상층에 대한 제1실리사이드인 WSi7층 형성공정과 소오스/드레인 영역상층에 대한 제2실리사이드인 TiSi2층 형성공정등으로 그 공정이 두 번에 걸쳐서 이루어지므로 생산성이 저하되었다.
본 발명은 상기한 바와 같은 종래 듀얼 게이트 구조 씨모스펫의 문제점들을 해결하기 위하여 안출한 것으로 게이트 전극상층과 소오스/드레인 영역 상층에 실리사이드를 형성하는 공정이 한 번에 이루어지는 씨모스펫 및 그 제조방법을 제공하는데 그 목적이 있다. 또한, 피모스펫의 게이트 전극을 형성하는 공정시 피모스펫의 게이트 전극 형성물질을 도프드(doped)폴리실리콘층을 사용하므로써 균일한 농도를 갖는 피모스펫의 게이트 전극을 형성하여 신뢰도있는 피모스펫을 제공하는데 다른 목적이 있다.
제1a도 내지 제1n도는 종래 씨모스펫의 제조공정 단면도.
제2도는 본 발명에 따른 씨모스펫의 구조 단면도.
제3a도 내지 제3l도은 본 발명에 따른 씨모스펫의 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : p형 웰
22 : n형 웰 23 : 격리 절연막
24 : 게이트 산화막 25 : 도프드 폴리실리콘층
25a : n형 제1폴리실리콘층 26 : 확산방지막
27 : n형 제2폴리실리콘층 28 : 제1게이트 전극
29 : 제2게이트 전극 30 : n형 저농도 불순물 확산영역
31 : p형 저농도 불순물 확산영역 32 : 측벽 스페이서
33 : n형 고농도 불순물 확산영역 34 : p형 고농도 불순물 확산영역
35 : 고융점 금속 36 : 실리사이드막
본 발명 씨모스펫은 제1, 제2도전형 웰이 형성된 제1도전형 반도체 기판; 상기 제1, 제2도전형 웰의 계면에 형성된 격리절연막; 상기 제2도전형 웰 상부 소정영역에 제1도전형 전극으로 형성된 제1게이트 전극; 상기 제1도전형 웰 상부 소정영역에 제2도전형 전극과 확산방지막 및 제1도전형 전극이 차례로 형성된 것으로 구성된 제2게이트 전극; 상기 제1, 제2게이트 전극의 측면에 형성된 측벽 스페이서; 상기 제1게이트 전극 측면 아래의 제2도전형 웰에 형성된 제1도전형 저농도 불순물 확산영역; 상기 제2게이트 전극 측면 아래의 제1도전형 웰에 형성된 제2도전형 저농도 불순물 확산영역; 상기 제1게이트 전극 및 측벽 스페이서 측면 아래의 제2도전형 웰에 형성된 제1도전형 고농도 불순물 확산영역; 상기 제2게이트 전극 및 측벽 스페이서 측면 아래의 제1도전형 웰에 형성된 제2도전형 고농도 불순물 확산영역; 그리고, 제1, 제2게이트 전극의 상층면 및 고농도 불순물 확산영역이 형성된 반도체 기판의 계면에 형성되는 실리사이드를 포함한다. 또한 상기와 같은 본 발명 씨모스펫의 제조방법은 제1도전형의 반도체 기판에 선택적으로 제1도전형 웰 및 제2도전형 웰을 형성하는 단계; 상기 제1도전형 웰과 제2도전형 웰의 계면에 격리 절연막을 형성하는 단계; 상기 제2도전형 웰 상부 소정영역에 제1도전형 전극을 사용하여 제1게이트 전극을 형성하고 제1도전형 웰 상부 소정영역 제2도전형 전극과 확산방지막 및 제1도전형 전극을 차례로 형성하여 제2게이트 전극을 형성하는 단계; 상기 제1게이트 전극 양측면 제2도전형 웰에 제1도전형 저농도 불순물 확산영역을 형성하는 단계; 상기 제2게이트 전극 양측면 제1도전형 웰에 제2도전형 저농도 불순물 확산영역을 형성하는 단계; 상기 제1, 제2게이트 전극 측면에 측벽 스페이서를 형성하는 단계; 상기 제1게이트 전극 및 측벽 스페이서 아래의 양측면 제2도전형 웰에 제1도전형 고농도 불순물 확산영역을 형성하는 단계; 상기 제2게이트 전극 및 측벽 스페이서 아래의 양측면 제1도전형 웰에 제2도전형 고농도 불순물 확산영역을 형성하는 단계; 상기 제1, 제2게이트 전극을 포함한 기판전면에 고융점금속을 형성하는 단계; 상기 기판전면을 열처리하여 제1, 제2게이트 전극의 상층면 및 고농도 불순물 확산영역 상부 반도체 기판 계면의 고융점금속을 실리사이드로 형성하는 단계를 포함하여 이루어진다.
이하에서, 본 발명에 따른 씨모스펫 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
제2도는 본 발명에 따른 씨모스펫의 구조단면도이다.
본 발명에 따른 씨모스펫은 제2도에 나타낸 바와 같이 제1도전형의 반도체 기판(20)에 선택적으로 p형 웰(21) 및 n형 웰(22)이 형성되고 상기 p형 및 n형 웰(21)(22)의 계면에 격리절연막(23)이 형성된다. 그리고 상기 p형 웰(21) 상부 소정영역에 n형 제1폴리실리콘층(25a) 및 n형 제2폴리실리콘층(27)으로 구성된 제1게이트 전극(28)이 형성되고 상기 n형 웰(22) 상부 소정영역에 p형 도프드 폴리실리콘층(25)과 확산방지막(26) 및 n형 제2폴리실리콘층(27)이 차례로 형성된 것으로 구성된 제2게이트 전극(29)이 형성되며 상기 제1, 제2게이트 전극(28)(29)의 측면에 측벽 스페이서(32)가 형성된다. 또한, 상기 제1게이트 전극(28) 측면 아래의 p형 웰(21)에 n형 저농도 불순물 확산영역(30)이 형성되고 상기 제2게이트 전극(29) 측면 아래의 n형 웰(22)에 p형 저농도 불순물 확산영역(31)이 형성되며 상기 제1게이트 전극(28) 및 제1게이트 전극(28) 측면의 측벽 스페이서(32) 측면 아래의 P형 웰(21)에 n형 고농도 불순물 확산영역(33)이 형성된다. 그리고, 상기 제2게이트 전극(29) 및 제2게이트 전극(29) 측면의 측벽 스페이서(32) 측면 아래의 p형 웰(21)에 n형 고농도 불순물 확산영역(34)이 형성되며 상기 제1, 제2게이트 전극(28)(29)의 상층면과 p형 및 n형 고농도 불순물 확산영역(33)(34)이 형성된 반도체 기판(20)의 계면에 실리사이드(36)가 형성되는 것으로 구성된다.
상기와 같은 구조의 본 발명에 따른 듀얼 게이트 구조 씨모스펫의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
제3a도 내지 제31도은 본 발명에 따른 씨모스펫의 제조공정 단면도이다.
먼저, 제3a도에 나타낸 바와 같이 n형 반도체 기판(20)상에 통상의 공정으로 P형 웰(21) 및 n형 웰(22)을 형성한후 P형 웰(21) 및 n형 웰(22)의 계면에 격리 절연막(23)을 형성한다.
제3b도에 나타낸 바와 같이 상기 격리 절연막(23)을 포함한 반도체 기판(20) 전면에 게이트 산화막(24)과 도프드(doped)폴리실리콘층(25) 및 확산방지막(26)을 형성한다. 이때, 상기 도프드 폴리실리콘층(25)은 p형 불순물이온으로써 보론(boron) 이온이 도프드된 폴리실리콘층을 500∼1000Å의 두께로 형성한다. 그리고, 확산방지막(26)으로는 TiN을 스퍼터링법을 사용하여 100∼500Å의 두께로 형성한다.
제3c도에 나타낸 바와 같이 상기 확산방지막(26)전면에 감광막(PR10)을 형성한후 노광 및 현상공정으로 P형 웰(21)영역 상층의 확산방지막(26)을 선택적으로 노출시킨다. 그다음, 노출된 확산방지막(26)을 선택적으로 제거한다. 그리고, 노출된 p형 웰(21)영역 상층의 도프드 폴리실리콘층(25)에 인(phosphorus)이온을 주입하여 n형 제1폴리실리콘층(25a)으로 형성한다. 이때, 인(P)이온의 주입공정을 생략하여도 무방하다.
제3d도에 나타낸 바와 같이 상기 감광막(PR10)을 제거한후 n형 제1폴리실리콘층(25a) 및 확산방지막(26)전면에 n형 제2폴리실리콘층(27) 및 감광막(PR10)을 차례로 형성한후 노광 및 현상공정으로 각 웰 상층의 게이트 전극 형성영역을 정의하여 감광막(PR11)을 패터닝한다.
제3e도에 나타낸 바와 같이 상기 패터닝된 감광막(PR11)을 마스크로 이용한 식각공정으로 p형 웰(21)영역 상층에서는 n형 제2폴리실리콘층(27) 및 n형 제1폴리실리콘층(25a)을 선택적으로 제거하여 제1게이트 전극(28)을 형성하고 n형 웰(21) 상층에서는 n형 제2폴리실리콘층(27)과 확산방지막(26) 및 도프드 폴리실리콘층(25)을 차례로 제거하여 제2게이트 전극(29)을 형성한다. 그다음, 감광막(PR11)을 제거한다.
제3f도에 나타낸 바와 같이 상기 제1, 제2게이트 전극(28)(29)을 포함한 기판 전면에 감광막(PR12)을 형성한후 선택적으로 패터닝하여 n형 웰(22)영역만 마스킹한다. 그다음 P형 웰(21)영역 상층에 형성된 제1게이트 전극(28)을 마스크로 제1게이트 전극(28)측면의 기판에 인(P)이온을 주입한다
제3g도에 나타낸 바와 같이 상기 감광막(PR12)을 제거한후 감광막(PR13)을 이용하여 p형 웰(21)영역만 선택적으로 마스킹한다. 그다음 n형 웰(22)영역 상층에 형성된 제2게이트 전극(29)을 마스크로 제2게이트 전극(29)측면의 기판에 보론(B) 이온을 주입한다.
제3h도에 나타낸 바와 같이 상기 감광막(PR13)을 제거한후 상기 보론(B)이온 및 인(P)이온을 활성화시켜 제1게이트 전극(28)의 측면 반도체 기판(20)으로는 n형 저농도 불순물 확산영역(30)을 형성하고 제2게이트 전극(29)의 측면 반도체 기판(20)으로는 p형 저농도 불순물 확산영역(31)을 형성한다. 즉, 각 웰(21)(22)에 LBD(Lightly Doped Drain)영역을 형성하는 것이다. 그다음, 상기 제1, 제2게이트 전극(28)(29)을 포함한 기판 전면에 절연막을 형성한후 에치백하여 제1, 제2게이트 전극(28)(29)측면에 측벽 스페이서(32)로 형성한다.
제3i도에 나타낸 바와 같이 감광막(PR14)이용하여 n형 웰(22)영역을 선택적으로 마스킹한후 노출된 p형 웰(21)영역에 제1게이트 전극(29) 및 측벽 스페이서(32)를 마스크로 비소(As)이온을 주입한다.
제3j도에 나타낸 바와 같이 상기 감광막(PR14)을 제거한후 다시 감광막(PR15)을 이용하여 P형 웰(21)영역을 선택적으로 마스킹한후 노출된 n형 웰(22)영역에 제2게이트 전극(29) 및 측벽 스페이서(32)를 마스크로 BF2이온을 주입한다.
제3k도에 나타낸 바와 같이 상기 감광막(PR15)을 제거한후 비소(As)이온 및 BF2이온들을 활성화시켜 제1게이트 전극(28) 및 측벽 스페이서(32)의 측면 반도체 기판(20)으로는 n형 고농도 불순물 확산영역(33)을 형성하고 제2게이트 전극(29) 및 측벽 스페이서(32)의 측면 반도체 기판(20)으로는 p형 고농도 불순물 확산영역(34)을 형성한다. 즉, 소오스/드레인 영역으로 사용할 불순물 확산영역을 형성하는 것이다. 그다음, 상기 제1, 제2게이트 전극(28)(29) 및 측벽 스페이서(32)를 포함한 기판 전면에 고융점금속(35)을 형성한다. 이때, 고융점금속(35)은 티탄(Ti) 또는 코발트(Co)중 어느 하나를 사용하여 형성한다.
제3l도에 나타낸 바와 같이 상기 반도체 기관(20) 전면을 열처리(anneal)하여 고농도 불순물 확산영역(33)(34)이 형성된 반도체 기판(20)계면과 제1, 제2게이트 전극(28)(29)의 상층 계면에 실리사이드막(36)을 동시에 형성한다. 그다음, 반응하지 않은 고융점금속(35)을 선택적으로 제거한다.
본 발명의 듀얼 게이트 씨모스펫에 있어서는 다음과 같은 효과가 있다.
첫째, p형 및 n형으로 듀얼 게이트 전극을 형성하는 공정시 각 폴리실리콘층을 도프드 폴리실리콘층을 사용하여 형성하므로 이온주입후 식각공정을 진행하였던 종래에 비해 포토리소그래피공정, 이온주입공정등이 축소되어 생산성을 향상시킬수 있다.
둘째, 이온주입법에 비해 불순물 확산농도가 균일한 도프드 폴리실리콘층을 듀얼 게이트 전극의 재료로 사용하므로 트랜지스터로서의 동작특성에 대한 신뢰도를 높여 게이트 전극의 배선저항을 낮출 수 있어 고속동작에 유리한 반도체 소자를 제공할 수 있다.
셋째, 게이트 전극 및 소오스/드레인 영역에 대한 실리사이드층 형성공정이 한 번에 이루어지므로 공정을 단순화시켜 반도체 소자의 생산성을 향상시킬 수 있다.
Claims (9)
- 제1, 제2도전형 웰이 형성된 제1도전형 반도체 기판; 상기 제1, 제2도전형 웰의 계면에 형성된 격리절연막; 상기 제2도전형 웰 상부 소정영역에 제1도전형 전극으로 형성된 제1게이트 전극; 상기 제1도전형 웰 상부 소정영역에 제2도전형 전극과 확산방지막 및 제1도전형 전극이 차례로 형성된 것으로 구성된 제2게이트 전극; 상기 제1, 제2게이트 전극의 측면에 형성된 측벽 스페이서; 상기 제1게이트 전극 측면 아래의 제2도전형 웰에 형성된 제1도전형 저농도 불순물 확산영역; 상기 제2게이트 전극 측면 아래의 제1도전형 웰에 형성된 제2도전형 저농도 불순물 확산영역; 상기 제1게이트 전극 및 측벽 스페이서 측면 아래의 제2도전형 웰에 형성된 제1도전형 고농도 불순물 확산영역; 상기 제2게이트 전극 및 측벽 스페이서 측면 아래의 제1도전형 웰에 형성된 제2도전형 고농도 불순물 확산영역; 그리고, 제1, 제2게이트 전극의 상층면 및 고농도 불순물 확산영역 상부 반도체 기판의 계면에 형성되는 실리사이드를 포함하여 이루어지는 것을 특징으로 하는 씨모스펫.
- 제1도전형의 반도체 기판에 선택적으로 제1도전형 웰 및 제2도전형 웰을 형성하는 단계; 상기 제1도전형 웰과 제2도전형 웰의 계면에 격리 절연막을 형성하는 단계; 상기 제2도전형 웰 상층 소정영역에 제1도전형 전극을 사용하여 제1게이트 전극을 형성하고 제1도전형 웰 상층 소정영역 제2도전형 전극과 확산 방지막 및 제1도전형 전극을 차례로 형성하여 제2게이트 전극을 형성하는 단계; 상기 제1게이트 전극 양측면 제2도전형 웰에 제1도전형 저농도 불순물 확산영역을 형성하는 단계; 상기 제2게이트 전극 양측면 제1도전형 웰에 제2도전형 저농도 불순물 확산영역을 형성하는 단계; 상기 제1, 제2게이트 전극 측면에 측벽 스페이서를 형성하는 단계; 상기 제1게이트 전극 및 측벽 스페이서 아래의 양측면 제2도전형 웰에 제1도전형 고농도 불순물 확산영역을 형성하는 단계; 상기 제2게이트 전극 및 측벽 스페이서 아래의 양측면 제1도전형 웰에 제2도전형 고농도 불순물 확산영역을 형성하는 단계; 상기 제1, 제2게이트 전극을 포함한 기판전면에 고융점금속을 형성하는 단계; 상기 기판전면을 열처리하여 제1, 제2게이트 전극의 상층면 및 고농도 불순물 확산영역 상부 반도체 기판 계면의 고융점금속을 실리사이드로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 씨모스펫의 제조방법.
- 제2항에 있어서, 상기 고융점금속은 코발트(Co)와 티탄(Ti)중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 씨모스펫의 제조방법.
- 제2항에 있어서, 상기 확산방지막은 도전성을 갖는 질화물을 사용하여 형성하는 것을 특징으로 하는 씨모스펫의 제조방법.
- 제2항에 있어서, 상기 제1게이트 전극과 제2게이트 전극을 형성하는 단계는 제1, 제2도전형 웰이 형성된 반도체 기판 전면에 게이트 산화막, 제2도전형 불순물 이온 도프드(doped)폴리실리콘층 및 확산방지막을 형성한후 상기 제2도전형 웰 영역 상층의 확산방지막을 선택적으로 제거하고 확산방지막이 제거되어 노출된 p형 웰영역 상층의 제2도전형 불순물 이온 도프드 폴리실리콘층에 인(phosphorus)이온을 주입하여 제1도전형 제1폴리실리콘층으로 형성한다음 제1도전형 제1폴리실리콘층을 포함한 확산방지막 전면에 제1도전형 제2폴리실리콘층을 형성한후 제1도전형 웰영역 상부 소정영역의 제1도전형 제2폴리실리콘층 및 제1도전형 제1폴리실리콘층을 선택적으로 제거하여 제1게이트 전극으로 형성하고 제1도전형 웰영역 상부 소정영역의 제1도전형 제2폴리실리콘층과 확산방지막 및 제2도전형 이온 도프드 폴리실리콘층을 차례로 제거하여 제2게이트 전극으로 형성하는 것을 특징으로 하는 씨모스펫의 제조방법.
- 제5항에 있어서, 상기 제2도전형 이온 도프드 폴리실리콘층은 보론(boron)이온이 도프드된 폴리실리콘층을 사용하여 형성하는 것을 특징으로 하는 씨모스펫의 제조방법.
- 제5항 또는 제6항에 있어서, 상기 제2도전형 이온 도프드 폴리실리콘층은 500∼1000Å의 두께로 형성하는 것을 특징으로 하는 씨모스펫의 제조방법.
- 제2항 또는 제4항에 있어서, 상기 확산방지막은 100∼500Å의 두께로 형성하여 사용하는 것을 특징으로 하는 씨모스펫의 제조방법.
- 제5항에 있어서 상기 p형 웰 영역 상층의 제2도전형 이온 도프드 폴리실리콘층에 인(phosphorus)이온을 주입하지 않고 사용하는 것을 특징으로 하는 씨모스펫의 제조방법.
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