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CN117954446B - 半导体结构及其制作方法 - Google Patents

半导体结构及其制作方法 Download PDF

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CN117954446B CN202211277123.0A CN202211277123A CN117954446B CN 117954446 B CN117954446 B CN 117954446B CN 202211277123 A CN202211277123 A CN 202211277123A CN 117954446 B CN117954446 B CN 117954446B
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Abstract

本公开涉及半导体技术领域，提供一种半导体结构及其制作方法。制作方法包括：提供一衬底，衬底包括第一区域和第二区域；在衬底上依次形成栅介质层、栅极材料层以及阻挡材料层；对阻挡材料层掺杂第一类型元素，以使第一类型元素在阻挡材料层中聚集，且阻挡材料层能够阻挡第一类型元素进入栅极材料层；至少去除第二区域正上方的阻挡材料层，并至少保留第一区域正上方的阻挡材料层；对第二区域正上方的栅极材料层掺杂第二类型元素；执行加热处理，以使聚集于阻挡材料层中的第一类型元素扩散到第一区域正方上的栅极材料层。该半导体制作方法工艺较为简单。

Description

半导体结构及其制作方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
相关技术中，半导体结构通常需要同时集成N型晶体管和P型晶体管，在多晶硅栅极晶体管制程中，需要对N型晶体管和P型晶体管的多晶硅栅极进行不同类型的掺杂，以降低晶体管的阈值电压。
然而，相关技术中，对N型晶体管和P型晶体管的多晶硅栅极进行不同类型掺杂的工艺较为复杂。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
根据本公开的一个方面，提供一种半导体结构的制作方法，包括：
提供一衬底，所述衬底包括第一区域和第二区域；
在所述衬底上依次形成栅介质层、栅极材料层以及阻挡材料层；
对所述阻挡材料层掺杂第一类型元素，以使所述第一类型元素在所述阻挡材料层中聚集，且所述阻挡材料层能够阻挡所述第一类型元素进入所述栅极材料层；
至少去除所述第二区域正上方的所述阻挡材料层，并至少保留所述第一区域正上方的所述阻挡材料层；
对所述第二区域正上方的所述栅极材料层掺杂第二类型元素；
执行加热处理，以使聚集于所述阻挡材料层中的所述第一类型元素扩散到所述第一区域正方上的所述栅极材料层。
本公开一种示例性实施例中，所述衬底为半导体衬底，所述第一区域的至少部分结构用于形成第一类型晶体管的沟道区，所述第二区域的至少部分结构用于形成第二类型晶体管的沟道区；
所述第一类型晶体管为P型晶体管，所述第二类型晶体管为N型晶体管，所述第一类型元素为P型掺杂元素，所述第二类型元素为N型掺杂元素；
或，所述第一类型晶体管为N型晶体管，所述第二类型晶体管为P型晶体管，所述第一类型元素为N型掺杂元素，所述第二类型元素为P型掺杂元素。
本公开一种示例性实施例中，所述栅极材料层为多晶硅材料层；
所述阻挡材料层为掺杂有碳原子的多晶硅材料层。
本公开一种示例性实施例中，向所述阻挡材料层掺杂第一类型元素，包括：
利用离子注入工艺向所述阻挡材料层掺杂第一类型元素；
对所述第二区域正上方的所述栅极材料层掺杂第二类型元素，包括：
利用离子注入工艺对所述第二区域正上方的所述栅极材料层掺杂第二类型元素。
本公开一种示例性实施例中，所述阻挡材料层中碳原子的掺杂浓度为1020/cm3-1021/cm3。
本公开一种示例性实施例中，所述栅极材料层的厚度为h1，所述阻挡材料层的厚度为h2，h1/h2大于等于3且小于等于9。
本公开一种示例性实施例中，所述阻挡材料层的厚度为3nm-8nm，所述栅极材料层的厚度为23nm-28nm。
本公开一种示例性实施例中，至少去除所述第二区域正上方的所述阻挡材料层，并至少保留所述第一区域正上方的所述阻挡材料层，包括：
通过光刻工艺形成图形化的光刻胶层至少暴露所述第二区域正上方的所述阻挡材料层，并至少遮盖所述第一区域正上方的所述阻挡材料层；
以所述图形化的光刻胶层作为掩膜刻蚀去除暴露出的所述第二区域正上方的所述阻挡材料层。
本公开一种示例性实施例中，对所述第二区域正上方的所述栅极材料层掺杂第二类型元素，包括：
利用所述图形化的光刻胶层为掩膜向所述第二区域正上方的所述栅极材料层掺杂第二类型元素。
本公开一种示例性实施例中，所述制作方法还包括：
在所述阻挡材料层背离所述衬底的一侧形成至少一层金属材料层；
在所述金属材料层背离所述衬底的一侧形成钝化材料层；
在所述钝化材料层背离所述衬底的一侧形成至少一层掩膜层；
对所述掩膜层、钝化材料层、金属材料层、阻挡材料层、栅极材料层、栅介质层进行图案化处理，以使所述第一区域正上方的所述栅极材料层、所述金属材料层、所述阻挡材料层的部分结构形成第一栅极部，所述第二区域正上方的所述栅极材料层、所述金属材料层的部分结构形成第二栅极部。
本公开一种示例性实施例中，还包括：
去除所述掩膜层；
对所述第一区域和所述第二区域进行轻掺杂漏处理；
在所述第一栅极部和所述第二栅极部侧壁形成侧墙结构，所述侧墙结构包括单层或多层绝缘材料；
对所述第一区域和第二区域的进行源漏重掺杂。
本公开一种示例性实施例中，执行加热处理，包括：
执行快速热处理，所述快速热处理的温度范围为800℃～1000℃，所述快速热处理的时间范围为1分钟～7分钟。
根据本公开的一个方面，提供一种半导体结构，其包括：衬底、第一栅极结构、第二栅极结构，所述衬底包括第一区域、第二区域；第一栅极结构位于所述第一区域表面，所述第一栅极结构包括第一栅介质层和第一栅导电层，其中，所述第一栅导电层包括栅极层和阻挡层，所述阻挡层位于所述栅极层背离所述衬底的一侧，所述第一栅导电层位于所述第一栅介质层背离所述衬底的一侧，所述栅极层和所述阻挡层具有第一类型元素的掺杂；第二栅极结构位于所述第二区域表面，所述第二栅极结构包括第二栅介质层和第二栅导电层，所述第二栅导电层位于所述第二栅介质层背离所述衬底的一侧，所述第二栅导电层具有第二类型元素的掺杂。
本公开一种示例性实施例中，所述衬底为半导体衬底，所述第一区域的至少部分结构用于形成第一类型晶体管的沟道区，所述第二区域的至少部分结构用于形成第二类型晶体管的沟道区；
所述第一类型晶体管为P型晶体管，所述第二类型晶体管为N型晶体管；
或，所述第一类型晶体管为N型晶体管，所述第二类型晶体管为P型晶体管。
本公开一种示例性实施例中，所述第二栅导电层包括具有第二类型元素掺杂的多晶硅材料层；
所述栅极层包括具有第一类型元素掺杂的多晶硅材料层。
本公开一种示例性实施例中，所述阻挡层包括：半导体层、第一类型元素、阻挡粒子，第一类型元素掺杂于所述半导体层；阻挡粒子掺杂于所述半导体层。
本公开一种示例性实施例中，所述阻挡粒子包括碳原子，所述半导体层包括多晶硅材料层。
本公开一种示例性实施例中，所述阻挡层中碳原子的掺杂浓度为1020/cm3-1021/cm3。
本公开一种示例性实施例中，所述栅极层的厚度为h1，所述阻挡层的厚度为h2，h1/h2大于等于3且小于等于9。
本公开一种示例性实施例中，所述阻挡层的厚度为3nm-8nm，所述栅极层的厚度为23nm-28nm。
本公开一种示例性实施例中，所述衬底还包括：
浅沟槽隔离结构，所述浅沟槽隔离结构位于所述第一区域和所述第二区域之间。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1-5为相关技术中半导体结构的制作工艺示意图；
图6为本公开半导体制作方法一种示例性实施例流程图；
图7-18为本公开半导体结构制作方法一种示例性实施例中的制作工艺示意图；
图19为本公开半导体结构一种示例性实施例的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成区分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成区分/等之外还可存在另外的要素/组成区分/等。
相关技术中，半导体结构通常需要同时集成N型晶体管和P型晶体管，在多晶硅栅极晶体管制程中，需要对N型晶体管和P型晶体管的多晶硅栅极进行不同类型的掺杂，以降低晶体管的阈值电压。
如图1-5所示，为相关技术中半导体结构的制作工艺示意图。如图1所示，相关技术中半导体结构制作方法可以包括：提供一半导体衬底1，半导体衬底1可以包括第一区域11、第二区域12、浅沟槽隔离结构13，浅沟槽隔离结构13位于第一区域11和第二区域12之间，浅沟槽隔离结构13可以用于隔离第一区域11和第二区域12中的半导体器件。第一区域11可以为N型半导体材料，第一区域的部分结构可以用于形成P型晶体管沟道区；第二区域12可以为P型半导体材料，第二区域12的部分结构可以用于形成N型晶体管的沟道区。该半导体结构制作方法还可以包括：在半导体衬底1一侧形成栅介质层2，栅介质层2可以在形成浅沟槽隔离结构13时与浅沟槽隔离结构13一体形成。如图2所示，该半导体结构制作方法还可以包括：在栅介质层2背离半导体衬底1的一侧形成多晶硅栅极层3。如图3所示，该半导体结构制作方法还可以包括：在多晶硅栅极层3背离半导体衬底的一侧形成图案化的第一光刻胶层PR1，第一光刻胶层PR1在衬底基板上的正投影覆盖第一区域11，且第一光刻胶层PR1在衬底基板上的正投影与第二区域12不交叠；然后可以向裸露于第一光刻胶层PR1以外的多晶硅栅极层3进行N型掺杂，例如，可以通过离子注入工艺向裸露于第一光刻胶层PR1以外的多晶硅栅极层3进行磷离子掺杂。如图4所示，该半导体结构制作方法还可以包括：去除第一光刻胶层PR1，在多晶硅栅极层3背离半导体衬底的一侧形成图案化的第二光刻胶层PR2，第二光刻胶层PR2在衬底基板上的正投影覆盖第二区域12，且第二光刻胶层PR2在衬底基板上的正投影与第一区域11不交叠；然后可以向裸露于第二光刻胶层PR2以外的多晶硅栅极层3进行P型掺杂，例如，可以通过离子注入工艺向裸露于第二光刻胶层PR2以外的多晶硅栅极层3进行硼离子掺杂。如图5所示，该半导体结构制作方法还可以包括：通过RTP(rapid thermalprocessing，快速热处理)工艺对多晶硅栅极层3中的杂质离子进行扩散并激活。
然而，相关技术中，在对多晶硅栅极层进行离子掺杂时，需要形成两次图案化的光刻胶层：第一光刻胶层和第二光刻胶层。因此，相关技术中半导体结构的制作工艺较为复杂。
基于此，本示例性实施例提供一种半导体制作方法，如图6所示，为本公开半导体制作方法一种示例性实施例流程图。所述半导体结构可以包括第一类型晶体管和第二类型晶体管，所述制作方法可以包括：
步骤S1：提供一衬底，所述衬底包括第一区域和第二区域；
步骤S2：在所述衬底上依次形成栅介质层、栅极材料层以及阻挡材料层；
步骤S3：对所述阻挡材料层掺杂第一类型元素，以使所述第一类型元素在所述阻挡材料层中聚集，且所述阻挡材料层能够阻挡所述第一类型元素进入所述栅极材料层；
步骤S4：至少去除所述第二区域正上方的所述阻挡材料层，并至少保留所述第一区域正上方的所述阻挡材料层；
步骤S5：对所述第二区域正上方的所述栅极材料层掺杂第二类型元素；
步骤S6：执行加热处理，以使聚集于所述阻挡材料层中的所述第一类型元素扩散到所述第一区域正方上的所述栅极材料层。
本示例性实施例提供的半导体制作方法具有较简单的工艺流程，以下本示例性实施例对上述步骤进行详细说明：
如图7-18所示，为本公开半导体结构制作方法一种示例性实施例中的工艺示意图。
如图7所示，步骤S1可以包括：提供一衬底1，衬底1可以为半导体衬底，所述衬底1可以包括第一区域11和第二区域12。该半导体结构可以包括第一类型晶体管和第二类型晶体管。所述第一区域11的至少部分结构可以用于形成第一类型晶体管的沟道区，所述第二区域12的至少部分结构用于形成所述第二类型晶体管的沟道区。本示例性实施例中，第一类型晶体管和第二类型晶体管中，一个晶体管为N型晶体管，另一晶体管为P型晶体管。本示例性实施例以第一类型晶体管为P型晶体管，第二类型晶体管为N型晶体管为例进行说明。相应的，本示例性实施例中，第一区域11可以为N型半导体材料，第二区域12可以为P型半导体材料。本示例性实施例中，衬底1即可以由晶圆直接形成，也可以由晶圆上的半导体外延层形成。衬底1可呈平板结构，衬底1的形状可以为圆形、矩形、椭圆形等。衬底1的材料可以为硅半导体材料。应该理解的是，在其他示例性实施例中，衬底1的材料还可以为铬、砷化镓等半导体材料。
本示例性实施例中，如图7所示，衬底1还可以包括浅沟槽隔离结构13，浅沟槽隔离结构13可以位于第一区域11和第二区域12之间，浅沟槽隔离结构13可以用于隔离第一区域11和第二区域12中的半导体器件。浅沟槽隔离结构13的形成方式可以包括：利用刻蚀工艺在衬底1上形成隔离沟槽；利用沉积工艺在衬底1设置有隔离沟槽的一侧沉积氧化硅材料层；利用化学机械研磨工艺对氧化硅材料的表面进行平坦化处理。其中，填充于隔离沟槽内的氧化硅材料形成浅沟槽隔离结构13。形成于衬底1表面的氧化硅材料可以形成栅介质层2。应该理解的是，在其他示例性实施例中，浅沟槽隔离结构13和栅介质层2还可以通过其他方式形成，例如，浅沟槽隔离结构13和栅介质层2可以通过不同的沉积工艺形成。如图7所示，衬底1中还可以包括氮化硅层14，氮化硅层14可以随形覆盖于隔离沟槽的内侧面，即氮化硅层14隔离于浅沟槽隔离结构13和第一区域11、第二区域12之间。
如图8、9所示，步骤S2还可以包括：在所述衬底1上依次形成栅极材料层3以及阻挡材料层4。栅极材料层3可以由半导体材料形成，栅极材料层3可以包括第一半导体部31和第二半导体部32，所述第一半导体部31在所述衬底1上的正投影覆盖所述第一区域11，所述第二半导体部32在所述衬底1上的正投影覆盖所述第二区域12。第一半导体部31掺杂后的部分结构可以用于形成第一类型晶体管的栅极，第二半导体部32掺杂后的部分结构可以用于形成第二类型晶体管的栅极。本示例性实施例中，栅极材料层3可以为多晶体硅层。应该理解的是，在其他示例性实施例中，栅极材料层3还可以为其他半导体材料层。如图8所示，第一半导体部31在衬底1上的正投影还可以覆盖部分浅沟槽隔离结构13，第二半导体部32在衬底1上的正投影还可以覆盖部分浅沟槽隔离结构13，第一半导体部31和第二半导体部32形成的栅极材料层3可以覆盖整面半导体衬底。如图9-12所示，阻挡材料层4可以覆盖整面栅极材料层3。所述阻挡材料层4可以包括第一阻挡部41和第二阻挡部42，所述第一阻挡部41在所述衬底1上的正投影可以覆盖所述第一区域11，所述第二阻挡部42在所述衬底1上的正投影可以覆盖所述第二区域12。例如，所述第一阻挡部41在所述衬底1上的正投影可以和第一半导体部31在衬底1上的正投影重合，所述第二阻挡部42在所述衬底1上的正投影可以和第二半导体部32在衬底1上的正投影重合。本示例性实施例中，氧化硅材料层、栅极材料层3、阻挡材料层4可以通过电化学沉积工艺、物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺等沉积工艺形成。
如图9所示，本示例性实施例中，所述阻挡材料层4可以包括：半导体层、第一类型元素、阻挡粒子，第一类型元素掺杂于所述半导体层，阻挡粒子掺杂于所述半导体层。例如，所述阻挡粒子可以包括碳原子，所述半导体层可以包括多晶硅材料层。其中，多晶硅材料层中碳原子的掺杂浓度可以为1020/cm3-1021/cm3。例如，多晶硅材料层中碳原子的掺杂浓度可以为1020/cm3、3*1020/cm3、5*1020/cm3、7*1020/cm3、1021/cm3等。阻挡材料层4的形成方式可以为：将气相的碳混入形成多晶体硅的气相原材料中，从而通过气相沉积工艺形成掺杂有碳原子的多晶体硅层。阻挡材料层4的形成方式也可以为：先形成多晶硅层，然后通过扩散工艺将碳原子掺杂到多晶硅层中。应该理解的是，在其他示例性实施例中，半导体层还可以为其他半导体材料层，例如，半导体层还可以为铬、砷化镓等半导体材料。阻挡粒子还可以为其他原子或分子。
所述栅极材料层3的厚度为h1，所述阻挡材料层4的厚度为h2，h1/h2可以大于等于3且小于等于9。例如，h1/h2可以等于3、5、6、7、8、9等。本示例性实施例中，所述阻挡材料层4的厚度可以为3nm-8nm，例如，阻挡材料层4的厚度可以为3nm、4nm、5nm、6nm、7nm、8nm等。所述栅极材料层3的厚度为23nm-28nm，例如，栅极材料层3的厚度可以为23nm、24nm、25nm、26nm、27nm、28nm等。
如图10所示，步骤S3可以包括：对所述阻挡材料层4掺杂第一类型元素，以使所述第一类型元素在所述阻挡材料层4中聚集，且所述阻挡材料层4能够阻挡所述第一类型元素进入所述栅极材料层3。本示例性实施例中，所述第一类型元素为P型掺杂元素，P型掺杂元素可以理解为，本征半导体掺杂为P型半导体所需的材料。本示例性实施例中，衬底1的半导体材料可以为4价元素，相应的，P型掺杂元素可以为三价元素，例如，P型掺杂元素可以为硼、镓等。本示例性实施例中，可以通过离子注入工艺向所述阻挡材料层4掺杂第一类型元素，离子注入工艺可以在较低的温度下进行，从而碳原子可以将第一类型元素聚集在阻挡材料层内。应该理解的是，在其他示例性实施例中，当所述第一类型晶体管为N型晶体管，所述第二类型晶体管为P型晶体管时，所述第一类型元素可以为N型掺杂元素，N型掺杂元素可以理解为，本征半导体掺杂为N型半导体所需的材料。此外，在其他示例性实施例中，阻挡材料层4也可以为其他材料。
如图11、12所示，步骤S4可以包括：至少去除所述第二区域12正上方的所述阻挡材料层，并至少保留所述第一区域11正上方的所述阻挡材料层。其中，第二区域12正上方的阻挡材料层可以指：在所述衬底上正投影和第二区域重合的阻挡材料层；第一区域11正上方的所述阻挡材料层可以指：在所述衬底上正投影和第一区域重合的阻挡材料层。例如，步骤S4可以包括：去除所述第二阻挡部42。其中，去除所述第二阻挡部42可以包括：在阻挡材料层4背离衬底1一侧形成整面光刻胶材料层；通过光刻工艺对光刻胶材料层进行光刻、显影，以形成图案化的第一光刻胶层PR1，第一光刻胶层PR1在衬底1上的正投影覆盖第一区域11，且第一光刻胶层PR1在衬底1上的正投影和第二区域12不交叠。例如，第一光刻胶层PR1在衬底1上的正投影可以和第一阻挡部41在衬底1上的正投影重合。如图12所示，去除所述第二阻挡部42还可以包括：利用第一光刻胶层PR1为掩膜对阻挡材料层4进行刻蚀以去除第二阻挡部42。其中，可以通过干刻工艺对阻挡材料层4进行刻蚀以去除第二阻挡部42。
如图13所示，步骤S5：对所述第二区域12正上方的所述栅极材料层掺杂第二类型元素，其中，第二区域12正上方的所述栅极材料层，可以为在衬底上正投影和第二区域12重合的栅极材料层。例如，步骤S5可以包括：向所述第二半导体部32掺杂第二类型元素。其中，本示例性实施例中，所述第二类型元素可以为N型掺杂元素。当衬底1为四价半导体材料时，相应的，第二类型元素可以为五价半导体材料，例如，第二类型元素可以为磷、砷等。应该理解的是，在其他示例性实施例中，当所述第一类型晶体管为N型晶体管，所述第二类型晶体管为P型晶体管时，所述第二类型元素可以为P型掺杂元素。如图13所示，本示例性实施例中，可以利用第一光刻胶层PR1为掩膜通过离子注入工艺对第二半导体部32进行第二类型元素掺杂。应该理解的是，在其他示例性实施例中，也可以通过其他工艺对第二半导体部32进行第二类型元素掺杂，例如，可以通过扩散工艺对第二半导体部32进行第二类型元素掺杂。本示例性实施例仅需要通过一次光刻胶层的图案化处理，即可以实现第一半导体部31和第二半导体部32的不同类型掺杂。
如图14所示，向所述第二半导体部32掺杂第二类型元素之后，该制作方法还可以包括：对第一光刻胶层PR1进行灰化处理和清洗，以去除第一光刻胶层。
如图15所示，步骤S6可以包括：执行加热处理，以使聚集于所述阻挡材料层4中的所述第一类型元素扩散到所述第一区域11正方上的所述栅极材料层。即将第一阻挡部41中的第一类型元素扩散到所述第一半导体部31中。其中，本示例性实施例可以通过RTP(rapidthermal processing，快速热处理)工艺进行热处理。同时，RTP工艺也可以对栅极材料层3中的杂质离子进行激活。此外，RTP工艺还可以消除由于离子注入导致的半导体晶格损伤等缺陷。RTP工艺可以通过脉冲激光、脉冲电子束、非相干光源等方式对加热目标在较短时间完成退火。快速热处理的温度范围可以为800℃～1000℃，例如，800℃、900℃、1000℃等；所述快速热处理的时间范围为1分钟～7分钟，例如，1分钟、3分钟、5分钟、7分钟。
如图16所示，执行加热处理，之后，所述制作方法还可以包括：在所述阻挡材料层4背离所述衬底1的一侧形成第一金属材料层5，在第一金属材料层5背离衬底1一侧形成第二金属材料层6，在第二金属材料层6背离衬底1一侧形成钝化材料层7，在钝化材料层7背离衬底1一侧形成第一掩膜层8，在第一掩膜层8背离衬底1一侧形成第二掩膜层9，在第二掩膜层9背离衬底1一侧形成第二光刻胶层PR2。
本示例性实施例中，第一金属材料层5可以为钨层，第二金属材料层6可以为氮化钛层，钝化材料层7可以为氮化硅层，第一掩膜层8可以为旋涂硬掩膜，第二掩膜层9可以为氮氧化硅层。本示例性实施例中，第一金属材料层5、第二金属材料层6、钝化材料层7、第一掩膜层8、第二掩膜层9可以通过电化学沉积工艺、物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺等沉积工艺形成。在第二掩膜层9背离衬底1一侧形成第二光刻胶层PR2可以包括：在第二掩膜层9背离衬底1一侧形成整面光刻胶材料层，光刻胶材料层可以通过涂覆工艺形成；通过光刻工艺对光刻胶材料层进行光刻、显影，以形成第二光刻胶层PR2，第二光刻胶层PR2可以包括第一光刻胶部PR21和第二光刻胶部PR22，第一光刻胶部PR21在衬底1上的正投影可以位于第一区域11，第二光刻胶部PR22在衬底1上的正投影可以位于第二区域12。
如图17所示，所述制作方法还可以包括：以第二光刻胶层PR2为掩膜对第二掩膜层9进行刻蚀，以将第二光刻胶层PR2的图案转印到第二掩膜层9；以第二掩膜层9为掩膜对第一掩膜层8进行刻蚀，以将第二掩膜层9的图案转印到第一掩膜层8；以第一掩膜层8为掩膜对钝化材料层7、第二金属材料层6、第一金属材料层5、阻挡材料层4、栅极材料层3、栅介质层2进行刻蚀；然后去除第二光刻胶层PR2、第二掩膜层9、第一掩膜层8。其中，栅介质层2被刻蚀后可以包括第一栅极绝缘部21和第二栅极绝缘部22，第一栅极绝缘部21在衬底1上的正投影位于第一区域11，第二栅极绝缘部22在衬底1上的正投影位于第二区域12；第一半导体部31被刻蚀后可以包括第一子栅极部311，第二半导体部32被刻蚀后可以包括第二子栅极部322，第一子栅极部311在衬底1上的正投影位于第一栅极绝缘部21在衬底1上的正投影上，第二子栅极部322在衬底1上的正投影位于第二栅极绝缘部22在衬底1上的正投影上；第一阻挡部41被刻蚀后可以包括子阻挡部411，子阻挡部411在衬底1上的正投影位于第一子栅极部311在衬底1上的正投影上；第一金属材料层5被刻蚀后可以包括第一导电部51和第二导电部52，第一导电部51在衬底1上的正投影位于子阻挡部411在衬底1上的正投影上，第二导电部52在衬底1上的正投影位于第二子栅极部322在衬底1上的正投影上；第二金属材料层6被刻蚀后包括第三导电部63和第四导电部64，第三导电部63在衬底1上的正投影位于第一导电部51在衬底1上的正投影上，第四导电部64在衬底1上的正投影位于第二导电部52在衬底1上的正投影上；钝化材料层7被刻蚀后可以包括：第一钝化部71和第二钝化部72，第一钝化部71在衬底1上的正投影位于第三导电部63在衬底1上的正投影上，第二钝化部72在衬底1上的正投影位于第四导电部64在衬底1上的正投影上。其中，第一区域11中位于第一子栅极部311正下方的部分结构可以用于形成第一类型晶体管的沟道区；第一栅极绝缘部21可以用于形成第一类型晶体管的栅极绝缘层；第一子栅极部311、子阻挡部411、第一导电部51、第三导电部63可以形成第一栅极部，第一栅极部可以用于形成第一类型晶体管的栅极，第一钝化部71可以用于对第三导电部63的表面进行保护，以避免第三导电部63表面损伤，同时，第一钝化部71还可作为绝缘层，将第三导电部63与其他结构隔绝开，以避免第三导电部63与其他结构之间发生短路。第二区域12中位于第二子栅极部322正下方的部分结构可以用于形成第二类型晶体管的沟道区；第二栅极绝缘部22可以用于形成第二类型晶体管的栅极绝缘层；第二子栅极部322、第二导电部52、第四导电部64可以形成第二栅极部，第二栅极部用于形成第二类型晶体管的栅极，第二钝化部72可以用于对第四导电部64的表面进行保护，以避免第四导电部64表面损伤；同时，第二钝化部72还可作为绝缘层，将第四导电部64与其他结构隔绝开，以避免第四导电部64与其他结构之间发生短路。
应该理解的是，在其他示例性实施例中，该半导体制作方法也可以在阻挡材料层4背离衬底1的一侧形成其他数量的金属材料层和掩膜层。在阻挡材料层4背离衬底1一侧形成金属材料层前，也可以去除阻挡材料层4。
如图18所示，该半导体结构制作方法还可以包括：对第一类型晶体管和第二类型晶体管进行轻掺杂漏处理。轻掺杂漏处理可以包括：对第一类型晶体管沟道区两侧的第一区域11进行P型轻掺杂，对第二类型晶体管沟道区两侧的第二区域12进行N型轻掺杂。该半导体结构制作方法还可以包括：对第一类型晶体管沟道区两侧的部分第一区域11进行P型重掺杂以形成第一类型晶体管的源极S1和漏极D1，其中，第一类型晶体管的源极S1和漏极D1和第一类型晶体管的沟道区之间间隔有一定尺寸的P型轻掺杂区。同理，该半导体结构制作方法还可以包括：对第二类型晶体管沟道区两侧的部分第二区域12进行N型重掺杂以形成第二类型晶体管的源极S2和漏极D2，其中，第二类型晶体管的源极S2和漏极D2和第二类型晶体管的沟道区之间间隔有一定尺寸的N型轻掺杂区。轻掺杂漏处理可以有效改善热载流子效应及短沟道效应。
如图18所示，该半导体结构制作方法还可以包括：在第一栅极绝缘部21和第一栅极部的侧壁形成第一侧墙结构81，在第二栅极绝缘部22和第二栅极部的侧壁形成第二侧墙结构82。第一侧墙结构81和第二侧墙结构82均可以包括单层或多层绝缘材料。第一侧墙结构81可以对第一栅极部侧面进行保护，同时可以加强第一栅极部与其他结构的绝缘效果，减小第一栅极部与周围其他结构的耦合作用，提高产品良率。同理，第二侧墙结构82可以对第二栅极部侧面进行保护，同时可以加强第二栅极部与其他结构的绝缘效果，减小第二栅极部与周围其他结构的耦合作用，提高产品良率。第一侧墙结构81和第二侧墙结构82的材料可以与栅介质层2的材料相同，第一侧墙结构81、第二侧墙结构82、栅介质层2可以由氧化硅材料形成。
本示例性实施例还提供一种半导体结构，该半导体结构可以通过上述半导体制作方法形成。如图19所示，为本公开半导体结构一种示例性实施例的结构示意图。该半导体结构包括：衬底1、第一栅极结构X1、第二栅极结构X2。所述衬底1包括第一区域11、第二区域12；第一栅极结构X1位于所述第一区域11表面，所述第一栅极结构X1包括第一栅介质层21和第一栅导电层X11，所述第一栅导电层X11包括栅极层311和阻挡层411，所述第一栅导电层X11位于所述第一栅介质层21背离所述衬底1的一侧，所述阻挡层411位于所述栅极层311背离所述衬底1的一侧，阻挡层411位于所述栅极层311具有第一类型元素的掺杂。第二栅极结构X2位于所述第二区域12表面，所述第二栅极结构X2包括第二栅介质层22和第二栅导电层322，第二栅导电层322位于第二栅介质层22背离衬底1的一侧，所述第二栅导电层322具有第二类型元素的掺杂。
如图19所示，所述半导体结构包括第一类型晶体管M1和第二类型晶体管M2，所述第一区域11包括第一沟道区111，所述第二区域包括第二沟道区122，所述第一沟道区111用于形成所述第一类型晶体管M1的沟道区，所述第二沟道区122用于形成所述第二类型晶体管M2的沟道区。
本示例性实施例中，所述第一类型晶体管为P型晶体管，所述第二类型晶体管为N型晶体管。应该理解的是，在其他示例性实施例中，所述第一类型晶体管可以为N型晶体管，所述第二类型晶体管可以为P型晶体管。
本示例性实施例中，所述第二栅导电层322为具有第二类型元素掺杂的多晶硅材料层；所述栅极层311为具有第一类型元素掺杂的多晶硅材料层，所述阻挡层411为具有第一类型元素掺杂且掺杂有碳原子的多晶硅材料层。
所述阻挡层411可以包括：半导体层、第一类型元素、阻挡粒子，第一类型元素掺杂于所述半导体层，阻挡粒子掺杂于所述半导体层。例如，所述阻挡粒子可以包括碳原子，所述半导体层可以包括多晶硅材料层。阻挡层411中碳原子的掺杂浓度可以为1020/cm3-1021/cm3。例如，阻挡层411中碳原子的掺杂浓度可以为1020/cm3、3*1020/cm3、5*1020/cm3、7*1020/cm3、1021/cm3等。应该理解的是，在其他示例性实施例中，半导体层还可以为其他半导体材料层，例如，半导体层还可以为铬、砷化镓等半导体材料。阻挡粒子还可以为其他原子或分子。
所述栅极层311的厚度为h1，所述阻挡层411的厚度为h2，h1/h2大于等于3且小于等于9。例如，h1/h2可以等于3、5、6、7、8、9等。本示例性实施例中，所述阻挡层411的厚度可以为3nm-8nm，例如，阻挡层411的厚度可以为3nm、4nm、5nm、6nm、7nm、8nm等。所述栅极层311的厚度为23nm-28nm，例如，栅极层311的厚度可以为23nm、24nm、25nm、26nm、27nm、28nm等。
本示例性实施例中，如图19所示，所述半导体衬底还包括：浅沟槽隔离结构13，所述浅沟槽隔离结构13可以位于所述第一区域11和所述第二区域12之间。
本示例性实施例中，如图19所示，所述半导体结构还可以包括：第一导电部51、第二导电部52，所述第一导电部51位于阻挡层411上，所述第二导电部52位于第二栅导电层322上。所述半导体结构还可以包括：第三导电部63和第四导电部64，所述第三导电部63位于第一导电部51上，所述第四导电部64位于第二导电部52上。其中，所述第一导电部51、第三导电部63、第一栅导电层X11用于形成所述第一类型晶体管M1的栅极，所述第二导电部52、第四导电部64、第二栅导电层322用于形成所述第二类型晶体管M2的栅极。
本示例性实施例中，如图19所示，该半导体结构还可以包括：第一钝化部71和第二钝化部72，第一钝化部71在衬底1上的正投影位于第三导电部63在衬底1上的正投影上，第二钝化部72在衬底1上的正投影位于第四导电部64在衬底1上的正投影上。该半导体结构还可以包括第一侧墙结构81、第二侧墙结构82。第一侧墙结构81覆盖于第一栅介质层21、栅极层311、阻挡层411、第一导电部51、第三导电部63的侧壁，第二侧墙结构82覆盖于第二栅介质层22、第二栅导电层322、第二导电部52、第四导电部64的侧壁。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (12)

1.一种半导体结构的制作方法，其特征在于，包括：
提供一衬底，所述衬底包括第一区域和第二区域；
在所述衬底上依次形成栅介质层、栅极材料层以及阻挡材料层；
对所述阻挡材料层掺杂第一类型元素，以使所述第一类型元素在所述阻挡材料层中聚集，且所述阻挡材料层能够阻挡所述第一类型元素进入所述栅极材料层；
至少去除所述第二区域正上方的所述阻挡材料层，并至少保留所述第一区域正上方的所述阻挡材料层；
对所述第二区域正上方的所述栅极材料层掺杂第二类型元素；
执行加热处理，以使聚集于所述阻挡材料层中的所述第一类型元素扩散到所述第一区域正方上的所述栅极材料层。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述衬底为半导体衬底，所述第一区域的至少部分结构用于形成第一类型晶体管的沟道区，所述第二区域的至少部分结构用于形成第二类型晶体管的沟道区；
所述第一类型晶体管为P型晶体管，所述第二类型晶体管为N型晶体管，所述第一类型元素为P型掺杂元素，所述第二类型元素为N型掺杂元素；
或，所述第一类型晶体管为N型晶体管，所述第二类型晶体管为P型晶体管，所述第一类型元素为N型掺杂元素，所述第二类型元素为P型掺杂元素。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述栅极材料层为多晶硅材料层；
所述阻挡材料层为掺杂有碳原子的多晶硅材料层。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，向所述阻挡材料层掺杂第一类型元素，包括：
利用离子注入工艺向所述阻挡材料层掺杂第一类型元素；
对所述第二区域正上方的所述栅极材料层掺杂第二类型元素，包括：
利用离子注入工艺对所述第二区域正上方的所述栅极材料层掺杂第二类型元素。
5.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述阻挡材料层中碳原子的掺杂浓度为1020/cm3-1021/cm3。
6.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述栅极材料层的厚度为h1，所述阻挡材料层的厚度为h2，h1/h2大于等于3且小于等于9。
7.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述阻挡材料层的厚度为3nm-8nm，所述栅极材料层的厚度为23nm-28nm。
8.根据权利要求1所述的半导体结构的制作方法，其特征在于，至少去除所述第二区域正上方的所述阻挡材料层，并至少保留所述第一区域正上方的所述阻挡材料层，包括：
通过光刻工艺形成图形化的光刻胶层至少暴露所述第二区域正上方的所述阻挡材料层，并至少遮盖所述第一区域正上方的所述阻挡材料层；
以所述图形化的光刻胶层作为掩膜刻蚀去除暴露出的所述第二区域正上方的所述阻挡材料层。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，对所述第二区域正上方的所述栅极材料层掺杂第二类型元素，包括：
利用所述图形化的光刻胶层为掩膜向所述第二区域正上方的所述栅极材料层掺杂第二类型元素。
10.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述制作方法还包括：
在所述阻挡材料层背离所述衬底的一侧形成至少一层金属材料层；
在所述金属材料层背离所述衬底的一侧形成钝化材料层；
在所述钝化材料层背离所述衬底的一侧形成至少一层掩膜层；
对所述掩膜层、钝化材料层、金属材料层、阻挡材料层、栅极材料层、栅介质层进行图案化处理，以使所述第一区域正上方的所述栅极材料层、所述金属材料层、所述阻挡材料层的部分结构形成第一栅极部，所述第二区域正上方的所述栅极材料层、所述金属材料层的部分结构形成第二栅极部。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，还包括：
去除所述掩膜层；
对所述第一区域和所述第二区域进行轻掺杂漏处理；
在所述第一栅极部和所述第二栅极部侧壁形成侧墙结构，所述侧墙结构包括单层或多层绝缘材料；
对所述第一区域和第二区域的进行源漏重掺杂。
12.根据权利要求1-11任一项所述的半导体结构的制作方法，其特征在于，执行加热处理，包括：
执行快速热处理，所述快速热处理的温度范围为800℃~1000℃，所述快速热处理的时间范围为1分钟~7分钟。
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