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KR100192006B1 - 집적회로의 동적분리용회로 - Google Patents

집적회로의 동적분리용회로 Download PDF

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KR100192006B1
KR100192006B1 KR1019900018739A KR900018739A KR100192006B1 KR 100192006 B1 KR100192006 B1 KR 100192006B1 KR 1019900018739 A KR1019900018739 A KR 1019900018739A KR 900018739 A KR900018739 A KR 900018739A KR 100192006 B1 KR100192006 B1 KR 100192006B1
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시몽 마르끄
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피에로 카폰셀리
에스지에스-톰슨 마이크로일렉트로닉스에스.에이
허버트 발랑텡
지멘스 오토모티브 에스.아.
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Abstract

동적 분리회로는 가로형 트랜지스터와 수직형 트랜지스터를 포함하는 모놀리식 집적회로에 속한다. 가로형 트랜지스터는 분리전위(Vout)에 접속되는 분리영역으로 분리되고, 이 가로형 트랜지스터들은 기준전위(GND)에 대한 제1 극성의 전압에 접속되고, 전력단자는 기준전압에 대한 제1 극성의 전위(Viso)에 있는 후면에 접속된다. 이 회로는 기준전압에 대한 후면의 전위의 신호를 검출하는 신호검출기(D), 후면의 전위가 기준전위에 대한 제1 극성일시 기준전위에 분리전위를 접속하는 적어도 하나의 가로형 트랜지스터(S1), 후면의 전위가 기준전위에 대한 제2 극성일시 후면의 전위에 분리전위를 접속하는 적어도 하나의 수직형 트랜지스터(S2)를 포함한다.

Description

집적회로의 동적 분리용회로
제1도와 제2도는 가로형 트랜지스터와 수직형 트랜지스터로 구성된 종래의 집적회로.
제3a도와 제3b도는 논리캐송(caisson) 분리의 등가회로도.
제4도는 본 발명에 따른 회로에 의해서 수행되는 기능을 예시한 도면.
제5도는 극성 검출기의 도식적인 예를 보인 도면.
제6도는 극성 검출기의 일실시예를 보인 도면.
제7도는 극성 검출기의 다른 실시예를 보인 도면.
제8도는 본 발명에 따른 회로의 실시예의 주요소자를 보인 도면.
제9도는 본 발명에 따른 회로의 실시예의 주요소자를 더 상세히 보인 도면.
제10도는 본 발명에 따른 집적회로의 일실시예도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : n+도핑영역
3 : 후면 10 : 수직형 n채널 MOS 트랜지스터 셀
11 : 소스영역 12 : 채널영역
13 : 분리게이트 15 : 캐송영역
20 : 신호부(논리부) 21 : P채널 MOS 트랜지스터
22 : n채널 MOS 트랜지스터 23 : 캐송
25 : 매립층 26 : 가로형 웰
27 : 분리금속 Viso: 분리전위
Vcc : 공급전압 Vout: 후면전압
본 발명은 집적회로 분야에 관한 것으로, 특히, 개별 또는 그룹단위로 접합분리(junction isolate)되는 가로형(lateral) 트랜지스터 및 수직형 트랜지스터를 포함한 집적회로에 관한 것이다.
주어진 문제점을 알기위해, 가로형 트랜지스터 및 수직형 트랜지스터를 포함한 종래의 집적회로의 구성에 대한 두가지 예를 제1도 및 제2도에 관련하여 설명할 것이다.
제1도는 n형 기판(1)내에 형성된 집적회로를 도시한 것으로서, 상기 기판(1)의 후면상에는 금속화층(3)으로 코팅된 과잉 n+도핑 존(zone)(2)이 제공된다. 수직형 n채널 MOS 트랜지스터 셀(10)은 제1도의 우측에 도시되고, 논리부 또는 신호부(20)는 상기 도면의 좌측에 도시되는데, 거기에 가로형 P채널과 n채널 트랜지스터가 형성된다.
수직형 MOS 트랜지스터(10)는 절연 게이트(13)로 덮인 채널영역(12)내에 형성되는 소스영역(11)을 포함한다. 소스영역(11)은 캐송(caisson)영역(15)과 접촉하는 소스 금속화층(14)의 구성요소가 되며, 상기 영역(15)의 일부는 채널영역(12)을 구성한다. 통상적으로, 수직형 파워 트랜지스터(VDMOS)는 셀(10)과 같은 다수의 병렬 셀들로 구성된다.
논리부(20)는 P채널 MOS 트랜지스터(21)와 n채널 MOS 트랜지스터(22)를 포함한다. 이 트랜지스터들은 n형 캐송(23)내에 형성된다(n채널 트랜지스터는 캐송(23) 안쪽에 배치된 제2 캐송(24)내에 형성된다). 논리부 전체는 한편으로 매립층(25)을 형성하고, 다른한편으로 매립층(25)과 접합되는 가로형 웰(Well)(26)을 형성하는 P+-도핑영역에 의해 접합 분리된다. 분리구조(25, 26)는 이의 상부를 통해 분리 전위(Viso)에 접속된 분리금속화층(27)에 접속된다.
제2도는 수직형 및 가로형 소자를 구성하는 종래의 다른 집적회로구조를 도시하였다. 이 도면에서, 제1도의 소자와 동일한 소자들은 동일한 참조 번호로 나타낸다. 수직형 n채널 MOS 트랜지스터의 셀에 대응하는 제2도의 우측부분은 제1도의 우측부분과 같다.
논리 트랜지스터부는 참조번호(30)으로 나타낸다. 이 논리 트랜지스터부는 기판에 대향하는 도전형 P-캐송(31)내에 형성된다. 하나의 n채널 트랜지스터(32)만이 거기에 표시된다. P-캐송은 분리전위(Viso)에 접속된 분리금속화층(37)에 접속되는 P+형 분리 웰(36)로 경계를 이룬다. 이 구성에서 Viso는 신호부의 기준전위(Vss)와 같다. 더욱이, 제2도에 도시된 바와같이 수직형 바이폴라 트랜지스터(40)는 P-형 베이스영역(41)과 n+형 에미터영역(42)을 포함한다. 이런 수직형 트랜지스터의 콜렉터는 수직형 MOS 트랜지스터의 드레인에 대응하므로, 콜렉터 금속화층은 후면금속화층(3)을 이룬다. 수직형 npn 트랜지스터는 또한 제1도 구조에 제공되어 있음을 알 수 있다.
제1도와 제2도는 개략적으로 도시하였고, 가로형 트랜지스터영역(신호부 또는 논리부)의 분리에 관련된 문제점을 설명하는 데에만 의도된 것이다.
수직형 파워 트랜지스터의 일반적인 동작모드에서, 수직형 MOS 트랜지스터(VDMOS)의 소스 또는 수직형 npn 트랜지스터의 에미터는 접지에 접속되고, VDMOS의 드레인과 수직형 npn 트랜지스터의 콜렉터(후면)는 양(+)의 고전압에 접속된다. 논리회로는 양(+)의 공급전압(Vcc)과 접지레벨 사이에서 정상 동작한다. 가로형 트랜지스터의 캐송을 적당히 분리시키기 위해서는 분리 전위(Viso)가 상기 회로의 최고 음(-) 전위, 즉 접지이게 하는 것이 상책이다. 이런 경우에, 제3a도에 개략적으로 도시한 바와 같이, 단자(27)(제1도) 또는 단자(37)(제2도)는 접지에 접속되고, 분리영역(25, 26;36) 사이의 P+ n 다이오드(50)에 접속되며, 그 후면은 양(+)의 고전압(Vout)과 접지사이에서 역 모드로 있다. 이런 회로는 그때 적당하게 분리된다.
그러나, 일시적으로 후면금속화층(3)에 인가되는 전압(Vout)이 음(-)으로 되어, 예를 들면 스위칭 또는 스퓨리어스(spurious) 효과가 따를 수 있다. 제3a도에 도시한 분리 다이오드(50)는 순방향모드로 바이어스된다.
잘 알려진 많은 결정은 그로부터 유발된다. 즉,
-논리 또는 신호존내의 큰 스퓨리어스 전류의 순환,
-신호부의 공급상의 고전력 소비,
-논리 캐송내에 포함된 CMOS 구조의 래치-업(latch-up)에 대한 리스크(risk),
-메모리 기억장소, 카운터 등과 같은 소정의 논리회로 상태의 변화, 이런 결점을 해소하기 위하여, 종래의 기술분야에 있어서는 제3b도에 도시된 바와 같이 분리전위(Viso)를 접지에 직접적으로 접속하지 않고 다이오드(51)를 통해 접지에 접속하는 것이 제안되어왔다. 그러므로, 집적회로의 후면과 분리영역 사이의 전류순환은 이 후면상의 전압(Vout) 역으로 될 때 방지된다. 그러나, 이 해결에서도 많은 결점이 나타난다:
-다이오드(51)가 쉽게 조정되지 않는다.
-다이오드(51)의 삽입으로 논리부의 모든 입력/출력전압에 다이오드 임계치(약 0.6V)를 가산하고; 그 결과로부터 논리부는 더 이상 TTL형 제어신호와 양립할 수 없다.
-Vout이 음(-)일 시에 더 이상 동작하지 않는 회로의 리스크가 있는데, Viso는 그때 부동 전위로 된다.
-제1도와 제2도에 도시한 바와같이, 콜렉터가 분리 영역(26 또는 36)에 대응하고, 에미터가 MOS 파워 트랜지스터의 캐송(15)에 대응하며, 베이스가 집적회로의 기판(1)에 대응하는 기생(parasitic) pnp 바이폴라 트랜지스터(Qp1)가 있다. Vout의 음(-)일 시에, 제3b도에 도시한 바와같이 다이오드(51)와 병렬로 배치되고, 도전되어 이런 다이오드(51)의 효과를 상쇄시키는 소자에 대한 리스크가 있다.
따라서, 본 발명의 목적은 제1 및 2도에 도시된 형의 모놀리식 회로내에 집적된 분리 회로를 제공하여, 양(+)의 고전압이 역으로 될 시에도 회로의 논리부의 정확한 동작과 분리를 할 수 있게 한다.
이 목적을 성취하기 위하여, 본 발명은 동적 분리 회로를 언급되는 집적구조를 제공하여, 집적회로의 후면 고전압이 접지에 대해 양일시에는 분리 영역을 접지에 자동 접속하거나, 상기 후면 고전압이 접지에 대해 음일 시에는 상기 후면 전압에 자동 접속할 수 있게 한다.
특히, 본 발명은 단자가 회로의 전면으로부터 접근하기 쉬운 가로형 트랜지스터와, 전력 단자의 하나가 후면에 대응하는 수직형 트랜지스터를 포함한 모놀리식 집적회로에 속하는 동적 분리 회로를 제공하는 것으로서, 상기 가로형 트랜지스터는 분리 전위라 칭하는 전위에 접속된 분리 영역에 의해 개별 또는 그룹으로 분리되며, 이런 가로형 트랜지스터는 기준 전압에 대한 제1 극성의 전압에 접속되고, 후면에 접속된 전력 단자는 기준 전압에 대한 제1 극성의 전위에 있다. 이 회로는 기준전압에 대한 후면의 전위의 부호(sign)를 검출하는 수단과, 후면의 전위가 기준 전위에 대해 제1 극성일시 분리전위를 기준전위에 접속하는 적어도 하나의 가로형 트랜지스터를 포함한 제1 스위칭 수단과, 후면의 전위가 기준전위에 대해 제2 극성 일시 분리전위를 후면의 전위에 접속하는 적어도 하나의 수직형 트랜지스터를 포함한 제2 스위칭 수단을 구비한다.
본 발명의 실시예에 따르면, 기준전위는 접지가 되고, 집적회로의 후면은 n+형 층에 대응하며, 분리 영역은 P형이며, 제1 극성은 양극(+)이다.
본 발명의 실시예에 따르면, 접지에 대한 후면의 전위의 부호를 검출하는 수단은 콜렉터가 후면에 접속되고, 베이스가 npn 트랜지스터의 통과(passing)상태에서 베이스-에미터 전압보다 작은 특정한 양(+)의 전압으로 바이어스되며, 에미터가 부하소자를 통해 가로형 트랜지스터의 양(+)의 공급전압에 접속되는 수직형 npn 트랜지스터를 포함한다.
본 발명의 실시예에 따르면, 접지에 대한 후면의 전위의 부호를 검출하는 수단은 다른 주 단자가 부하소자를 통해 가로형 트랜지스터의 양(+)의 공급전압에 접속되는 가로형 NDMOS 트랜지스터에 접속된 n채널 VDMOS 트랜지스터를 포함하는데, 상기 n채널 VDMOS 트랜지스터의 게이트는 가로형 트랜지스터의 양(+)의 공급전압으로 바이어스되며, 상기 가로형 NMOS 트랜지스터의 게이트는 그의 임계 전압보다 약간 더 큰값으로 바이어스된다.
본 발명의 실시예에 따르면, 제1 스위칭 수단은 소스가 기준전위에 접속되고, 드레인이 분리영역에 접속되며, 게이트가 부호검출 수단에 의해 제어되는 인핸스형(enhanced) n채널 MOS 트랜지스터를 포함하는데, 상기 MOS 트랜지스터의 기판은 양호하게도 기전 준위에 접속된다.
본 발명의 실시예에 따르면, 제2 스위칭 수단은 에미터가 기판의 후면에 접속되고, 콜렉터가 분리영역에 접속되며, 베이스가 부호검출 수단에 의해 인버터를 통해 제어되는 수직형 npn 바이폴라 트랜지스터를 포함한다.
본 발명의 실시예에 따르면, 제2 스위칭 수단은 드레인이 후면에 접속되고, 소스가 분리전위에 접속되며, 게이트가 부호검출 수단에 의해 인버터를 통해 제어되는 수직형 n채널 MOS 트랜지스터를 포함한다.
본 발명의 목적, 특징과 잇점들은 첨부한 도면을 참조로 특정 실시예에 대한 다음의 설명에서 더욱 상세히 기술된다.
제4도에 도시한 바와같이, 본 발명에 따른 회로는, 수직형 및 가로형 소자를 포함하는 제1도 및 제2도의 것과 같은 집적회로의 후면상의 전위가 회로의 기준전압, 일반적으로 접지(GND)에 대하여 양(+)인지 음(-)인지를 나타내는 극성 검출기(D)를 포함한다. 검출기(D)로 인해 제공된 비교결과에 따르면, 분리영역(25, 26, 36)에 인가된 전압(Viso)은 제1 스위치(S1)를 통해 접지(GND)에 접속되거나 제2 스위치(S2)를 통해 후면전압(Vout)에 접속된다. 인버터(Ⅰ)는 대향 상태의 스위치 S1과 S2를 제어할 수 있도록 한다. 따라서, 분리전위(Viso)는 저임피던스 스위치를 통해 회로의 최고 음(-)전위에 항상 접속되고, 논리회로의 동작은 후면상의 음(-)의 스퓨리어스 효과를 무엇이든지 만족스럽게 되도록 계속된다.
[후면 극성 검출기 구성의 실시예]
검출기(D)의 제1 실시예는 제5도에 개략적으로 도시하였다. 검출기는 예를들어 제2도의 좌측에 도시한 형의 수직형 npn 트랜지스터를 포함한다. 그러나, 이런 트랜지스터는 콜렉터가 에미터 기능을 갖고, 에미터가 콜렉터 기능을 갖는 것을 고려하여 사용된다. 제2도에 도시한 바와같이 콜렉터는 후면전압(Vout)에 접속된다. 출력단자를 구성하는 에미터(A)는 예를들어 공핍형(depleted) MOS 트랜지스터일 수 있는 부하 저항(Rc)를 통해 논리회로의 공급전압(+VCC)에 접속된다.
본 발명에 따르면, 트랜지스터(Q1)의 베이스는 접지(GND)에 관계되는 전압원(Vb)에 접속되고, 그 전압원(Vb)의 값은 npn 트랜지스터의 베이스-에미터 도전전압(VBE)보다 작은 값, 즉 0.6V보다 작은 예를들어 0.2V이다. 따라서, 전압(Vout)이 양(+)인 동안, 트랜지스터(Q1)는 폐쇄되고, 점(A)는 전위(Vcc)(예를들면 5 내지 15V)에 있는다. 한편, 전압(Vout)이 다이오드 임계 전압(VBE)과 동일하게 될 트랜지스터(Q1)의 베이스토와 에미터 사이의 전압(Vb-Vout)에 대해 음(-)이 되자마다, 트랜지스터(Q1)는 통과되고, A점은 전위(Vout)를 뒤따른다. 따라서, 전압(VCC)에서의 신호는 Vout이 양(+)일시에 검출기의 출력단자(A) 상에서 얻어지고, 전압(Vout)에서의 신호는 Vout이 음(-)일시에 (200mV-VBE 보다 더 음(-)일시) 출력단자(A)에서 얻어진다.
제6도는 제5도의 회로의 일례의 상세도이다. 이 도면에 있어서, 공핍형 n채널 MOS 트랜지스터는 수직선이 하나 더 추가된 것으로 나타내었다. 전압(Vb)(예를들면 200mV)를 제공하는 회로는 전압(VCC)와 접지사이에 접속되는 직렬연결된 4개의 MOS 트랜지스터, 즉 3개의 공핍형 MOS 트랜지스터(M1, M2 및 M3) 인핸스형 MOS 트랜지스터(M4)로 이루어졌다. 트랜지스터( M1, M2 및 M4)의 게이트는 서로 접속되고, 트랜지스터(M3 및 M4)의 드레인/소스 접속부(D4)에 접속된다. 트랜지스터(M3)의 게이트는 트랜지스터(M1 및 M2)의 드레인/소스 접속부(D2)에 접속된다.
트랜지스터(M1)는 공급전압(VCC)에 거의 관계없는 전압을 M1의 소스(D2점)에서 발생시키는 캐스코드(cascode) 장치이다. 셀(M2, M3)은 전위차(V(D2)-V(D4))에 약간 의존하는 D3 및 D4의 전위차(Vb)를 발생시키는 람다 셀(lambda cell)형의 기준전압 발생회로이다. 트랜지스터(M4)는 드레인(D4)이 임계 전압(VTE)과 약간 다른 전압으로 바이어스하는 하이 트랜스컨덕턴스(high transconductance) 인핸스형 트랜지스터이다. 그러므로, 점(D3)에서의 전압은 (VTE+Vb)값으로 된다.
점(D3)에서의 (VTE+Vb)전압은 직렬연결된 트랜지스터(M5 및 M6)을 포함한 전류증폭 회로에 인가되고, 여기서 트랜지스터(M5)는 트랜지스터(M4)와 같은 인핸스형 NMOS 트랜지스터이고, 트랜지스터(M6)는 게이트가 소스에 접속되는 공핍형 NMOS 트랜지스터이다. 트랜지스터(M6)의 소스는 접지에 접속되고 트랜지스터(M5)의 드레인은 VCC에 접속된다. 그러므로, 트랜지스터 (M5 및 M6)의 드레인/소스 접속점에서, 전압(Vb)이 성취되며, 이는 제5도에 도시된 바와 같이 게이트가 드레인에 접속되는 공핍형 MOS 트랜지스터 형으로 구성된 저항(Rc)과 직렬로 접속되는 트랜지스터(Q1)의 베이스에 인가하는 것이 바람직하다.
검출기(D) 구성의 다른 실시예가 제7도에 도시되어있다. 이 회로는 전압(Vcc)과 접지사이의 공핍형 MOS 트랜지스터(M11) 및 인핸스형 MOS 트랜지스터(M12)를 포함한다. 트랜지스터(M11 및 M12)의 게이트는 이 트랜지스터의 드레인/소스 접속부에서 서로 접속된다. 그러므로, 이런 드레인/소스 접속부상에는 인핸스형 n채널 MOS 트랜지스터(트랜지스터 M12)의 임계 전압(VTE)에 근접한 전압이 존재한다. 더욱이, 이런 회로는 전압(Vcc)과 후면(Vout)사이에 공핍형 n채널 MOS 트랜지스터(M13), 인핸스형 n채널 MOS 트랜지스터( M14)와 수직형의 인핸스형 n채널 MOS 트랜지스터(VDMOS)(M15)를 포함한다. 트랜지스터(M14 및 M15) 사이의 접속점은 B로 표시된다. 트랜지스터(M13)의 게이트는 트랜지스터(M13 및 M14)의 드레인/소스 접속부에 접속되며, 검출기의 출력단자(A)를 구성한다. 트랜지스터(M14)의 게이트는 트랜지스터(M11 및 M12)의 드레인/소스 접속부에 접속되고, 그것은 VTE에 근접한 전위에 있다는 것이다. VDMOS 트랜지스터(M15)의 게이트는 전위 Vcc에 있다.
이 회로의 동작은 다음과 같다. Vout이 양(+)일 시에, B점에서의 전압은 VDMOS 트랜지스터(M15)의 임계 전압을 감한 Vcc즉, (Vcc-VTVDMOS)로 제한된다. 트랜지스터(M14)의 게이트 전압은 그때 소스 전압보다 적고, (M14)는 폐쇄되며, A점에서의 전압은 Vcc와 같다.
Vout이 음(-)일 시에, 트랜지스터(M15)는 통과하고, B점에서의 전압은 본질상 Vout과 같다. 따라서, 트랜지스터(M14)는 Vout에 아주 근접한 전압으로 강하(drop)되도록 A점에서의 전압에 대한 충분한 전류를 도전시킨다.
[스위치 구성의 실시예]
제8도는 제4도에서 블록도로 앞서 도시한 본 발명의 일반적 상세도이다.
Vout이 양(+)일시 분리전압(Viso)과 접지(GND)사이의 접속을 가능케하는 스위치(S1)는 가로형 MOS 트랜지스터를 통해 실현되고, Vout이 음(-)일시 분리전압(Viso)과 전위(Vout)사이의 접속을 가능케 하는 스위치(S2)는 수직형 npn 트랜지스터를 통해 실현된다. 이 회로의 다른 참조번호는 제4도에서 앞서 사용된 것들과 같다. 인버터(Ⅰ)는 Vcc와 전위(Viso)사이에 공급되는 것이 바람직하며, Vout의 부호에 따라 GND와 Vout사이에 공급되는 것도 바람직하다. 이것은 Vout이 음(-)일시 그 동작을 더욱 확실하게 할 수 있다.
제9도는 회로를 만족스럽게 동작시키는 증폭기와 어댑터 단이 제공된 제8도의 회로의 상세도이다.
전위 Vout(Vout이 음(-)일시)과 Vcc(Vout이 양(+)일시)이 이용가능한 검출기(D)의 출력단지(A)는 두 개의 인버터(61, 62)에 접속된다.
MOS 트랜지스터(M21 및 M22)는 공급전압(Vcc)과 전위(Viso)사이에서 직렬로 배치되고, MOS 트랜지스터(M23), MOS 트랜지스터(M24) 및 npn 트랜지스터(Q2)는 공급전압(Vcc)과 전압(Vout)사이에서 직렬로 배치된다. 인버터(61)의 출력은 트랜지스터(M21 및 M24)의 게이트를 제어하고, 인버터(62)의 출력은 트랜지스터(M22 및 M23)의 게이트를 제어한다. 트랜지스터(M21 및 M22)의 드레인/소스 접속점은 양자 모두 수직형 npn 바이폴라 트랜지스터인 바이폴라 트랜지스터(Q2 및 S2)의 베이스를 제어한다. MOS 트랜지스터(M23 및 M24)의 드레인/소스 접속점은 가로형 MOS 트랜지스터(S1)의 게이트를 제어한다.
트랜지스터(M21 및 M22)는 제1 폴로워(follower) 증폭기단을 구성하는 반면에, 트랜지스터(M23, M24 및 Q2)는 제2 폴로워 증폭기단을 구성한다. 이런 증폭기단은 스위치(S1 및 S2)의 상당히 빠른 스위칭과 필요한 제어전류를 보장하도록 하는 것이다.
A점이 전위 Vcc(Vout이 양(+)일시)에 있을시, 트랜지스터(M22 및 M23)은 통과하고, 트랜지스터(M21 및 M24)는 폐쇄된다. 이에따다, npn 트랜지스터(Q2 및 S2)는 폐쇄되는 반면에 트랜지스터(S1)는 통과한다. 전위(Viso)는 그때 트랜지스터(S1)를 통해 접지(GND)에 세트된다.
A점이 음(-)의 전위 Vout에 있을시, MOS 트랜지스터(M21, M22, M23 및 M24)의 상태는 역으로 되고, 스위치(S1)의 게이트는 Vout에 있고, 바이폴라 트랜지스터(Q2 및 S2)의 베이스는 Vout+VBE에 있는데, 즉, 이런 트랜지스터는 통과하게 되고, 전위(Viso)는 전위(Vout)로 세트된다.
위의 결과로부터, 사실 전압(Viso)은 Vout의 전압 또는 접지의 전압과 엄밀히 같지는 않고, 통과상태에서 MOS 트랜지스터의 드레인/소스 전압강하 또는 바이폴라 트랜지스터의 포화상태에서 콜렉터/에미터 전압에 대응하는 수십밀리볼트(mV)의 전압만큼 차이가 있다.
기술자들은 본 발명의 구성의 한 실시예를 상기와 같이 구성함을 주목해야 할 것이다. 트랜지스터(S1)에 관하여서는 MOS 트랜지스터로서 전술되었고, 바이폴라 트랜지스터는 또한 제어회로가 적당히 수정될 수 있는 조건하에서 또한 사용될 것이다. 마찬가지로, 수직형 npn 트랜지스터 대신 수직형 MOS 트랜지스터는 트랜지스터(S2)에 제공된다. 특히 본 발명은 가로형 MOS용 P채널 트랜지스터와 수직형 바이폴라용 npn 트랜지스터와 같은 방식으로 사용될 수 있다.
제10도는 제8도에 대응하고, 본 발명에 따른 회로의 집적의 예를 간단하게 도시하였다.
제10도는, 우측에서 좌측으로,
-베이스(B)가 검출기(D)로부터 출력을 수신하는 수직형 npn 트랜지스터(S2), -분리영역이 전압(Viso)에 접속되는 제2도의 캐송(30)과 같은 논리 캐송, -스위치(S1)를 구성한 가로형 n채널 MOS 트랜지스터, 제1 및 제2도의 셀(10)과 같은 VDMOS 트랜지스터 셀을 도시한다.
전술된 바와같이, 수직형 npn 트랜지스터(S2)의 에미터는 전위(Viso)에 접속되고, 전위(Viso)는 또한 소스가 접지에 접속되고, 예를들어 VDMOS 셀(10)에 대한 소스 접속부로서 취해지는 트랜지스터(S1)의 드레인에 접속된다.
본 발명의 추가된 특징에 따르면, 가로형 MOS 트랜지스터(S1)의 P+분리영역을 접지에 접속하는 것이 바람직하고, Viso에는 접속하지 않는 것이 바람직하다. 사실, 이런 경우에 Vout이 음(-)일시 제10도에 도시한 스퓨리어스 npn 바이폴라 트랜지스터(QP2)는 도전되고, Vout에 대한 Viso의 접속을 확실하게 한다.

Claims (8)

  1. 단자가 회로의 전면으로부터 접근하기 쉬운 가로형 트랜지스터와, 전력 단자의 하나가 후면에 대응하는 수직형 트랜지스터를 포함한 모놀리식 집적회로 내의 동적 분리 회로로서, 상기 가로형 트랜지스터는 분리 전위(Viso)라 칭하는 전위에 접속된 분리 영역(26, 36)에 의해 개별 또는 그룹으로 분리되며, 이런 가로형 트랜지스터는 기준 전압에 대한 제1 극성의 전압에 접속되고, 후면에 접속된 전력 단자는 기준 전압에 대한 제1 극성의 전위(Vout)에 있는 동적 분리 회로에 있어서, 기준전압에 대한 후면의 전위의 부호(sign)를 검출하는 수단(D)과, 후면의 전위가 기준전위에 대해 제1 극성일시 상기 분리전위를 상기 기준전위에 접속하는 적어도 하나의 가로형 트랜지스터를 포함한 제1 스위칭 수단(S1)과, 후면의 전위가 기준전위에 대해 제2 극성일시 상기 분리전위를 후면의 전위에 접속하는 적어도 하나의 수직형 트랜지스터를 포함한 제2 스위칭 수단(S2)을 구비하는 것을 특징으로 하는 동적 분리 회로.
  2. 제1항에 있어서, 상기 기준전위는 접지가 되고, 집적회로의 후면은 n+형 층에 대응하며, 상기 분리 영역은 P형이며, 상기 제1 극성은 양극(+)인 것을 특징으로 하는 동적 분리 회로.
  3. 제2항에 있어서, 접지에 대한 후면의 전위의 부호를 검출하는 상기 수단(D)은 콜렉터가 후면에 접속되고, 베이스가 npn 트랜지스터의 온상태(VBE)에서 베이스-에미터 전압보다 작은 특정한 양(+)의 전압으로 바이어스되며, 에미터가 부하소자(Rc)를 통해 가로형 트랜지스터의 양(+)의 공급전압(VCC)에 접속되는 수직형 npn 트랜지스터를 포함하는 것을 특징으로 하는 동적 분리 회로.
  4. 제2항에 있어서, 접지에 대한 후면의 전위의 부호를 검출하는 상기 수단(D)은 다른 주 단자가 부하소자(M13)를 통해 가로형 트랜지스터의 양(+)의 공급전압에 접속되는 가로형 NMOS 트랜지스터(M14)에 접속된 n채널 VDMOS 트랜지스터(M15)를 포함하는데, 상기 n채널 VDMOS 트랜지스터(M15)의 게이트는 가로형 트랜지스터(VCC)의 양(+)의 공급전압으로 바이어스되며, 상기 가로형 NMOS 트랜지스터(M14)의 게이트는 그의 임계 전압(VT)보다 약간 더 큰값으로 바이어스되는 것을 특징으로 하는 동적 분리 회로.
  5. 제2항에 있어서, 상기 제1 스위칭 수단(S1)은 소스가 기준전위에 접속되고, 드레인이 분리영역에 접속되며, 게이트가 부호검출 수단(D)에 의해 제어되는 인핸스형(enhanced) n채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 동적 분리 회로.
  6. 제5항에 있어서, 상기 MOS 트랜지스터의 기판은 기준 전위(GND)에 접속되는 것을 특징으로 하는 동적 분리 회로.
  7. 제2항에 있어서, 상기 제2 스위칭 수단(S2)은 에미터가 기판의 후면에 접속되고, 콜렉터가 분리영역에 접속되며, 베이스가 상기 부호검출 수단(D)에 의해 인버터를 통해 제어되는 수직형 npn 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 동적 분리 회로.
  8. 제2항에 있어서, 상기 제2 스위칭 수단(S2)은 드레인이 후면에 접속되고, 소스가 분리전위에 접속되며, 게이트가 상기 부호검출 수단(D)에 의해 인버터를 통해 제어되는 수직형 n채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 동적 분리 회로.
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