JP3120447B2 - 集積回路の動的分離用回路 - Google Patents
集積回路の動的分離用回路Info
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- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 本発明は集積回路の分野に関するものであり、もっと
特定して言えば、横方向トランジスタが個々に、又はグ
ループとして、ジャンクション分離されている横方向ト
ランジスタ及び縦方向トランジスタから成る集積回路に
関するものである。
特定して言えば、横方向トランジスタが個々に、又はグ
ループとして、ジャンクション分離されている横方向ト
ランジスタ及び縦方向トランジスタから成る集積回路に
関するものである。
問題を提示するために、縦方向トランジスタと横方向
トランジスタから成る集積回路の従来の構成の中２例
を、第１図と第２図に関連して思い出してみよう。
トランジスタから成る集積回路の従来の構成の中２例
を、第１図と第２図に関連して思い出してみよう。
第１図はｎ形の基板１に形成された集積回路である
が、その裏面には過剰n+ドーピング帯域２が設けられて
おり、メタライズ部分３で覆われている。この図の右側
部分に図示されているのは縦方向のｎチャネルMOSトラ
ンジスタセル10であり、図の左側部分には論理部又は信
号部20があり、その中に横方向のｐチャネル及びｎチャ
ネルのMOSトランジスタが形成されている。
が、その裏面には過剰n+ドーピング帯域２が設けられて
おり、メタライズ部分３で覆われている。この図の右側
部分に図示されているのは縦方向のｎチャネルMOSトラ
ンジスタセル10であり、図の左側部分には論理部又は信
号部20があり、その中に横方向のｐチャネル及びｎチャ
ネルのMOSトランジスタが形成されている。
縦方向MOSトランジスタ10は、絶縁ゲート13によって
乗り越えられているチャネル領域12内に形成されたソー
ス領域11から成る。ソース領域11は、ケース領域15と接
触しているソースメタライズ部14と一体と成っている。
ケーソン領域15の一部はチャネル領域12を構成してい
る。従来は、縦方向パワートランジスタ（VDMOS）は、
セル10のような多数の並列セルから成っている。
乗り越えられているチャネル領域12内に形成されたソー
ス領域11から成る。ソース領域11は、ケース領域15と接
触しているソースメタライズ部14と一体と成っている。
ケーソン領域15の一部はチャネル領域12を構成してい
る。従来は、縦方向パワートランジスタ（VDMOS）は、
セル10のような多数の並列セルから成っている。
論理部20は、ｐチャネルMOSトランジスタ21とｎチャ
ネルMOSトランジスタ22から成る。これらのトランジス
タはｎ形のケーソン23中に形成されている（ケーソン23
の内部に配置された第二のケーソン24内にｎチャネルの
トランジスタが形成されている）。論理部の全体は、一
方では埋込み層25を、他方では埋込み層25と結合してい
る横方向の壁26を形成しているp+のドープ領域によって
ジャンクション分離されている。分離構造25、26はその
上方部分を通じて分離用メタライズ部27に接続されてお
り、メタライズ部は分離用電位VISOに接続されている。
ネルMOSトランジスタ22から成る。これらのトランジス
タはｎ形のケーソン23中に形成されている（ケーソン23
の内部に配置された第二のケーソン24内にｎチャネルの
トランジスタが形成されている）。論理部の全体は、一
方では埋込み層25を、他方では埋込み層25と結合してい
る横方向の壁26を形成しているp+のドープ領域によって
ジャンクション分離されている。分離構造25、26はその
上方部分を通じて分離用メタライズ部27に接続されてお
り、メタライズ部は分離用電位VISOに接続されている。
第２図は別の従来の、縦方向及び横方向の各構成部分
をまとめている集積回路を示す。この図では、第１図の
要素と同様の要素が同じ参照番号で示されている。縦方
向のｎチャネルMOSトランジスタのセルに対応する、第
２図の右側部分は第１図の右側部分と同じである。
をまとめている集積回路を示す。この図では、第１図の
要素と同様の要素が同じ参照番号で示されている。縦方
向のｎチャネルMOSトランジスタのセルに対応する、第
２図の右側部分は第１図の右側部分と同じである。
論理トランジスタ部は今度は参照番号30で示してあ
る。この部分は基板のタイプとは逆の導電形のp-ケーソ
ン中に形成されている。そこにはｎチャネルのトランジ
スタ32だけが表わされている。p-ケーソンの境界はp+分
離壁36となっており、分離用電位VISOに接続されている
分離用メタライズ部37にこの分離壁がつながっている。
この構成においては、VISOは信号部の基準電位VSSに等
しい。
る。この部分は基板のタイプとは逆の導電形のp-ケーソ
ン中に形成されている。そこにはｎチャネルのトランジ
スタ32だけが表わされている。p-ケーソンの境界はp+分
離壁36となっており、分離用電位VISOに接続されている
分離用メタライズ部37にこの分離壁がつながっている。
この構成においては、VISOは信号部の基準電位VSSに等
しい。
更に、p-形ベース領域41とn+形エミッタ領域42とから
成る縦方向のバイポーラトランジスタ40が第２図には示
してある。この縦方向トランジスタのコレクタは縦方向
のMOSトランジスタのドレーンに対応しており、従って
コレクタのメタライズ部は裏面のメタライズ部３とな
る。縦方向のnpnトランジスタは第１図の構造にも設け
ることができたことに注意しよう。
成る縦方向のバイポーラトランジスタ40が第２図には示
してある。この縦方向トランジスタのコレクタは縦方向
のMOSトランジスタのドレーンに対応しており、従って
コレクタのメタライズ部は裏面のメタライズ部３とな
る。縦方向のnpnトランジスタは第１図の構造にも設け
ることができたことに注意しよう。
第１図と第２図は、極めて概略的に示してあって、横
方向トランジスタ領域（信号部又は論理部）の分離に関
係する問題を述べることだけを意図している。
方向トランジスタ領域（信号部又は論理部）の分離に関
係する問題を述べることだけを意図している。
縦方向のパワートランジスタの普通の動作モードで
は、縦方向のMOSトランジスタ（VDMOS）のソース、ある
いは縦方向のnpnトランジスタのエミッタは接地接続さ
れ、VDMOSのドレーン及び縦方向npnトランジスタのコレ
クタ（裏面）は正の高電圧に接続される。論理回路は通
常接地電位と正の高電位（VCC）との間で動作する。縦
方向のトランジスタのケースンが正しく分離されるため
には、分離用電位VISOが回路のもっとも負の電位、すな
わちいわゆるアースであることが都合がよい。この場合
には、第3A図が非常に概略的に説明しているように、端
子27（第１図）又は端子37（第２図）は接地接続され、
分離領域（25,26;36）間のp+nダイオード50にも接続さ
れ、裏面は正の高電圧VOUTとアースの間で逆方向モード
となっている。この回路は従って正しく分離されている
ことになる。
は、縦方向のMOSトランジスタ（VDMOS）のソース、ある
いは縦方向のnpnトランジスタのエミッタは接地接続さ
れ、VDMOSのドレーン及び縦方向npnトランジスタのコレ
クタ（裏面）は正の高電圧に接続される。論理回路は通
常接地電位と正の高電位（VCC）との間で動作する。縦
方向のトランジスタのケースンが正しく分離されるため
には、分離用電位VISOが回路のもっとも負の電位、すな
わちいわゆるアースであることが都合がよい。この場合
には、第3A図が非常に概略的に説明しているように、端
子27（第１図）又は端子37（第２図）は接地接続され、
分離領域（25,26;36）間のp+nダイオード50にも接続さ
れ、裏面は正の高電圧VOUTとアースの間で逆方向モード
となっている。この回路は従って正しく分離されている
ことになる。
しかし、トランジスタ的動作では、裏面のメタライズ
部３に加えられる正電圧VOUTは負となることがある。例
えばスイッチング又はスプリアス効果によってそうな
る。さて、第3A図に示した分離用ダイオード50は順方向
モードでバイアスがかかっている。ここから多くのよく
知られている欠点が生じる。すなわち、 ・論理帯域又は信号帯域で大きなスプリアス電流の循環 ・信号部の電源に関する光電力消費 ・単数又は複数の論理ケーソンに含まれる可能性のある
CMOS構造の鎖錠されてしまう危険性 ・メモリの場所、カウンタ等のようなある種の論理回路
の状態の変化の可能性 これらの欠点を軽減するために、先行技術では分離用
電位VISOをアースに、直接にではなく第3B図に示す様に
ダイオード51を経由して接続することが提案されてい
る。従って、分離領域と集積回路の裏面との間の電流の
循環は、この裏面の電圧VOUTが反転するとき通常は阻止
される。ところが、この解決法は多くの欠点を呈するも
のである。
部３に加えられる正電圧VOUTは負となることがある。例
えばスイッチング又はスプリアス効果によってそうな
る。さて、第3A図に示した分離用ダイオード50は順方向
モードでバイアスがかかっている。ここから多くのよく
知られている欠点が生じる。すなわち、 ・論理帯域又は信号帯域で大きなスプリアス電流の循環 ・信号部の電源に関する光電力消費 ・単数又は複数の論理ケーソンに含まれる可能性のある
CMOS構造の鎖錠されてしまう危険性 ・メモリの場所、カウンタ等のようなある種の論理回路
の状態の変化の可能性 これらの欠点を軽減するために、先行技術では分離用
電位VISOをアースに、直接にではなく第3B図に示す様に
ダイオード51を経由して接続することが提案されてい
る。従って、分離領域と集積回路の裏面との間の電流の
循環は、この裏面の電圧VOUTが反転するとき通常は阻止
される。ところが、この解決法は多くの欠点を呈するも
のである。
・ダイオード51は一体に組込むのが容易ではない。
・このダイオード51の挿入により、論理部の出力電圧の
すべてにダイオードのしきい値（約0.6V）が加わり、こ
れにより例えばこの論理部がもはやTTL形式の制御信号
と両立しなくなってしまう可能性が生じる。
すべてにダイオードのしきい値（約0.6V）が加わり、こ
れにより例えばこの論理部がもはやTTL形式の制御信号
と両立しなくなってしまう可能性が生じる。
・回路がもはやVOUTが負のときに動作せず、従ってVISO
が漂遊電位になってしまう危険性がある。
が漂遊電位になってしまう危険性がある。
・第１図と第２図が示すように、寄生pnpバイポーラト
ランジスタQP1が存在し、そのコレクタは分離領域26又
は36に対応し、そのエミッタはMOSパワートランジスタ
のケーソン15に対応し、そのベースは集積回路の基板１
に対応する。VOUTが負に成ると、第3B図が示すようにダ
イオード51と並列に配置されたこの要素が、導伝性とな
り従ってこのダイオード51の効果を帳消しにしてしまう
危険性がある。
ランジスタQP1が存在し、そのコレクタは分離領域26又
は36に対応し、そのエミッタはMOSパワートランジスタ
のケーソン15に対応し、そのベースは集積回路の基板１
に対応する。VOUTが負に成ると、第3B図が示すようにダ
イオード51と並列に配置されたこの要素が、導伝性とな
り従ってこのダイオード51の効果を帳消しにしてしまう
危険性がある。
それ故、本発明の目的は、第１図及び第２図に示す形
式のモノリシック回路に一体化した分離回路を提供し、
正の高電圧が逆転したときでも回路の論理部の正しい動
作と分離を維持することができるようにすることであ
る。
式のモノリシック回路に一体化した分離回路を提供し、
正の高電圧が逆転したときでも回路の論理部の正しい動
作と分離を維持することができるようにすることであ
る。
この目的を達成するため、本発明は、動的分離用回路
という集積構造を提供し、分離領域を集積回路の裏面の
高電圧がアースに関して正のときはアースに接続する
か、あるいはこの裏面がアースに関して負になったとき
は、この裏面の電圧に接続するかして、これを自動的に
行えるようにするものである。
という集積構造を提供し、分離領域を集積回路の裏面の
高電圧がアースに関して正のときはアースに接続する
か、あるいはこの裏面がアースに関して負になったとき
は、この裏面の電圧に接続するかして、これを自動的に
行えるようにするものである。
もっと特定して言えば、本発明は一つのモノリシック
集積回路に属する動的分離用回路を提供するもので、こ
の集積回路は、端子が集積回路の前面からアクセスでき
る横方向のトランジスタ、そのパワー端子が集積回路の
裏面に相当する縦方向のトランジスタを有し、横方向の
トランジスタは、分離用電位と呼ばれる電位に接続され
た分離領域によって、個々に又はグループとして分離さ
れており、これら横方向のトランジスタは基準電圧に関
する第一の極性を持つ電圧に接続され、電源端子は、こ
れも基準電圧に関する第一の極性の電位に通常はある裏
面に接続されている。この集積回路は基準電圧に関する
裏面の電位の符号を検出する手段、裏面の電位が基準電
圧に関する第一の極性にあるとき、分離用電位を基準電
位に接続するための少なくとも一つの横方向トランジス
タから成る第一のスイッチング手段、及び裏面の電位が
基準電位に関する第二の極性にあるとき、分離用電位を
裏面の電位に接続するための少なくとも一つの縦方向ト
ランジスタから成る第二のスイッチング手段、の三つを
含んでいる。
集積回路に属する動的分離用回路を提供するもので、こ
の集積回路は、端子が集積回路の前面からアクセスでき
る横方向のトランジスタ、そのパワー端子が集積回路の
裏面に相当する縦方向のトランジスタを有し、横方向の
トランジスタは、分離用電位と呼ばれる電位に接続され
た分離領域によって、個々に又はグループとして分離さ
れており、これら横方向のトランジスタは基準電圧に関
する第一の極性を持つ電圧に接続され、電源端子は、こ
れも基準電圧に関する第一の極性の電位に通常はある裏
面に接続されている。この集積回路は基準電圧に関する
裏面の電位の符号を検出する手段、裏面の電位が基準電
圧に関する第一の極性にあるとき、分離用電位を基準電
位に接続するための少なくとも一つの横方向トランジス
タから成る第一のスイッチング手段、及び裏面の電位が
基準電位に関する第二の極性にあるとき、分離用電位を
裏面の電位に接続するための少なくとも一つの縦方向ト
ランジスタから成る第二のスイッチング手段、の三つを
含んでいる。
本発明の実施例によれば、基準電位はアースであり、
集積回路の裏面はn+形の層に相当しており、分離領域は
ｐ形であり、第一の極性は正極性である。
集積回路の裏面はn+形の層に相当しており、分離領域は
ｐ形であり、第一の極性は正極性である。
本発明の実施例によれば、アースに関する裏面の電位
の符号を検出する手段は、１個のnpn縦方向トランジス
タを有し、そのコレクタは裏面に接続され、そのベース
はnpnトランジスタの通過状態でのベース・エミッタ間
電圧より小さい指定した正の電圧にバイアスされてお
り、そのエミッタは負荷要素を経由して横方向トランジ
スタの正常の正の供給電圧に接続されている。
の符号を検出する手段は、１個のnpn縦方向トランジス
タを有し、そのコレクタは裏面に接続され、そのベース
はnpnトランジスタの通過状態でのベース・エミッタ間
電圧より小さい指定した正の電圧にバイアスされてお
り、そのエミッタは負荷要素を経由して横方向トランジ
スタの正常の正の供給電圧に接続されている。
本発明の一つの実施例によれば、アースに関する裏面
の電位の符号を検出する手段は、他の主端子が負荷要素
を経由して横方向トランジスタの通常の正の供給電圧に
接続されている、横方向のNMOSトランジスタに接続され
ているｎチャネルのVDMOSを有し、このｎチャネルVDMOS
トランジスタのゲートは横方向トランジスタの正の供給
電圧にバイアスされており、横方向のNMOSトランジスタ
のゲートはそのしきい値電圧より僅かに大きい値にバイ
アスされている。
の電位の符号を検出する手段は、他の主端子が負荷要素
を経由して横方向トランジスタの通常の正の供給電圧に
接続されている、横方向のNMOSトランジスタに接続され
ているｎチャネルのVDMOSを有し、このｎチャネルVDMOS
トランジスタのゲートは横方向トランジスタの正の供給
電圧にバイアスされており、横方向のNMOSトランジスタ
のゲートはそのしきい値電圧より僅かに大きい値にバイ
アスされている。
更にまた本発明の一つの実施例によれば、第一のスイ
ッチング手段は、エンハンス形ｎチャネルMOSトランジ
スタを有し、そのソースは基準電位に接続されており、
そのドレーンは分離領域に接続されており、そのゲート
は符号検出手段によって制御されており、上記MOSトラ
ンジスタの基板は基準電位に接続されている。
ッチング手段は、エンハンス形ｎチャネルMOSトランジ
スタを有し、そのソースは基準電位に接続されており、
そのドレーンは分離領域に接続されており、そのゲート
は符号検出手段によって制御されており、上記MOSトラ
ンジスタの基板は基準電位に接続されている。
本発明の一つの実施例によれば、第二のスイッチング
手段は、縦方向のバイポーラトランジスタを有し、その
エミッタは基板の裏面に接続されており、そのコレクタ
は分離領域に接続されており、そのベースは符号検出手
段によってインバータデバイスを通じて制御されてい
る。
手段は、縦方向のバイポーラトランジスタを有し、その
エミッタは基板の裏面に接続されており、そのコレクタ
は分離領域に接続されており、そのベースは符号検出手
段によってインバータデバイスを通じて制御されてい
る。
本発明の一つの実施例によれば、第二のスイッチング
手段は、縦方向のｎチャネルMOSトランジスタを有し、
そのドレーンは裏面に接続されており、そのソースは分
離用電位に接続されており、そのゲートは符号検出手段
によってインバータを通じて制御されている。
手段は、縦方向のｎチャネルMOSトランジスタを有し、
そのドレーンは裏面に接続されており、そのソースは分
離用電位に接続されており、そのゲートは符号検出手段
によってインバータを通じて制御されている。
第４図が示すように、本発明に基づく回路は極性検出
器Ｄを有しており、第１図及び第２図のように縦方向及
び横方向の構成要素より成る集積回路の裏面の電位が、
回路の基準電位、普通はアースGND（接地）に関して正
か負かを示す。検出器Ｄによって行われる比較の結果に
より、分離領域（25,26;36）に加えた電圧VISOは、第一
のスイッチS1を経由して接続されるアースGNDか、ある
いは第二のスイッチS2を経由して接続される裏面の電圧
VOUTかである。インバータＩはスイッチS1とS2を反対に
制御することができるようにする。従って、分離用電位
VISOは、低インピーダンスのスイッチを経由して回路の
最も負の電位に常に接続されることになる。また論理回
路の動作は、裏面に対する予想される負のスプリアス効
果がどんなものであっても、満足なものであり続ける。
器Ｄを有しており、第１図及び第２図のように縦方向及
び横方向の構成要素より成る集積回路の裏面の電位が、
回路の基準電位、普通はアースGND（接地）に関して正
か負かを示す。検出器Ｄによって行われる比較の結果に
より、分離領域（25,26;36）に加えた電圧VISOは、第一
のスイッチS1を経由して接続されるアースGNDか、ある
いは第二のスイッチS2を経由して接続される裏面の電圧
VOUTかである。インバータＩはスイッチS1とS2を反対に
制御することができるようにする。従って、分離用電位
VISOは、低インピーダンスのスイッチを経由して回路の
最も負の電位に常に接続されることになる。また論理回
路の動作は、裏面に対する予想される負のスプリアス効
果がどんなものであっても、満足なものであり続ける。
裏面の極性検出器の構造の例 検出器Ｄの第一の実施例を第５図に概略的に示す。そ
れは、例えば第２図の左側に示している型式の縦方向の
npnトランジスタQ1から成る。しかし、このトランジス
タはコレクタがエミッタ機能を持ち、エミッタがコレク
タ機能を持つことを考慮して使用される。第２図が示す
ように、コレクタは、構造上、裏面の電圧VOUTに接続さ
れる。エミッタＡは出力端子を構成して、論理回路の供
給電圧＋VCCに、例えばディプレッション形MOSトランジ
スタであることもある負荷抵抗RCを経由して接続され
る。
れは、例えば第２図の左側に示している型式の縦方向の
npnトランジスタQ1から成る。しかし、このトランジス
タはコレクタがエミッタ機能を持ち、エミッタがコレク
タ機能を持つことを考慮して使用される。第２図が示す
ように、コレクタは、構造上、裏面の電圧VOUTに接続さ
れる。エミッタＡは出力端子を構成して、論理回路の供
給電圧＋VCCに、例えばディプレッション形MOSトランジ
スタであることもある負荷抵抗RCを経由して接続され
る。
本発明によれば、トランジスタQ1のベースは、アース
GNDを基準として、またnpnトランジスタのベース・エミ
ッタ間導伝電圧（VBE）未満の値、すなわち0.6V未満の
電圧、例えば0.2Vの値の電圧源Vbに接続される。従っ
て、電圧VOUTが正である限り、トランジスタQ1は阻止さ
れ点Ａは電位VCC（例えば５〜15V）に在る。他方、電圧
VOUTがトランジスタQ1のベース・エミッタ間電圧（Vb−
VOUT）が十分に負の値となって、ダイオードしきい値電
圧（VBE）に等しくなるや否や、トランジスタQ1は通過
形となり、点Ａは実質的に電位VOUTに追従する。従っ
て、実際上電圧VCCにある信号が、VOUTが正のとき検出
器の出力端子Ａにおいて得られ、またVOUTが負（200mV
−VBEよりもっと負）であるときは信号は事実上VOUTに
あることになる。
GNDを基準として、またnpnトランジスタのベース・エミ
ッタ間導伝電圧（VBE）未満の値、すなわち0.6V未満の
電圧、例えば0.2Vの値の電圧源Vbに接続される。従っ
て、電圧VOUTが正である限り、トランジスタQ1は阻止さ
れ点Ａは電位VCC（例えば５〜15V）に在る。他方、電圧
VOUTがトランジスタQ1のベース・エミッタ間電圧（Vb−
VOUT）が十分に負の値となって、ダイオードしきい値電
圧（VBE）に等しくなるや否や、トランジスタQ1は通過
形となり、点Ａは実質的に電位VOUTに追従する。従っ
て、実際上電圧VCCにある信号が、VOUTが正のとき検出
器の出力端子Ａにおいて得られ、またVOUTが負（200mV
−VBEよりもっと負）であるときは信号は事実上VOUTに
あることになる。
第６図は第５図の回路のもっと詳細な図の例を示す。
この図においては、ディプレッション形ｎチャネルMOS
トランジスタは、縦方向の線を一本追加して記号化され
ている。電圧Vb（例えば200mV）を与える回路は四つのM
OSトランジスタを直列にしたものから成る。これらの中
M1,M2,M3はディプレッション形MOSトランジスタでM4は
エンハンス形MOSトランジスタであって、これらが電圧V
CCとアースの間に接続されている。トランジスタM1,M2,
M4のゲートは相互に接続して更にトランジスタM3とM4の
ドレーン・ソース間接続点D4にも接続される。トランジ
スタM3のゲートはトランジスタM1とM2のドレーン・ソー
ス間接続点D2に接続される。
この図においては、ディプレッション形ｎチャネルMOS
トランジスタは、縦方向の線を一本追加して記号化され
ている。電圧Vb（例えば200mV）を与える回路は四つのM
OSトランジスタを直列にしたものから成る。これらの中
M1,M2,M3はディプレッション形MOSトランジスタでM4は
エンハンス形MOSトランジスタであって、これらが電圧V
CCとアースの間に接続されている。トランジスタM1,M2,
M4のゲートは相互に接続して更にトランジスタM3とM4の
ドレーン・ソース間接続点D4にも接続される。トランジ
スタM3のゲートはトランジスタM1とM2のドレーン・ソー
ス間接続点D2に接続される。
トランジスタM1は、「カスコード」装置でM1のソース
（点D2）のところで供給電圧VCCとは殆ど無関係の電圧
を発生する。セル（M2、M3）は「ラムダセル」形の基準
電圧発生回路であって、D3とD4の間に電位差Vbを発生す
るが、これは僅かに電位差Ｖ（D2）−Ｖ（D4）に依存す
る。M4は高相互コンダクタンスのエンハンス形トランジ
スタで、そのドレーンD4は、そのしきい電圧値VTEから
僅かに異なる電圧にバイアスされている。従って点D3に
おける電圧はVTE＋Vbという値をとる。
（点D2）のところで供給電圧VCCとは殆ど無関係の電圧
を発生する。セル（M2、M3）は「ラムダセル」形の基準
電圧発生回路であって、D3とD4の間に電位差Vbを発生す
るが、これは僅かに電位差Ｖ（D2）−Ｖ（D4）に依存す
る。M4は高相互コンダクタンスのエンハンス形トランジ
スタで、そのドレーンD4は、そのしきい電圧値VTEから
僅かに異なる電圧にバイアスされている。従って点D3に
おける電圧はVTE＋Vbという値をとる。
点D3における電圧Vb＋VTEは、直列にトランジスタM5
とM6を含む電流増幅回路に加えられるが、トランジスタ
M5はトランジスタM4と同じエンハンス形NMOSトランジス
タであり、トランジスタM6はそのゲートがソースに接続
されているディプレッション形のNMOSトランジスタであ
る。トランジスタM6のソースはアースに接続され、M5の
ドレーンはVCCに接続されている。従って、トランジス
タM5とM6のドレーン・ソース接続点では、第５図に示す
ように、ゲートがドレーンに接続されているディプレッ
ション形MOSトランジスタの形に構成されている抵抗器R
Cと直列に接続されたトランジスタQ1のベースに、加え
ることが望まれている電圧Vbが得られる。
とM6を含む電流増幅回路に加えられるが、トランジスタ
M5はトランジスタM4と同じエンハンス形NMOSトランジス
タであり、トランジスタM6はそのゲートがソースに接続
されているディプレッション形のNMOSトランジスタであ
る。トランジスタM6のソースはアースに接続され、M5の
ドレーンはVCCに接続されている。従って、トランジス
タM5とM6のドレーン・ソース接続点では、第５図に示す
ように、ゲートがドレーンに接続されているディプレッ
ション形MOSトランジスタの形に構成されている抵抗器R
Cと直列に接続されたトランジスタQ1のベースに、加え
ることが望まれている電圧Vbが得られる。
検出器Ｄの構造の別の例を第７図に示す。この回路は
電圧VCCとアースの間に接続したディプレッション形MOS
トランジスタM11とエンハンス形MOSトランジスタ12とを
含む。トランジスタM11とM12のゲートは一緒に、これら
のトランジスタのドレーン・ソース接続点につなげてあ
る。従って、このドレーン・ソース接続点では、エンハ
ンス形ｎチャネルMOSトランジスタ（トランジスタM12）
のしきい電圧値VTEに非常に近い電圧が生じる。この回
路は更に、電圧VCCと裏面（VOUT）の間に、ディプレッ
ション形のチャネルMOSトランジスタM13、エンハンス形
ｎチャネルMOSトランジスタM14、及び縦方向のエンハン
ス形ｎチャネルMOSトランジスタ（VDMOS）M15とを有し
ている。トランジスタM14とM15との間の接続は参照記号
Ｂで示されている。トランジスタM13のゲートはトラン
ジスタM13とM14のドレーン・ソース接続点に接続され、
検出器の出力端子Ａを構成する。トランジスタM14のゲ
ートはトランジスタM11とM12とのドレーン・ソーン接続
点に接続される、すなわちこの点はVTEに非常に近い電
位にある。VDMOSトランジスタM15のゲートは電位VCCに
ある。
電圧VCCとアースの間に接続したディプレッション形MOS
トランジスタM11とエンハンス形MOSトランジスタ12とを
含む。トランジスタM11とM12のゲートは一緒に、これら
のトランジスタのドレーン・ソース接続点につなげてあ
る。従って、このドレーン・ソース接続点では、エンハ
ンス形ｎチャネルMOSトランジスタ（トランジスタM12）
のしきい電圧値VTEに非常に近い電圧が生じる。この回
路は更に、電圧VCCと裏面（VOUT）の間に、ディプレッ
ション形のチャネルMOSトランジスタM13、エンハンス形
ｎチャネルMOSトランジスタM14、及び縦方向のエンハン
ス形ｎチャネルMOSトランジスタ（VDMOS）M15とを有し
ている。トランジスタM14とM15との間の接続は参照記号
Ｂで示されている。トランジスタM13のゲートはトラン
ジスタM13とM14のドレーン・ソース接続点に接続され、
検出器の出力端子Ａを構成する。トランジスタM14のゲ
ートはトランジスタM11とM12とのドレーン・ソーン接続
点に接続される、すなわちこの点はVTEに非常に近い電
位にある。VDMOSトランジスタM15のゲートは電位VCCに
ある。
この回路の動作は次のとおりである。VOUTが正である
ときは、点Ｂにおける電圧はVCCよりVDMOSのM15のしき
い値電圧だけ小さい値に制限されている、すなわちVCC
−VDVDMOSである。トランジスタM14のゲート電圧はそこ
でソース電圧より小さいから、M14は阻止され、点Ａの
電圧はVCCに等しい。
ときは、点Ｂにおける電圧はVCCよりVDMOSのM15のしき
い値電圧だけ小さい値に制限されている、すなわちVCC
−VDVDMOSである。トランジスタM14のゲート電圧はそこ
でソース電圧より小さいから、M14は阻止され、点Ａの
電圧はVCCに等しい。
VOUTが負になると、トランジスタM15は通過状態とな
り、点Ｂの電圧は事実上VOUTと等しくなる。従ってトラ
ンジスタM14は点Ａの電圧がVOUTに非常に近い電圧まで
落ちるに十分な電流を通じる。
り、点Ｂの電圧は事実上VOUTと等しくなる。従ってトラ
ンジスタM14は点Ａの電圧がVOUTに非常に近い電圧まで
落ちるに十分な電流を通じる。
スイッチの構造の例 第８図は、第４図にブロック形式で示した本発明の一
般的ダイアグラムをもう少し詳しくして再び取り上げた
ものである。
般的ダイアグラムをもう少し詳しくして再び取り上げた
ものである。
この表現によれば、VOUTが正のとき分離用電圧Visoと
アースGNDとの間の接続を確立することを可能にするス
イッチS1は、横方向MOSトランジスタによって実現さ
れ、VOUTが負のとき電圧Visoと電位VOUTの間の接続を確
立することを可能とするスイッチS2は、縦方向のnpnト
ランジスタS2によって実現される。この回路のその他の
参照番号は、前に第４図に使ったものと同じである。イ
ンバータＩはVCCと電位Visoの間に供給することが望ま
しい。すなわちVOUTの符号に従ってGND又はVOUTとVCCの
間に入れることが望ましいということに注意する。そう
することによってVOUTが負のときにその動作がいっそう
保証される。
アースGNDとの間の接続を確立することを可能にするス
イッチS1は、横方向MOSトランジスタによって実現さ
れ、VOUTが負のとき電圧Visoと電位VOUTの間の接続を確
立することを可能とするスイッチS2は、縦方向のnpnト
ランジスタS2によって実現される。この回路のその他の
参照番号は、前に第４図に使ったものと同じである。イ
ンバータＩはVCCと電位Visoの間に供給することが望ま
しい。すなわちVOUTの符号に従ってGND又はVOUTとVCCの
間に入れることが望ましいということに注意する。そう
することによってVOUTが負のときにその動作がいっそう
保証される。
第９図は実際には増幅器とアダプタ段階は回路を満足
に働かせるために設ける必要があるということを認め
て、第８図の回路を更に詳細に取り上げたものである。
に働かせるために設ける必要があるということを認め
て、第８図の回路を更に詳細に取り上げたものである。
電圧VOUT（VOUTが負のとき）又はVCC（VOUTが正のと
き）が得られる、検出器Ｄの出力端子Ａは、二つのイン
バータ61と62に接続される。
き）が得られる、検出器Ｄの出力端子Ａは、二つのイン
バータ61と62に接続される。
MOSトランジスタM21とM22は、電源電圧VCCと電位Viso
の間に直列に配置されている。またMOSトランジスタM2
3、MOSトランジスタM24及びnpnトランジスタQ2が電源電
圧VCCと電圧VOUTの間に直列に配置されている。インバ
ータ61の出力はトランジスタM21及びM24のゲートを制御
する。またインバータ62はトランジスタM22とM23のゲー
トを制御する。トランジスタM21及びM22のドレーン・ソ
ース接続点は、共に縦方向npnバイポーラトランジスタ
であるトランジスタQ2とS2のベースを制御する。MOSト
ランジスタM23とM24のドレーン・ソース接続点は、横方
向MOSトランジスタS1のゲートを制御する。
の間に直列に配置されている。またMOSトランジスタM2
3、MOSトランジスタM24及びnpnトランジスタQ2が電源電
圧VCCと電圧VOUTの間に直列に配置されている。インバ
ータ61の出力はトランジスタM21及びM24のゲートを制御
する。またインバータ62はトランジスタM22とM23のゲー
トを制御する。トランジスタM21及びM22のドレーン・ソ
ース接続点は、共に縦方向npnバイポーラトランジスタ
であるトランジスタQ2とS2のベースを制御する。MOSト
ランジスタM23とM24のドレーン・ソース接続点は、横方
向MOSトランジスタS1のゲートを制御する。
トランジスタM21とM22は、第一のフォロワー増幅段を
構成し、一方トランジスタM23、M24及びQ2は第２のフォ
ロワー増幅段を構成する。これらの段階は、必要な制御
電流とスイッチS1及びS2の十分に早いスイッチングを確
保するように考えてある。
構成し、一方トランジスタM23、M24及びQ2は第２のフォ
ロワー増幅段を構成する。これらの段階は、必要な制御
電流とスイッチS1及びS2の十分に早いスイッチングを確
保するように考えてある。
点Ａが電位VCCにある（Voutは正）ときは、トランジ
スタM22とM23は通過状態となり、トランジスタM21とト
ランジスタM24は阻止状態となる。そこから、npnトラン
ジスタＱとS2は阻止状態の結果となり、トランジスタS1
は通過状態となる。したがって電位Visoは実際にトラン
ジスタS1を経由してアースに設定される。点Ａが負電位
Voutにあるときは、MOSトランジスタM21、M22、M23及び
M24の状態は逆転し、スイッチS1のゲートは電位Voutと
なり、バイポーラトランジスタQ2およびS2のベースはV
out＋VBEとなる。すなわち、この後者のトランジスタは
通過状態となり、電位Visoは探していた結果の電位Vout
となる。
スタM22とM23は通過状態となり、トランジスタM21とト
ランジスタM24は阻止状態となる。そこから、npnトラン
ジスタＱとS2は阻止状態の結果となり、トランジスタS1
は通過状態となる。したがって電位Visoは実際にトラン
ジスタS1を経由してアースに設定される。点Ａが負電位
Voutにあるときは、MOSトランジスタM21、M22、M23及び
M24の状態は逆転し、スイッチS1のゲートは電位Voutと
なり、バイポーラトランジスタQ2およびS2のベースはV
out＋VBEとなる。すなわち、この後者のトランジスタは
通過状態となり、電位Visoは探していた結果の電位Vout
となる。
上記から次の事がわかる。実際に、電位Visoは厳密に
はアース電位、またはVout電位に等しくはないが、例え
ばバイポーラトランジスタの飽和時のコレクタ／エミッ
タ電圧または通過状態にあるMOSトランジスタのドレー
ン／ソース電圧降下に対応して、それらよりたかだか数
十mVだけしか異ならない。
はアース電位、またはVout電位に等しくはないが、例え
ばバイポーラトランジスタの飽和時のコレクタ／エミッ
タ電圧または通過状態にあるMOSトランジスタのドレー
ン／ソース電圧降下に対応して、それらよりたかだか数
十mVだけしか異ならない。
この技術の専門家であれば、上記は本発明の構造の一
例に過ぎないことがわかるであろう。トランジスタS1に
関しては、前記ではMOSトランジスタとして説明してき
た。しかしその制御回路が適切に変更してあるならばバ
イポーラトランジスタも使用することができる。同様
に、トランジスタS2について、縦方向のnpnトランジス
タの代わりに縦方向のMOSトランジスタを使うこともで
きるであろう。もっと一般的にいえば、本発明は横方向
のMOSトランジスタとしてｐチャネルトランジスタを使
う場合にも、縦方向バイポーラトランジスタとしてpnp
トランジスタを使う場合にも、それぞれ同じような方法
で使用することができる。
例に過ぎないことがわかるであろう。トランジスタS1に
関しては、前記ではMOSトランジスタとして説明してき
た。しかしその制御回路が適切に変更してあるならばバ
イポーラトランジスタも使用することができる。同様
に、トランジスタS2について、縦方向のnpnトランジス
タの代わりに縦方向のMOSトランジスタを使うこともで
きるであろう。もっと一般的にいえば、本発明は横方向
のMOSトランジスタとしてｐチャネルトランジスタを使
う場合にも、縦方向バイポーラトランジスタとしてpnp
トランジスタを使う場合にも、それぞれ同じような方法
で使用することができる。
第10図は、第８図に相当する、本発明に従った回路の
集積の例を簡略化して示したもので、右から左へ下記の
順序に並んでいる。
集積の例を簡略化して示したもので、右から左へ下記の
順序に並んでいる。
・そのベースＢが検出器Ｄからの出力を受信する縦方向
npnトランジスタS2。
npnトランジスタS2。
・第２図のケーソン30のような論理ケーソン。その分離
領域は電圧Visoに接続されている。
領域は電圧Visoに接続されている。
・スイッチS1を構成している横方向のｎチャネルMOSト
ランジスタ、及び ・第１図や第２図のセル10のようなVDMOSトランジス
タ。
ランジスタ、及び ・第１図や第２図のセル10のようなVDMOSトランジス
タ。
前に説明してきたとおり、縦方向のnpnトランジスタS
2のエミッタは電位Visoに接続されており、この電位は
またトランジスタS1のドレーンにも接続されている。そ
してS1のソースはアースに接続され、例えばVDMOSセル1
0に対するソース接続としてもアースが使われている。
2のエミッタは電位Visoに接続されており、この電位は
またトランジスタS1のドレーンにも接続されている。そ
してS1のソースはアースに接続され、例えばVDMOSセル1
0に対するソース接続としてもアースが使われている。
本発明の他の特性によれば、横方向MOSトランジスタS
1のp+分離領域をVisoにではなく、アースに接続するこ
とが好ましいことに、注目すべきである。実際に、この
場合には、Voutが負になったとき、第10図に示すスプリ
アリnpnバイポーラトランジスタQP2が導電性となり、V
isoのVoutへの接続を確立するのである。
1のp+分離領域をVisoにではなく、アースに接続するこ
とが好ましいことに、注目すべきである。実際に、この
場合には、Voutが負になったとき、第10図に示すスプリ
アリnpnバイポーラトランジスタQP2が導電性となり、V
isoのVoutへの接続を確立するのである。
第１図と第２図と第３図Ａと第３図Ｂは、従来技術の状
態、及び本発明が解決することを目的としている問題を
説明しようとしたものであって、第１図と第２図は縦方
向ならびに横方向のトランジスタによる従来の集積回路
の構造を示し、第３図Ａと第３図Ｂは論理ケーソンの分
離に関する等価ダイアグラムである。 第４図は本発明による回路が遂行しようとする機能の説
明図である。 第５図は、極性検出器の回路例を示す。 第６図は、極性検出器のより詳細な例を示す。 第７図は、極性検出器の別の実施例を示す。 第８図は、本発明による回路の実施例の主要素を示す。 第９図は、本発明による回路の実施例の主要素をもっと
詳細に示したものである。 第10図は、本発明に基づく回路の集積の例を図式的に示
したものである。
態、及び本発明が解決することを目的としている問題を
説明しようとしたものであって、第１図と第２図は縦方
向ならびに横方向のトランジスタによる従来の集積回路
の構造を示し、第３図Ａと第３図Ｂは論理ケーソンの分
離に関する等価ダイアグラムである。 第４図は本発明による回路が遂行しようとする機能の説
明図である。 第５図は、極性検出器の回路例を示す。 第６図は、極性検出器のより詳細な例を示す。 第７図は、極性検出器の別の実施例を示す。 第８図は、本発明による回路の実施例の主要素を示す。 第９図は、本発明による回路の実施例の主要素をもっと
詳細に示したものである。 第10図は、本発明に基づく回路の集積の例を図式的に示
したものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アントワン パブリ フランス国，13100 アイ エン プロ バンス シャメ ジレ ボレル，レジデ ンス ゾラ‐バ セー１（番地なし) (72)発明者 ティエリー シカール フランス国，31150 フェノウレ リュ ド パリ，24番地 (72)発明者 マルク シモン フランス国，31170 トゥルンフォアレ シャメ ド ラメーレ‐ムーンディ, 210ビス番地 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/08 - 27/092
Claims (8)
- 【請求項１】諸端子が集積回路の前面からアクセスでき
る複数の横方向トランジスタと、１つの電源端子が集積
回路の裏面に相当する複数の縦方向トランジスタを有
し、これら横方向トランジスタが分離用電位（VISO）と
呼ばれるある電位に接続される分離領域（26;36）によ
って個々にあるいはグループとして、分離されており、
また基準電圧（GND、接地）に関する第一の極性の電圧
に横方向トランジスタが接続されており、集積回路の裏
面（３）に接続されている上記電源端子も、基準電圧に
関する第一の極性を有するある電位（VOUT）に通常ある
ような、モノリシック集積回路において、 ・上記基準電圧に関する裏面の電位の符号を検出する手
段（Ｄ）と、 ・裏面の電位が上記基準電位に関する第一の極性を有す
るとき、上記基準電位に上記分離用電位を接続する少な
くとも１個の横方向トランジスタから成る第一のスイッ
チング手段（S1）と、 ・裏面の電位が上記基準電位に関する第二の極性を有す
るとき、上記分離用電位を裏面の電位に接続する少なく
とも１個の縦方向トランジスタから成る第二のスイッチ
ング手段（S2）と、を有することを特徴とする、集積回
路の動的分離用回路。 - 【請求項２】前記基準電位がアースであり、集積回路の
裏面がn+形の層に相当し、前記分離領域がｐ形であり、
前記第一の極性が正極性であるような、請求項１に基づ
く動的分離用回路。 - 【請求項３】前記アースに関する裏面の電位の符号を検
出する手段（Ｄ）が１個の縦方向npnトランジスタ（Q
1）を有し、そのコレクタが裏面に接続され、そのベー
スがnpnトランジスタのON状態におけるベース・エミッ
タ電圧（VBE）よりも小さい、指定した正電圧（Vb）の
値にバイアスされ、そのエミッタが負荷要素（Rc）を経
由して横方向トランジスタの正の供給電圧（VCC）に接
続されている、請求項２に基づく動的分離用回路。 - 【請求項４】前記アースに関する裏面の電位の符号を検
出する手段（Ｄ）が、１個の横方向NMOSトランジスタ
（M14）に接続された１個のｎチャネルVDMOSトランジス
タ（M15）を有し、M14の他の主端子が負荷要素（M13）
を経由して横方向トランジスタの正の供給電圧に接続さ
れ、ｎチャネルVDMOSトランジスタ（M15）のゲートが横
方向トランジスタの正の供給電圧（VCC）にバイアスさ
れており、横方向のNMOSトランジスタ（M14）のゲート
がそのしきい値電圧（VT）よりも僅かに大きい値にバイ
アスされている、請求項２に基づく動的分離用回路。 - 【請求項５】前記第一のスイッチング手段（S1）が１個
のエンハンス形ｎチャネルMOSトランジスタを有し、そ
のソースが基準電位に接続され、そのドレーンが分離領
域に接続され、そのゲートが前記符号検出手段（Ｄ）に
よって制御される、請求項２に基づく動的分離用回路。 - 【請求項６】前記MOSトランジスタの基板が基準電位（G
ND）に接続されている、請求項５に基づく動的分離用回
路。 - 【請求項７】前記第二のスイッチング手段（S2）が１個
の縦方向npnバイポーラトランジスタを有し、そのエミ
ッタが基板の裏面に接続され、そのコレクタが分離領域
に接続され、そのベースが前記符号検出手段（Ｄ）によ
ってインバータ装置を通じて制御される、請求項２に基
づく動的分離用回路。 - 【請求項８】前記第二のスイッチング手段（S2）が１個
のｎチャネルMOSトランジスタを有し、そのドレーンが
裏面に接続され、そのソースが分離用電位に接続され、
そのゲートが前記符号検出手段（Ｄ）によってインバー
タを通じて制御される、請求項２に基づく動的分離用回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8916144 | 1989-11-29 | ||
| FR8916144A FR2655196B1 (fr) | 1989-11-29 | 1989-11-29 | Circuit d'isolation dynamique de circuits integres. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03188666A JPH03188666A (ja) | 1991-08-16 |
| JP3120447B2 true JP3120447B2 (ja) | 2000-12-25 |
Family
ID=9388221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02326107A Expired - Fee Related JP3120447B2 (ja) | 1989-11-29 | 1990-11-29 | 集積回路の動的分離用回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5159207A (ja) |
| EP (1) | EP0432058B1 (ja) |
| JP (1) | JP3120447B2 (ja) |
| KR (1) | KR100192006B1 (ja) |
| DE (1) | DE69016962T2 (ja) |
| FR (1) | FR2655196B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0520125B1 (en) * | 1991-06-27 | 1997-08-20 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Switching circuit for connecting a first circuit node to a second or to a third circuit node according to the latter's potential, for controlling the potential of an insulation region of an integrated circuit according to the substrate's potential |
| IT1252623B (it) * | 1991-12-05 | 1995-06-19 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina |
| EP0734070B1 (en) * | 1995-03-22 | 2000-07-19 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method and device for dynamically self-biasing regions of integrated circuits |
| US5834820A (en) | 1995-10-13 | 1998-11-10 | Micron Technology, Inc. | Circuit for providing isolation of integrated circuit active areas |
| JP3036423B2 (ja) * | 1996-02-06 | 2000-04-24 | 日本電気株式会社 | 半導体装置 |
| US6023186A (en) * | 1996-04-30 | 2000-02-08 | Kabushiki Kaisha Toshiba | CMOS integrated circuit device and inspection method thereof |
| WO1998033274A1 (en) * | 1997-01-24 | 1998-07-30 | Hitachi, Ltd. | Power switch circuit |
| US6169309B1 (en) * | 1997-09-30 | 2001-01-02 | Texas Instruments Incorporated | High breakdown-voltage transistor with transient protection |
| EP1028468A1 (en) * | 1999-02-09 | 2000-08-16 | STMicroelectronics S.r.l. | Biasing circuit for isolation region in integrated power circuit |
| US6165868A (en) * | 1999-06-04 | 2000-12-26 | Industrial Technology Research Institute | Monolithic device isolation by buried conducting walls |
| US6525394B1 (en) * | 2000-08-03 | 2003-02-25 | Ray E. Kuhn | Substrate isolation for analog/digital IC chips |
| US6627970B2 (en) * | 2000-12-20 | 2003-09-30 | Infineon Technologies Ag | Integrated semiconductor circuit, in particular a semiconductor memory circuit, having at least one integrated electrical antifuse structure, and a method of producing the structure |
| SE520306C2 (sv) * | 2001-01-31 | 2003-06-24 | Ericsson Telefon Ab L M | Regulator för en halvledarkrets |
| US6573562B2 (en) * | 2001-10-31 | 2003-06-03 | Motorola, Inc. | Semiconductor component and method of operation |
| JP4166103B2 (ja) * | 2003-02-27 | 2008-10-15 | ローム株式会社 | 半導体集積回路装置 |
| US6998921B2 (en) * | 2003-10-14 | 2006-02-14 | Broadcom Corporation | Method for avoiding avalanche breakdown caused by a lateral parasitic bipolar transistor in an MOS process |
| DE102004062135B4 (de) * | 2004-12-23 | 2010-09-23 | Atmel Automotive Gmbh | Verstärkerschaltung |
| FR2948828B1 (fr) * | 2009-07-28 | 2011-09-30 | St Microelectronics Rousset | Dispositif electronique de protection contre une inversion de polarite d'une tension d'alimentation continue, et application au domaine de l'automobile |
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