KR0184918B1 - 비트 라인 전위 보상 회로를 가지는 반도체 메모리 장치 - Google Patents
비트 라인 전위 보상 회로를 가지는 반도체 메모리 장치 Download PDFInfo
- Publication number
- KR0184918B1 KR0184918B1 KR1019950061415A KR19950061415A KR0184918B1 KR 0184918 B1 KR0184918 B1 KR 0184918B1 KR 1019950061415 A KR1019950061415 A KR 1019950061415A KR 19950061415 A KR19950061415 A KR 19950061415A KR 0184918 B1 KR0184918 B1 KR 0184918B1
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- transistor
- memory cell
- thin film
- transistors
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000010409 thin film Substances 0.000 claims abstract description 44
- 230000003068 static effect Effects 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 41
- 238000009792 diffusion process Methods 0.000 claims description 32
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 18
- 229910052782 aluminium Inorganic materials 0.000 claims description 18
- 239000010408 film Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000000872 buffer Substances 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 238000003491 array Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명의 기재된 정적 RAM으로서의 반도체 메모리 장치는 메모리 셀 어레이(62), 다수의 로드 회로(601내지 60n), 다수의 비트 라인 전위 보상 회로(610내지 61n)을 포함한다. 각각의 비트 라인 전위 보상 회로는 의사 메모리 셀이고, 각각의 비트 라인 로드 회로와 공급된 전력 공급 전위를 유지하기 위한 메모리 셀 어레이 사이에 제공된다.
의사 메모리 셀은 각각의 메모리 셀(MC0내지 MC0n…, MCn0내지 MCnn)의 배열과 등가인 소자 배열을 갖고 있다.
의사 메모리 셀은 전력 공급 전위에서 공통적으로 유지된 소오스 전극 및 다른 트랜지스터의 게이트 전극에 접속된 드레인 전극을 각각 가지는 한 쌍의 박막 트랜지스터(M1및 M2)를 갖고 있는데, 박막 트랜지스터들 중 하나의 트랜지스터의 드레인 전극이 제3전송 트랜지스터(Q3)을 통해 제1비트 라인(B)에 접속되고, 다른 박막 트랜지스터의 드레인이 제4전송 트랜지스터(Q4)를 통해 제2비트 라인(B*)에 접속되며, 제3 및 제4전송 트랜지스터(Q3및 Q4)가 전력 공급 전위에서 유지된다. 이러한 배열에 있어서, 구조물의 소자 영역을 상당히 감소되게 하는 것이 가능하다.
Description
제1도는 종래의 반도체 정적 RAM의 회로 구조를 부분적인 블록 형태로 도시한 회로도.
제2도는 제1도에 도시된 종래의 반도체 정적 RAM에 이용된 메모리 셀을 도시한 회로도.
제3a도는 판독 동작을 설명하는데 이용하기 위한 타이밍도이고, 제3b도는 기입 동작을 설명하는데 이용하기 위한 타이밍도.
제4도는 종래의 비트 라인 전위 보상 회로의 소자 배열을 도시한 평면도.
제5도는 제1도에 도시된 종래의 메모리 셀의 소자 배열을 도시한 평면도.
제6도는 제5도의 라인 6-6을 따라 절취하여 도시한 제5도의 메모리 셀의 구조를 도시한 단면도.
제7도는 본 발명의 제1실시예에 따른 비트 라인 전위 보상 회로를 도시한 등가 회로도.
제8도는 본 발명의 제1실시예에 따른 소자 배열을 도시한 평면도.
제9도는 제8도의 라인 9-9를 따라 절취하여 도시한 제8도의 메모리 셀을 도시한 단면도.
제10도는 본 발명의 제2실시예에 따른 비트 라인 전위 보상 회로를 도시한 등가 회로도.
제11도는 본 발명의 제2실시예에 따른 소자 배열을 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
22∼26 : 상호 접속부 27∼34, 48∼50, 53, 54 : 접촉 개구
37, 38 : N형 확산 영역 46, 47 : 다결정성 실리콘 층
51 : 어드레스 버퍼 회로 52 : 어드레스 전이 검출 회로
53 : 내부 클럭 발생 회로 54 : 행 디코더 회로
57 : 출력 래치 회로 58 : 기입/판독 제어 회로
59 : 기입 구동기 회로 601∼60n : 비트 라인 로드 회로
611∼61n : 비트 라인 전위 보상 회로
62 : 메모리 셀 어레이 B, B0∼B*, Bn*: 비트 라인
MCo0내지 MCn0…, MCon내지 MCnn: 메모리 셀
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트 라인 전위 보상 회로를 가지는 전력 소모가 적은 형태의 반도체 정적(static) RAM에 관한 것이다.
본 발명에 관련된 종류의 종래 저 전력 소모형 반도체 정적 RAM은 회로 구조를 도시한 제1도, 제1도에 도시된 메모리 셀의 회로 구조를 도시한 제2도, 정적 RAM의 기입동작에 관한 타이밍도를 도시한 제3a도, 및 정적 RAM의 판독 동작(read operation)에 관한 타이밍도를 도시한 제3b도를 참조하여 먼저 설명한다. 정적 RAM은 어드레스 버퍼 회로(51), 어드레스 전이 검출 회로(52), 내부 클럭 발생 회로(53), 행(row) 디코더 회로(54), 열(column) 디코더 회로(55), 감지 증폭기 회로(56), 입/출력(I/O) 버퍼 및 출력 래치 회로(57), 기입/판독(write/read) 제어 회로(58), 기입 구동기 회로(59), 비트 라인 로드 회로(601내지 60n), 비트 라인 전위 보상 회로(611내지 61n), 및 메모리 셀 어레이(62)를 포함한다.
외부 어드레스 입력 신호(A0내지 An)이 어드레스 버퍼 회로(51)로 공급된다. 어드레스 버퍼 회로(51)의 출력의 상한 비트(upper bit : A0', …)는 행 디코더 회로(54)에 공급되고, 하한 비트(lower bit : An', …)는 열 디코더 회로(55)에 공급된다. 또한, 상한 및 하한 비트는 어드레스 전이 검출 회로(52)에 공급된다.
어드레스 전이 검출 회로(52)의 출력(OS)는 내부 클럭 발생 회로(53)에 공급된다. 이러한 내부 클럭 발생 회로(53)은 행 디코더 회로(54)에 공급된 출력(XE), 감지 증폭기 회로(56)에 공급된 출력(SE), 및 비트 라인 로드 회로(601내지 60n)에 공급된 반전 출력(P)[이하, P*라 함, 어스터리스크 기호(*)는 반전 또는 2의 보수를 나타내기 위해 본 발명의 설명 전반에 걸쳐 이용됨)를 제공한다.
기입/판독 제어 회로(58)은 기입/판독 출력 신호(WE*)를 수신하고, 내부 클럭 발생 회로(53) 및 기입 구동기 회로(59)에 공급되는 출력을 제공한다. 기입 구동기 회로(59)는 입/출력 버퍼 및 출력 래치 회로(57)을 통해 출력 I/O 터미널로 공급되는 출력(WCL), 전송 게이트(Q5, Q7내지 Qn5, Qn7)을 통해 비트 라인(B0내지 Bn)으로 공급된 출력(WBT), 및 전송 게이트(Q8, Q6내지 Qn8, Qn6)을 통해 비트 라인(B0 *내지 Bn *)로 공급된 출력(WBB)를 제공한다.
행 디코더 회로(54)는 메모리 셀 어레이(62)의 워드 라인에 각각 공급된 출력(W0내지 Wn)을 제공한다. 열 디코더 회로(55)는 각각의 전송 게이트(Q5, Q7내지 Qn5, Qn7및 Q8, Q6내지 Qn8, Qn6)의 게이트 전극을 제어하는 출력을 제공한다.
비트 라인 전위 보상 회로(611내지 61n)은 비트 라인 로드 회로(601내지 60n)과 메모리 셀 어레이(62) 사이에 삽입된다. 비트 라인 전위 보상 회로(611내지 61n)이 접속되는 메모리 셀 어레이에 있어서, 메모리 셀(MC0내지 MCn0)의 입/출력 데이터는 비트 라인(B0) 및 비트 라인(B0 *)에 공급되고, 메모리 셀(MCon내지 MCnn)의 입/출력 데이터는 비트 라인(Bn) 및 비트 라인(Bn *)에 공급된다.
상술한 반도체 정적 RAM에 있어서, 비트 라인 로드 회로(611내지 61n)에서 선택된 메모리 셀로 흐르는 전류 및 감지 증폭기 회로(56)에서 소모될 전류를 감소시키기 위한 시도가 행해졌다.
첫째, 데이터를 판독할 때, 어드레스 전이 검출 회로(52)는 외부 어드레스 입력 신호(An)의 변화를 검출하고 펄스 신호(OS)를 출력시킨다. 신호(OS)는 수신하는 내부 클럭 발생 회로(53)은 비트 라인 로드 제어 신호(P*), 워드 라인 제어 신호(XE) 및 감지 증폭기 제어 신호(SE)를 출력시키는데, 이러한 신호들은 판독 동작에 필요한 펄스폭을 가지는 펄스 신호이다. 이러한 신호(XE 및 P*)는 워드 라인(W)의 활성 기간 및 감지 증폭기 회로(56)의 활성 기간을 이의 펄스 지속 기간에 제한한다. 이러한 방식에 있어서, 워드 라인(W)의 활성 기간은 짧아지게 되어 판독 사이클 시간에 계속해서 무응답하게 한다.
이 때, 비트 라인 로드 회로(601) 및 메모리 셀(MC0)은 일 예로서 고려된다. 비트 라인 로드 회로(601)에서 선택된 메모리 셀(MC0)으로 흐르는 전류는 제한된다. 비트 라인 로드 회로(601)을 구성하는 한 쌍의 P-채널 MOS 트랜지스터(Q1및 Q2)는 워드 라인 제어 신호(XE)와 동기가 맞춰진 펄스 신호(P*)에 의해 제어되므로, 비트 라인 로드 회로(601)은, 오프(off) 상태로 유지되지만, 워드 라인(W0)은 활성 상태이다. 그러므로, 워드 라인(W0)가 활성 상태이지만, 비트 라인(B0) 및 비트 라인(B0 *)에서 메모리 셀(MC0)의 로우 레벨 노드 내로 흐르는 전류는 비트 라인(B0) 또는 비트 라인(B0 *)의 라인 정전 용량(line capacitance)으로 저장되는 변화에만 대응한다.
데이터를 기입할 때, 기입 사이클 기간 중에 기입 데이터 변화를 차단하고, 다량의 전류를 소모하는 감지 증폭기의 동작을 억제하기 위해서, 워드 라인(W0)은 펄스식(pulse-wise)으로 제어되지 않고, 워드 라인이 활성 상태로 될 경우, 비트 라인 로드 회로(601)은 외부 입력 신호로 데이터의 기입을 종료할 때까지 턴 오프되지 않는다.
그러나, 판독 동작에서와 같이, 비트 라인 로드 회로(601)은 워드 라인(W0)와 동기하여 제어되고, 이것은 워드 라인(W0)가 활성 상태인 중에는 오프상태로 유지된다.
일 예로서, 데이터를 하이 레벨 1로 메모리 셀(MC0) 내에 기입할 때, 열 디코더 회로(55)는 비트 라인(B0) 및 비트 라인(B0 *)를 선택하고, 기입 구동기 회로(59)는 논리 레벨의 하이 레벨 전압을 비트 라인(B0)에 제공하고, 논리 레벨의 로우 레벨 전압을 비트 라인(B0 *)에 제공한다. 활성 상태인 워드 라인(W0)에 있어서, 하이 레벨 및 로우 레벨 전압이 제2도에 도시된 메모리 셀(MC0)의 노드(N1및 N2)에 기입된다.
그러나, 예를 들어 선택된 워드 라인(W0)에 접속된 메모리 셀(MC0)이 아니라 비선택된 메모리 셀들 중 하나의 메모리 셀인 메모리 셀(MC0)이 아니라 비선택된 메모리 셀들 중 하나의 메모리 셀인 메모리 셀(MCon)은 비트 라인(Bn) 및 비트 라인(Bn *)에 유지되는 데이터를 출력시킨다. 하이 레벨 데이터 1이 노드(N1)에서 유지된다고 가정하면, 로우 레벨로 유지되는 노드(N2)에 접속된 비트 라인(Bn *)에 저장된 저하는 메모리 셀(Mc0n)의 구동 트랜지스터(Q8)을 통해 접지 전위(GND) 내로 흐르므로, 비트 라인(Bn *)에서의 전위는 접지 전위(GND)에 대해서 공급 전압(Vcc)로부터 균일하게 감소된다.
워드 라인(W0)이 활성 상태로 되기 전, 비트 라인(Bn)은 공급 전위(Vcc)로 유지된다. 그러므로, 워드 라인(W0)이 활성 상태로 될 때, 레벨 데이터 1을 유지하는 비 선택된 메모리 셀(MC0n)의 노드(N1)은 이전과 동일한 전위로 유지되므로, 비트 라인(Bn)의 전위는 변화되지 않는다.
그러나, 4Mbit 정적 RAM류에 있어서, 1,024 메모리 셀은 예컨대, 단일 비트 라인(B0)에 실제로 접속된다. 이것은 워드 라인(W0)에 접속된 게이트 전극을 가지는 전송 트랜지스터(Q3및 Q4)의 소오스 전극 및 데이터를 저장하기 위한 메모리 셀(MC0)내의 데이터 저장 노드(N1 및 N2)에 접속된 드레인 전극을 형성하는 N+형 확산층(또는 N형 확산층)은 각각의 1,024 메모리 셀에 형성된 접촉 개구를 통해 비트 라인(B0) 및 비트 라인(B0 *)에 접속된다.
로우 레벨 데이터가 저장되는 노드(N1 또는 N2)에 접속된 전송 트랜지스터(Q3또는 Q4) 내에는 서브 임계(sub-threshold) 누설이 있다. 또한, 소오스 전극을 형성하는 N형 확산층 내에는 접합 누설이 있다. 이러한 누설 전류가 메모리 셀(MC0)의 로드 트랜지스터(M5및 M6)에서 공급되는 전류보다 큰 경우, 비트 라인 로드 회로(601)이 오프 상태인 비트 라인(B0) 또는 비트 라인(B0*)에 저장된 전하는 감소된다.
즉, 선택된 워드 라인(W0)에 접속되는 비선택된 메모리 셀(MC1내지 MC0n)에서, 하이 레벨 데이터를 보유하는 노드(N1 또는 N2)에 접속된 비트 라인의 전위는 시간이 지남에 따라 감소된다. 기입 기간이 1msec 만큼 길다는 점에서, 활성 기간 역시 예를 들어, 상술한 바와 같이 약 1msec이다. 이러한 기간 중에, 비트 라인(B0) 또는 비트 라인(Bn *)에서의 하이 레벨 전위는 감소되고, 이것은 구동 트랜지스터(Q5및 Q6)의 임계 전압보다 작아지게 되는 경우, 메모리 셀 내에 유지되는 데이터는 소거된다.
비트 라인 전위 보상 회로(611)의 동작은 일 예로서 지금부터 기재하고자 한다. 이러한 회로는 다른 트랜지스터의 드레인 전극에 접속된 게이트 전극을 각각 가지는 2개의 P-채널 MOS 트랜지스터(Q3및 Q4)를 포함하다. P-채널 MOS 트랜지스터(Q3및 Q4)는 비트 라인(B0) 및 비트 라인(B0 *)에 각각 접속된 드레인 전극을 가지고 있다.
P-채널 MOS 트랜지스터(Q3)이 공급 전위(Vcc)로부터의 로우 레벨 데이터를 유지하는 메모리 셀(MC0)의 노드(N2)에 접속된 비트 라인(B0 *)에서 전위가 감소함에 따라 턴온될 때, 다른 전하는 비트 라인(B0)에 공급되는데, 하이 레벨 데이터가 노드(N1)로부터 공급된다. 이것은 누설로 인해 비트 라인(B0)의 전위 레벨 감소를 방지하는 효과를 가지고 있다.
더욱이, 하이 레벨 데이터를 제공하는 비트 라인(B0)에서의 전위는 로우 레벨 데이터를 제공하는 비트 라인(B0 *)보다 조기에 감소되지 않으므로, 비트 라인(B0)에 접속된 드레인 전극을 가지는 P-채널 MOS 트랜지스터(Q4)가 턴온 되지는 않는다.
비트 라인 전위 보상 회로(611)의 P-채널 MOS 트랜지스터(Q3및 Q4)의 소자 배열을 도시한 평면도인 제4도를 지금부터 참조하면, 이러한 회로(611)은 P형 확산층(18 및 19), 다결정성 실리콘층(20 및 21), 알루미늄 상호 접속부(22 내지 26), 및 접촉 개구(27 내지 34)를 가지고 있다. 알루미늄 상호 접속부(23 및 25)는 비트 라인(B0)을 구성하고, 알루미늄 상호 접속부(22 및 26)은 비트 라인(B0 *)를 구성한다. 알루미늄 상호 접속부(24)는 전원 공급 라인(Vcc)과 통하게 된다. 비트 라인 전위 보상용 P-채널 MOS 트랜지스터(Q3)은 소오스 전극을 형성하기 위해 접촉 개구(32)를 통해 P형 확산층(19)에 접속된 전원 공급 라인(Vcc)의 알루미늄 상호 접속부(24), 드레인 전극을 구성하기 위해 접촉 개구(33)을 통해 P형 확산층(19)에 접속된 비트 라인(B0)의 알루미늄 상호 접속부(25), 접촉 개구(34)를 통해 다결정성 실리콘층(21)에 접속된 비트 라인(B0*)의 알루미늄 라인(26), 및 게이트 전극을 구성하는 다결정성 실리콘층(21)로 구성된다.
이와 마찬가지로, 비트 라인 전위 보상용 P-채널 MOS 트랜지스터(Q4)는 소오스 전극을 구성하기 위해 접촉 개구(29)를 통해 P형 확산층(18)에 접속된 전력 공급 라인(Vcc)의 알루미늄 상호 접속부(24), 드레인 전극을 구성하기 위해 접촉 개구(28)을 통해 P형 확산층(18)에 접속된 비트 라인(B0 *)의 알루미늄 상호 접속부(22), 및 이러한 층이 게이트 전극을 구성하도록 접촉 개구(27)을 통해 다결정성 실리콘층(20)에 접속된 비트 라인(B0)의 알루미늄 상호 접속부(23)으로 얻어지다. 공유 영역은 비트 라인 전위 보상용 P-채널 트랜지스터(Q3및 Q4)의 채널 영역을 나타낸다.
비트 라인 전위 보상용 P-채널 MOS 트랜지스터(Q3및 Q4)는 모든 비트 라인쌍용으로 필요하다. 그러므로, 이들이 메모리 셀과 평행하게 연장하는 비트 라인(B0) 및 비트 라인(B0 *)의 배열에 따른 폭과 거의 동일하게 달성하도록 MOS 트랜지스터들이 배치되어야 한다. 또한, 이들은 비트 라인과 평행한 최장측에 장방 형태로 배치되어야 한다.
최근의 반도체 정적 RAM에 있어서, 메모리 셀 어레이가 미세하게 형성되기 때문에, 이러한 것에 관한 한가지 효과는 이러한 메모리 셀 어레이가 배열되는 종단 부분에, 포토레지스트(photoresist) 노출이 패턴에 밀도차의 존재로 인해 반도체 제조 공정 중에 광선 간섭을 받게 된다는 것이다. 이것은 내부 부분과 종단 배치 부분 사이의 크기를 다르게 한다.
그러므로, 정규(regular) 메모리 셀의 패턴 크기를 등가화하기 위해 의사(pseudo) 메모리 셀은 비트 라인 로드 회로가 접속되는 측 상에 메모리 셀 어레이의 최대 주변부에 비트 라인의 각 쌍용의 라인 내에 배열된다.
1Mbit 류의 반도체 정적 RAM에 있어서, 고저항률 폴리실리콘이 메모리 셀의 로드 소자용으로 이용된다. 4Mbit 류에 있어서, 로드 소자인 폴리 실리콘으로 이루어진 박막 트랜지스터는 데이터 유지 특성을 저하시키지 않고서도 전력 소모를 줄이는데 이용된다.
지금부터 제5도를 참조하면, 제5도의 평면도를 로드 소자로서 상술한 박막 트랜지스터를 이용하는 메모리 셀(MC0)의 구조를 도시한 것이다. 제5도에 도시된 바와 같이, 메모리 셀은 N-채널 MOS 트랜지스터(Q5및 Q6)의 소오스 전극 및 드레인 전극 영역을 구상하는 N형 확산층(37 및 38), 전송 트랜지스터(Q3및 Q4)의 게이트 전극 및 워드 라인도 구성하는 제1의 다결정성 실리콘층(39), 박막 트랜지스터(M5및 M6)의 게이트 전극을 구성하는 제2의 다결정성 실리콘층(40 및 41), 박막 트랜지스터(M5 및 M6)의 소오스 전극, 채널 및 드레인 전극 영역을 구성하는 제3의 다결절성 실리콘층(42 및 43), 비트 라인(B0) 및 비트 라인(B0 *)를 구성하는 알루미늄 상호 접속부(44 및 45), 구동 트랜지스터(Q5및 Q6)의 게이트 전극을 구성하는 제1의 다결절성 실리콘층(46 및 47), N형 확산층(37 및 38)과 제1의 다결절성 실리콘층(46 및 47)을 서로 접속시키기 위한 접촉 개구(48, 49 및 50), 박막 트랜지스터(M5및 M6)의 드레인 전극을 구성하는 제3의 다결절성 실리콘층(42 및 43)을 접속시키기 위한 접촉 개구(53 및 54), 박막 트랜지스터(M5및 M6)의 게이트 전극 하부층으로서의 제1의 다결절성 실리콘층(46 및 47) 및 N형 확산층(37 및 38)을 서로 구성하는 제2의 다결절성 실리콘층(40 및 41), 및 비트 라인 알루미늄 상호 접촉부 및 N형 확산층을 서로 접속시키기 위한 접촉 개구(53 및 54)를 포함한다.
또한, 제6도는 제5도의 라인 6-6을 따라 잘취하여 도시한 제5도에 도시된 메모리 셀의 구조를 도시한 것이다. 제6도에 있어서, 참조 번호(70)는 실리콘 기판을 나타내고, 참조 번호(71)는 소자 분리 실리콘 산화막을 나타낸다.
메모리 용량을 증가시키기 위한 최근의 경향에 있어서, 반도체 칩 영역은 증가하면서 단일 실리콘 웨이퍼를 노출시킴으로써 얻어질 수 있는 칩의 수는 감소한다. 당연히, 단일 실리콘 웨이퍼에서 얻을 수 있는 양호한 칩의 수는 감소하고 있다.
상술한 비트 라인 전위 보상 트랜지스터에 있어서, 비트 라인 누설 전류는 약 수 pA이고, 최대한 약 수 nA이므로, 필요한 충분 전류는 약 100 nA, 즉 누설 전류의 약 100배이다. 부수적으로, 최근에는 용장(redundant) 비트 라인을 용장(redundancy) 회로 기술에 채택되는 결함 비트 라인으로 대체하는 방법이 있다. 그러나, 결함 비트 라인을 접지 전위(GND)와 단락 회로(short-circuit)를 구성하는 것이 비트 라인 전위 보상 트랜지스터로 전류가 통과하게 하기 때문에, 보상 트랜지스터에 공급된 전류를 필요로 하는 것 보다 크게 설계할 필요는 없다.
그러나, 최근 비트 라인 전위 보상 트랜지스터는 벌크(bulk) 트랜지스터이다. 채널 전장이 1㎛이고, 채널폭이 1㎛이며, 산화막 두께가 15㎛인 P형 벌크 트랜지스터에 약 100㎂의 전류(Vgs = Vds = 5V)가 흐르게 된다. 이러한 전류를 약 100nA로 감소시키기 위해서는, 채널 전장을 100㎛로 감소시킬 필요가 있다.
그러나, 제5도에 도시된 바와 같이, 비트 라인 전위 보상 트랜지스터는 메모리 셀의 비트 라인(B)와 비트 라인(B*) 사이의 거리(비트 라인 폭을 포함)와 동일한 소자 배열 전장으로 실현되어야 한다.
이것은 채널 전장 방향이 비트 라인 방향과 평행하다는 것을 의미한다.
그러므로, 보상 전류 공급 용량을 감소시키기 위해, 채널 전장은 대응하는 칩 영역을 증가되게 하는 비트 라인과 평행한 방향으로 1,000㎛ 만큼 확장되어야 한다.
그러므로, 본 발명의 목적은 종래 기술에 실제하는 문제점을 극복하고, 반도체 메모리 장치, 특히 메모리 셀의 배열과 반드시 동일한 소자 배열을 가지고 있어서, 소자 상호 접속 효율을 개선하는 비트라인 전위 보상 회로를 포함하는 로드 소자로서 박막 트랜지스터를 이용하는 메모리 셀을 갖고 있는 정적 RAM을 제공하기 위한 것이다.
본 발명의 한가지 특징에 따르면, 정적 RAM과 같은 반도체 메모리 장치를 포함하는데, 이 반도체 메모리 장친느 정규 메모리 셀과 같은 박막 트랜지스터를 이용하고, 메모리 셀 어레이를 형성하는 다수의 메모리 셀,
메모리 셀 어레이의 접속된 다수의 비트 라인 로드 회로, 및
정규 메모리 셀의 배열과 등가인 소자 배열을 가지는 의사 메모리 셀로서 박막 트랜지스터를 이용하고, 메모리 셀 어레이와 비트 라인 로드 회로 사이에 각각 배치된 다수의 비트 라인 전위 보상 회로를 포함한다.
본 발명의 다른 특징에 따르면, 상술한 바와 같은 반도체 메모리 장치에 있어서, 의사 메모리 셀은 전원 공급 전위에 공통적으로 유지된 소오스 전극, 다른 장치의 게이트 전극에 각각 접속된 드레인 전극, 제1비트 라인에 결합된 전극들 중 한 전극의 드레인 전극, 및 제2비트 라인에 결합된 다른 장치의 드레인 전극을 가지는 한 쌍의 박막 트랜지스터를 포함한다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치가 제공되는데, 이 메모리 장치는 전원 공급 전위와 접지 전위 사이에 직렬로 삽입되는 제1구동 트랜지스터 및 제1박막 트랜지스터, 제2박막 트랜지스터 및 전원 공급 전위와 접지 전위 사이에 직렬로 삽입되는 제2구동 트랜지스터를 각각 갖고 있는 상호 접속부, 제1구동 트랜지스터 및 박막 트랜지스터 및 다른 장치의 직렬 접속 지점에 공통적으로 접속되는 제2구동 트랜지스터 및 제2박막 트랜지스터로 이루어진 각 세트의 게이트, 제1전송 트랜지스터를 통해 제1비트 라인에 접속되는 제1의 트랜지스터 세트의 공통 접속 지점 및 제2전송 트랜지스터를 통해 제2비트 라인에 접속되는 다른 트랜지스터 세트의 공통 접속 지점에 의해 접속된 선정된 수의 메모리 셀을 포함하는 메모리 셀 어레이,
전력 공급 전위를 제1 및 제2비트 라인에 공급하기 위한 다수의 로드 회로, 및 각각의 비트 라인 로드 회로와 공급된 전력 공급 전위를 유지하기 위한 메모리 셀 어레이 사이에 각각 제공되고, 제1 및 제2비트 라인과 비트 라인 로드 회로 사이에 접속된 의사 메모리 셀이 각각 있고, 의사 메모리 셀이 메모리 셀의 배열과 등가인 소자 배열을 가지도록 구성되는 다수의 비트 라인 전위 보상 회로를 포함한다.
본 발명에 따른 메모리 장치에 있어서, 비트 라인 전위 보상 회로는 소자 배열이 정규 메모리 셀의 배열과 등가인 의사 메모리 셀이다.
이하, 첨부 도면을 참조하여 본 발명의 상기 목적 및 다른 목적, 특징 및 장점에 대해 본 발명의 실시예에 관해 상세하게 기술하고자 한다.
지금부터, 본 발명의 양호한 실시예에 대해 도면을 참조하여 기술하고자 한다.
다음 설명의 전반에 걸쳐, 유사한 참조 부호 및 번호는 도면에서 동일하거나 유사한 모든 소자를 나타낸다.
제7도는 본 발명의 제1실시예에 따른 비트 라인 전위 보상 회로를 도시한 등가 회로도이고, 제8도는 동일 회로의 소자 배열을 도시한 평면도이다. 제9도는 제8도의 라인 9-9를 따라 절취한 동일 회로의 단면도이다. 도시된 바와 같이, 비트 라인 전위 보상 회로는 전원 공급 전위에서 공통적으로 유지되는 소오스 전극 및 다른 트랜지스터의 게이트 전극에 접속된 드레인 전극을 각각 가지는 한 쌍의 박막 트랜지스터(M1및 M2)를 갖고 있다. 이러한 박막 트랜지스터들 중 하나의 트랜지스터는 전송 트랜지스터(Q1)을 통해 제1비트 라인, 즉 비트 라인(B)에 접속된 드레인 전극을 가지고 있고, 다른 박막 트랜지스터는 전송 트랜지스터(Q2)를 통해 제2비트 라인, 즉 비트 라인(B*)에 접속된 드레인 전극을 갖고 있다. 전송 트랜지스터(Q1및 Q2)의 게이트는 전력 공급 전위(Vcc)에서 유지된다.
제9도에 있어서, 참조 번호(70)은 실리콘 기판을 나타내고, 참조 번호(71)은 제1다결정성 실리콘층(4 및 5)가 형성되는 소자 분리 실리콘 산화막을 나타낸다.
이러한 비트 라인 전위 보상 회로는 부수적인 소자로서 제공되는 전송 트랜지스터(Q1및 Q2)를 포함하는 것으로 기재된 바와 같은 종래의 회로와는 상이한 것이다. 전송 트랜지스터(Q1및 Q2)는 전력 공급 전위(Vcc)로 항상 유지된 게이트 전극을 가지고 있다. 즉, 이들은 전체 회로의 동작이 종래 기술의 회로 동작과 동일하도록 항상 온(on) 상태이다.
보상 회로가 메모리 셀을 이용하고, 메모리 셀의 소자 배열과 일치될 수 있는 후술될 소자 배열을 갖고 있다는 것을 특징으로 한다.
제8도는 회로의 구조에 관한 소자 배열을 평면도로 도시한 것이고, 제9도는 제8도의 라인 9-9를 따라 절취한 단면도로 동일한 회로를 도시한 것이다. 상술한 바와 같이 박막 트랜지스터를 이용하는 종래의 메모리 셀을 제2도에 도시된 바와 같이, 본 발명의 실시예에 따른 구조는 비트 라인 전위 보상 회로용으로 박막 트랜지스터를 이용한다. 도시된 소자 배열은 N-채널 MOS 트랜지스터인 전송 트랜지스터(M5)의 소오스 및 드레인 전극을 구성하는 N형 확산층(1), 전송 트랜지스터(M6)의 소오스 및 드레인 전극을 구성하는 N-채널 확산층(2), 워드 라인(W0내지 Wn) 및 전송 트랜지스터(Q1및 Q2)의 게이트 전극을 구성하는 제1다결정성 실리콘층(3), 구동 트랜지스터(Q5: 제2도)의 게이트 전극을 구성하는 제1다결정성 실리콘층(4), 구동 트랜지스터(Q6)의 게이트 전극을 구성하는 제1다결정성 실리콘층(5), 비트 라인 전위 보상 트랜지스터(M1)의 게이트 전극을 구성하는 제2다결정성 실리콘층(7), 비트 라인 전위 보상 트랜지스터(M2)의 게이트 전극을 구성하는 제2다결정성 실리콘층(6), 비트 라인 전위 보상 트랜지스터(M1)의 소오스 전극, 채널 및 드레인 전극을 구성하는 제3다결정성 실리콘층(9), 비트 라인 전위 보상 트랜지스터(M2)의 소오스 전극, 채널 및 드레인 전극을 구성하는 제3다결정성 실리콘층(8), 비트 라인(B)를 구성하는 알루미늄 상호 접속부(10), 비트 라인(B*)를 구성하는 알루미늄 상호 접속부(11), 제1다결정성 실리콘(2)와 N형 확산층을 서로 접속시키는 접촉 개구(12), 제1다결정성 실리콘층(2)와 N형 확산층(5)를 서로 접속시키는 접촉 개구(13), 제3 및 제2다결정성 실리콘층(3 및 6)을 제1다결정성 실리콘층(4) 및 N형 확산층(1)에 접속시키는 접촉 개구(14), 제3다결정성 실리콘층(7) 및 제2다결정성 실리콘층(8)을 제1다결정성 실리콘층(5)를 접속시키는 접촉 개구(15), 비트 라인(B)를 구성하는 알루미늄 상호 접속부(10)과 N형 확산층(1)을 접속시키는 접촉 개구(16), 및 비트 라인(B*)를 구성하는 알루미늄 상호 접속부(11)과 N형 확산층(2)를 접속시키는 접촉 개구(17)을 포함한다.
도시된 바와 같이, 이러한 소자 배열은 트랜지스터(Q1및 Q2)의 소오스 및 드레인 전극 및 구동 트랜지스터(Q5및 Q6)의 소오스 및 드레인 전극을 정규 메모리 셀 내에 구성하는 N형 확산층(1)에 있어서, 구동 트랜지스터(Q5및 Q6)의 소오스 및 드레인 전극을 구성하는 N형 확산층(1)이 형성되지 않는 다는 것이 종래의 기술과 상이한 것이다. 즉, 이러한 배열은 N형 확산층(1) 및 제1다결정성 실리콘층(47)을 접속시키는 접촉 개구(50)을 이용하지 못한다는 것이 종래 기술과 상이한 점이다.
상술한 바와 같이, 게이트 전극(3)이 전력 공급 전위(Vcc)에서 유지되기 때문에, N-채널 MOS 트랜지스터(Q1및 Q2)가 항상 온상태이다. 트랜지스터(Q1및 Q2)가 N-채널 MOS 트랜지스터이고, 비트 라인의 하이 레벨 전위가 전력 공급 전위(Vcc) 보다 낮아서, 트랜지스터(Q1및 Q2)의 임계 전압 및 기판 바이어스 효과에 대응하여 확장된다.
일 예로서, 5V의 Vcc, 0.7V의 임계 전압 및 0.3V의 기판 바이어스 효과에 있어서, 비트 라인의 하이 레벨 전위는 4V이고, 이러한 경우에, 메모리 셀 데이터는 소거되지 않는다.
제2도 및 제5도에 도시된 정규 메모리 셀은 P-채널 박막 트랜지스터(M5및 M6) 및 N-채널 MOS 트랜지스터(Q5및 Q6)의 조합으로서 플립-플롭(flip-flop)에 의해 구성되므로, 본 발명의 실시예에 관련된 구조는 구동 트랜지스터로서 N-채널 MOS 트랜지스터의 트랜지스터 동작을 제거함으로써 단일 비트 라인 보상 P-채널 박막 트랜지스터 쌍에 의해 구성된다.
구동 트랜지스터(Q5및 Q6)의 기능은 트랜지스터(Q5및 Q6)의 소오스 및 드레인 전극 영역의 N형 확산층(37 및 38)을 형성하지 않음으로써 배제된다. 대신에, 구동 트랜지스터(Q5및 Q6)의 게이트 전극을 구성하는 제1다결정성 실리콘층(4 및 5)의 게이트 전극은 소자 분리 실리콘 산화막(71) 상에 형성되고, 이러한 제1다결정성 실리콘층(4 및 5)는 상호 접속부로서 기능한다. 이러한 구조는 정규 메모리 셀과 동일한 소자 영역을 가지는 소자 배열을 가지는 비트 라인 전위 보상 회로를 얻을 수 있다.
박막 트랜지스터(M1및 M2)에는 비트 라인 쌍의 단부에 정규 메모리 셀이 인접하여 배치되므로, 이들은 의사 메모리 셀 및 비트 라인 전위 보상 회로의 기능을 제공한다.
4Mbit류에 있어서, 박막 트랜지스터(M1및 M2)는 약 50nA[5V의 전력 공급 전위(Vcc)]의 온 전류를 반송하고, 비트 라인 쌍의 단부에 이 전류를 제공하여 100nA의 비트 라인 보상 전류가 얻어질 수 있다. 이러한 경우에, 소자 영역은 종래의 소자 영역에 비해 약 1/2로 줄어들 수 있다.
제10도는 본 발명의 제2실시예에 따른 비트 라인 전위 보상 회로의 등가 회로도를 도시한 것이고, 제11도는 회로의 소자 배열을 도시한 평면도이다. 본 발명에 따른 실시예는 전송 트랜지스터(Q1및 Q2)가 생략된 선행하는 제1실시예와 상이하고, 박막 트랜지스터(M1및 M2)가 벌크 트랜지스터 대신에 이용된다는 점이 종래의 회로와 상이한 점이다.
제11도를 참조하면, 본 발명에 따른 실시예는 제1실시예에서 전송 트랜지스터(Q1및 Q2)의 게이트 전극을 구성하는데 형성된 제1다결정성 실리콘층(3)을 갖고 있지 않다. 대신에, N형 확산층(1 및 2)에 의해 구성된 제8도의 트랜지스터(Q1및 Q2)의 게이트 전극의 채널 영역 부분에는 N형 확산층의 상호 접속부가 형성된다.
또 다시, 이러한 박막 트랜지스터(M1및 M2)는 정규 메모리 셀에 인접하여 트랜지스터들을 비트 라인 쌍의 단부에 배치함으로써 의사 메모리 셀과 비트 라인 전위 보상 회로의 기능을 제공할 수 있다. 정규 메모리 셀과 마찬가지로 제1실시예에는 N-채널 MOS 트랜지스터를 전송 트랜지스터(Q1및 Q2)로서 이용된다. 그러므로, 이것은 비트 라인 쌍만이 보상될 수 있는 전력 공급 전위(Vcc)-전송 트랜지스터 임계 전압(VTN)-기판 바이어스 효과(α), 즉(Vcc-VTN-α)에 의해 결정된 전위이다. 이와 대조적으로, 본 발명에 따른 실시예는 전송 트랜지스터(Q1및 Q2)를 갖고 있지 않고, 비트 라인 쌍의 단부에서의 박막 트랜지스터(M1 및 M2)의 배치는 최대한의 전력 공급 전압(Vcc)를 보상할 수 있다. 또 다시, 이러한 경우, 소자 영역은 종래 소자 영역의 1/2 이하로 줄어들 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치에 있어서, 비트 라인 전위 보상 회로는 단일 P-채널 박막 트랜지스터 쌍으로 구성된다. 이러한 목적을 달성하기 위해, 로드 트랜지스터, 즉 P-채널 박막 트랜지스터쌍 및 구동 트랜지스터, 즉 N-채널 MOS 트랜지스터 쌍의 조합으로 써 플립-플롭을 포함하는 정규 메모리 셀의 소자 배열이 형성되고, 구동 트랜지스터의 기능이 구동 트랜지스터의 소오스 및 드레인 전극 영역을 구성하는 N형 확산층을 형성하지는 않지만, 구동 트랜지스터의 게이트 전극을 소자 분리 실리콘 산화막 상에 구성하는 제1다결정성 실리콘층을 형성함으로써 배제된다. 제1다결정성 실리콘층은 상호 접속부로서 이용된다. 이러한 소자 배열에 있어서, 박막 트랜지스터는 정규 메모리 셀과 동일한 소자 영역을 가지는 의사 메모리셀 및 소자 배열을 가지는 비트 라인 전위 보상 회로로서 기능하도록 비트 라인 쌍의 단부에 있는 메모리 셀에 인접하여 배치될 수 있다. 그러므로, 벌크 트랜지스터를 이용하는 종래의 구조에 비해 소자 영역을 약 1/2로 줄일수 있고, 개선된 소자 배열 효율을 가지는 반도체 메모리 장치를 제공하는 것이 가능하다.
본 발명은 양호한 실시예에 관련하여 도시하고 설명하였지만, 당해 분야에 숙련된 기술자들은 본 발명을 여러 가지 양상으로 변경, 생략 및 추가하는 것은 본 발명의 청구범위 및 의의 내에서만이 가능하다는 것을 이해하고 있을 것이다.
Claims (6)
- 정적 RAM으로서의 반도체 메모리 장치에 있어서, 정규 메모리 셀로서 박막 트랜지스터를 이용하여 메모리 셀 어레이를 형성하는 다수의 메모리 셀(MC0내지 MCn0…, MCon내지 MCnn), 상기 메모리 셀 어레이에 접속된 다수의 비트 라인 로드 회로(601내지 60n), 상기 정규 메모리 셀의 배열과 등가인 소자 배열을 가지는 의사 메모리 셀로서 박막 트랜지스터를 이용하고, 상기 메모리 셀 어레이와 상기 비트 라인 로드 회로 사이에 각각 배치된 다수의 비트 라인 전위 보상 회로(611내지 61n)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 의사 메모리 셀이 전력 공급 전위에서 공통적으로 유지된 소오스 전극, 다른 트랜지스터의 게이트 전극에 각가 접속된 드레인 전극, 제1비트 라인(B)에 결합된 전극들 중 하나의 드레인 전극 및 제2비트 라인(B*)에 결합된 다른 전극들 중 하나의 드레인 전극을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치에 있어서, 전력 공급 전위와 접지 전위 사이에 직렬로 삽입되는 제1박막 트랜지스터(M1) 및 제1구동 트랜지스터(Q5), 전력 공급 전위와 접지 전위 사이에 직렬로 삽입되는 제2박막 트랜지스터(M2) 및 제2구동 트랜지스터(Q6), 상기 제1구동 트랜지스터(Q5) 및 상기 박막 트랜지스터(M1)의 각 세트 및 다른 트랜지스터의 직렬 접속 지점에 공통적으로 접속되는 상기 제2구동 트랜지스터(Q6) 및 상기 제2박막 트랜지스터(M2)의 각 세트로 이루어진 게이트, 제1전송 트랜지스터(Q1)을 통해 제1비트 라인(B)에 접속되는 상기 제1트랜지스터 세트의 공통 접속 지점 및 제2전송 트랜지스터(Q2)를 통해 제2비트 라인(B*)에 접속되는 상기 다른 트랜지스터 세트의 공통 접속 지점을 각각 가지고 있고, 상호 접속부에 의해 접속된 선정된 수의 메모리 셀(MC0내지 MCn0…, MCon내지 MCnn), 전력 공급 전위를 상기 제1 및 제2비트 라인(B, B*)에 공급하기 위한 다수의 로드 회로(601내지 60n), 및 각각의 상기 비트 라인 로드 회로(601내지 60n)과 공급된 전력 공급 전위를 유지하기 위한 상기 메모리 셀 어레이 사이에 각각 제공되고, 제1 및 제2비트 라인(B, B*)와 상기 비트 라인 로드 회로(601내지 60n) 사이에 접속된 의사 메모리 셀이 각각 있고, 상기 의사 메모리 셀이 상기 메모리 셀(Mc0내지 MC0n…, MCn0내지 MCnn)의 배열과 등가인 소자 배열을 가지도록 구성되는 다수의 비트 라인 전위 보상 회로(611내지 61n)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 비틀 라인 전위 보상 회로로서의 상기 의사 메모리 셀이 전력 공급 전위에서 공통적으로 유지된 소오스 전극 및 다른 트랜지스터의 게이트 전극에 접속된 드레인 전극을 각각 가지는 한 쌍의 상기 박막 트랜지스터(M1및 M2)에 의해 구성되는 데, 상기 박막 트랜지스터(M1및 M2)들 중 하나의 트랜지스터의 드레인 전극이 제3전송 트랜지스터(Q3)을 통해 제1비트 라인(B)에 접속되고, 다른 박막 트랜지스터의 드레인이 제4전송 트랜지스터(Q4)를 통해 제2비트 라인(B*)에 접속되며, 상기 제3 및 제4 전송 트랜지스터(Q3및 Q4)의 게이트 전극이 전력 공급 전위에서 유지되는 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서, 상기 메모리 셀(MC0내지 MC0n…, MCn0내지 MCnn)이 상기 제1전송 트랜지스터(Q1) 및 상기 제1 및 제2구동 트랜지스터(Q5, Q6)의 소오스 및 드레인 전극 영역을 구성하는 제1의 N형 확산층(1), 상기 제2전송 트랜지스터(Q2)의 소오스 및 드레인 전극 영역을 구성하는 제2의 N형 확산층(2), 상기 제1 및 제2구동 트랜지스터(Q1, Q2)의 게이트 전극 영역을 구성하는 제1다결정성 실리콘층의 제1부분(3), 상기 제1구동 트랜지스터(Q5)의 소오스 및 드레인 전극 영역을 구성하는 제1다결정성 실리콘층의 제2부분(4), 상기 제2구동 트랜지스터(Q6)의 소오스 및 드레인 전극 영역을 구성하는 제1다결정성 실리콘층의 제3부분(5), 상기 제1박막 트랜지스터(Q1)의 게이트 전극 영역을 구성하는 제2다결정성 실리콘층의 제1부분(6), 상기 제2박막 트랜지스터(Q2)의 게이트 전극 영역을 구성하는 제2다결정성 실리콘층의 제2부분(7), 상기 제1박막 트랜지스터(Q1)의 소오스 전극, 채널 및 드레인 전극 영역을 구성하는 제3다결정성 실리콘층의 제1부분(8), 상기 제2박막 트랜지스터(Q2)의 소오스 전극, 채널 및 드레인 전극 영역을 구성하는 제3다결정성 실리콘층의 제2부분(9), 제1비트 라인(B)를 구성하는 알루미늄 상호 접속부(10), 비트 라인(B*)를 구성하는 알루미늄 상호 접속부(11)를 각각 포함하고, 상기 의사 메모리 셀이 정규 메모리 셀(MC0내지 MC0n…, MCn0내지 MCnn)의 배열과 등가인 소자 배열을 가지고 있고, 상기 N형 확산층(1, 2)중에서 상기 제1 및 제2 구동 트랜지스터(Q5, Q6)의 소오스 및 드레인 형성 영역용의 상기 N형 확산층(2)가 존재하지 안혹, 소자 분리 실리콘 산화막(71) 상에 게이트 전극 형성 영역용의 상기 제1다결정성 실리콘층의 상기 제1 및 제2부분(3, 4)가 선정된 상호 접속 영역에 의해 점유되도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서, 상기 의사 메모리 셀이 정규 메모리 셀(MC0내지 MC0n…, MCn0내지 MCnn)의 배열과 등가인 소자 배열을 가지고 있고, 상기 제1 및 제2 트랜지스터(Q1및 Q2)가 존재하지 않고, 상기 전송 트랜지스터의 소오스 및 드레인 형성 영역용 상기 N형 확산층의 상기 제1 및 제2부분(1 및 2)가 선정된 상호 접속 영역에 의해 점유되도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327216A JP2658932B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体記憶装置 |
| JP94-327216 | 1994-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960025803A KR960025803A (ko) | 1996-07-20 |
| KR0184918B1 true KR0184918B1 (ko) | 1999-04-15 |
Family
ID=18196617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950061415A KR0184918B1 (ko) | 1994-12-28 | 1995-12-28 | 비트 라인 전위 보상 회로를 가지는 반도체 메모리 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5646895A (ko) |
| JP (1) | JP2658932B2 (ko) |
| KR (1) | KR0184918B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051441A (en) * | 1998-05-12 | 2000-04-18 | Plumeria Investments, Inc. | High-efficiency miniature magnetic integrated circuit structures |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950005577B1 (ko) * | 1992-12-30 | 1995-05-25 | 현대전자산업주식회사 | 비트 라인 부하 회로 |
-
1994
- 1994-12-28 JP JP6327216A patent/JP2658932B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-26 US US08/587,792 patent/US5646895A/en not_active Expired - Fee Related
- 1995-12-28 KR KR1019950061415A patent/KR0184918B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5646895A (en) | 1997-07-08 |
| JPH08180683A (ja) | 1996-07-12 |
| JP2658932B2 (ja) | 1997-09-30 |
| KR960025803A (ko) | 1996-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5600588A (en) | Data retention circuit and semiconductor memory device using the same | |
| KR100373223B1 (ko) | 반도체장치 | |
| US5594687A (en) | Completely complementary MOS memory cell with tunneling through the NMOS and PMOS transistors during program and erase | |
| US6795332B2 (en) | Semiconductor memory device with memory cells operated by boosted voltage | |
| US8077530B2 (en) | Semiconductor memory device | |
| US5986932A (en) | Non-volatile static random access memory and methods for using same | |
| US5189641A (en) | Non-volatile random access memory device | |
| US6603345B2 (en) | Semiconductor device with reduced leakage of current | |
| US5914895A (en) | Non-volatile random access memory and methods for making and configuring same | |
| US4879690A (en) | Static random access memory with reduced soft error rate | |
| US20040252548A1 (en) | Semiconductor memory device | |
| EP0250060B1 (en) | Semiconductor nonvolatile memory device | |
| JPH0799630B2 (ja) | スタティック型半導体記憶装置 | |
| US6529399B1 (en) | Semiconductor device realized by using partial SOI technology | |
| US5298816A (en) | Write circuit for CMOS latch and memory systems | |
| US7158428B2 (en) | Semiconductor memory device having hierarchical bit line structure | |
| KR100200765B1 (ko) | 레이아웃 면적이 감소되는 sram 셀 | |
| KR0184918B1 (ko) | 비트 라인 전위 보상 회로를 가지는 반도체 메모리 장치 | |
| US11289155B2 (en) | Semiconductor memory device with write assist control | |
| JP2662800B2 (ja) | 半導体記憶装置 | |
| EP0838825A2 (en) | Static semiconductor memory device capable of reducing precharging power dissipation | |
| EP0295036B1 (en) | Semiconductor memory device | |
| JPS6150288A (ja) | 不揮発性半導体記憶装置 | |
| JPH04212781A (ja) | デコーダ回路 | |
| KR19980024085A (ko) | 동적인 전압 제어 장치를 포함하는 단일 단부 정적 랜덤 액세스 메모리 셀 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19951228 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19951228 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 19980928 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19981222 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 19981222 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20011213 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20021205 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20031205 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20041210 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20051208 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20061218 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20061218 Start annual number: 9 End annual number: 9 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20081110 |