[go: up one dir, main page]

JPH0799630B2 - スタティック型半導体記憶装置 - Google Patents

スタティック型半導体記憶装置

Info

Publication number
JPH0799630B2
JPH0799630B2 JP2238891A JP23889190A JPH0799630B2 JP H0799630 B2 JPH0799630 B2 JP H0799630B2 JP 2238891 A JP2238891 A JP 2238891A JP 23889190 A JP23889190 A JP 23889190A JP H0799630 B2 JPH0799630 B2 JP H0799630B2
Authority
JP
Japan
Prior art keywords
signal
resistance element
variable resistance
control
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2238891A
Other languages
English (en)
Other versions
JPH04119592A (ja
Inventor
薫 波磨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2238891A priority Critical patent/JPH0799630B2/ja
Priority to US07/757,273 priority patent/US5301146A/en
Publication of JPH04119592A publication Critical patent/JPH04119592A/ja
Publication of JPH0799630B2 publication Critical patent/JPH0799630B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、スタティック型半導体記憶装置に係り、特に
宇宙空間や原子炉内などのように高エネルギー粒子が照
射され、ソフトエラー耐性上過酷な環境で使用される記
憶装置に関する。
（従来の技術） ソフトエラー耐性上過酷な環境で使用されるスタティッ
ク型ランダムアクセスメモリ（SRAM）において、ソフト
エラー耐性を向上させるために、従来は第６図に示すよ
うな回路構成のメモリセルが用いられている。
即ち、第６図に示すSRAMセルは、それぞれVcc電源と接
地電位Vssとの間に接続された第１のインバータIV1と第
２のインバータIV2とが交差接続されて形成されたフリ
ップフロップ回路FFと、上記２個のインバータの交差接
続部（帰還接続部）にそれぞれ挿入された抵抗素子Ｒ
と、上記フリップフロップ回路FFの相補的な２つのデー
タ記憶ノードとメモリセルアレイの相補的な一対のビッ
ト線（BL、▲▼）との間にそれぞれ対応して接続さ
れた転送ゲート用のＮチャネルトランジスタT1およびT2
とからなる。この転送ゲート用トランジスタT1およびT2
の各ゲートは、メモリセルアレイのワード線WLに接続さ
れている。上記第１のインバータIV1は、高抵抗負荷素
子用の絶縁ゲート型（MOS型）のＰチャネルトランジス
タP1と駆動用のMOS型ＮチャネルトランジスタN1とが直
列接続されると共にゲート相互が接続されてなり、同様
に、上記第２のインバータIV2は、高抵抗負荷素子用の
ＰチャネルトランジスタP2および駆動用のＮチャネルト
ランジスタN2が直列接続されると共にゲート相互が接続
されてなる。なお、上記高抵抗負荷素子用のＰチャネル
トランジスタP1、P2として薄膜トランジスタ（Thin Fil
m Transistor;TFT）が用いられることもある。
上記したSRAMセルにおいて、データ記憶状態の時に、一
方のインバータ（例えば第１のインバータIV1）のトラ
ンジスタP1、N1のドレイン空乏層に高エネルギー粒子が
照射されたとすると、トランジスタP1、N1のドレインの
電荷が消失する。しかし、他方のインバータ（第２のイ
ンバータIV2）のトランジスタP2、N2のゲート部分の電
荷はそれに接続されている抵抗素子Ｒを通して放電され
るので、急激には放電されず、記憶データが反転するま
でにかかる時間が長くなる。しかし、この放電の間に、
上記トランジスタP2、N2のドレインはデータ記憶状態を
保持して前記第１のインバータIV1のトランジスタP1、N
1のゲートを正常な電位に保持するので、トランジスタP
1、N1のドレインはVcc電源からの充電電流により電荷を
回復し、データ記憶状態を保持し続けることが可能にな
り、ソフトエラー耐性が向上する。
しかし、ソフトエラー耐性の一層の向上を図るため、抵
抗素子Ｒの値を大きくすると、書込みサイクル時間が長
くなり、高速のSRAMを実現することが困難になる。
（発明が解決しようとする課題） 上記したような従来のSRAMセルは、ソフトエラー耐性の
一層の向上を図るため、２個のインバータの交差接続用
の抵抗素子の値を大きくすると、書込みサイクル時間が
長くなり、高速のSRAMを実現することが困難になるとい
う問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ソフトエラー耐性を一層向上でき、しかも、
書込みサイクル時間を短縮できる高速のスタティック型
半導体記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明のスタティック型半導体記憶装置は、２個のイン
バータがそれぞれ可変抵抗素子を介して交差接続されて
形成されたフリップフロップ回路およびこのフリップフ
ロップ回路の相補的な一対のデータ記憶ノードにそれぞ
れ対応して各一端側が接続された一対の転送ゲート用ト
ランジスタからなるスタティック型メモリセルが行列状
に配置されたメモリセルアレイと、上記メモリセルアレ
イにおける書込みサイクル時と読み出しサイクル時とで
互いにレベルが異なる制御信号が与えられる制御線と、
上記メモリセルアレイに設けられ、上記一対の転送ゲー
ト用トランジスタの各他端側にそれぞれ接続されるビッ
ト線およびこの一対の転送ゲート用トランジスタの各ゲ
ートに共通に接続されるワード線と、上記メモリセルア
レイに設けられ、上記ワード線と上記制御線の信号が供
給され、上記ワード線の信号の活性時でかつ上記制御線
の信号のレベルが書込みサイクル時に対応したレベルで
ある時には上記可変抵抗素子に対してその抵抗値が小さ
くなる制御信号を供給し、上記ワード線の信号が非活性
時もしくは上記制御線の信号のレベルが読み出しサイク
ル時に対応したレベルである時には上記可変抵抗素子に
対してその抵抗値が大きくなる制御信号を供給する制御
手段とを具備したことを特徴とする。
（作用） メモリセルの可変抵抗素子は、メモリセルの非選択時に
は抵抗値が小さくなるように制御されるので、メモリセ
ルに高エネルギー粒子が照射された場合でも、記憶デー
タが反転するまでにかかる時間が長くなる（換言すれ
ば、データ記憶状態を保持し続けることが可能になる）
ので、ソフトエラー耐性が向上する。
これに対して、書込みサイクル時における選択メモリセ
ルに対しては前記可変抵抗素子の抵抗値が小さくなるよ
うに制御されるので、書込みサイクル時間が短縮され、
高速のSRAMが得られる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、ソフトエラー耐性上過酷な環境で使用される
SRAMのメモリセルアレイの一部の回路構成を示してい
る。このメモリセルアレイは、２個のインバータIV1、I
V2がそれぞれ可変抵抗素子Ｒ′を介して交差接続されて
形成されたフリップフロップ回路FFおよびこのフリップ
フロップ回路FFの相補的な一対のデータ記憶ノードにそ
れぞれ対応して各一端側が接続された一対の転送ゲート
用トランジスタT1、T2からなるスタティック型メモリセ
ルが行列状に配置されている。そして、このメモリセル
アレイ内には、上記一対の転送ゲート用トランジスタT
1、T2の各他端側にそれぞれ接続される相補的なビット
線BL、▲▼と、上記一対の転送ゲート用トランジス
タT1、T2の各ゲートに共通に接続されるワード線WLと、
書込みサイクル時に“H"レベル、読み出しサイクル時に
は“L"レベルになる/W制御信号が与えられる制御線11
と、この制御線11の信号と前記ワード線WLの信号とが入
力し、出力により前記可変抵抗素子Ｒ′の抵抗値を制御
するアンド回路12とが設けられている。
前記可変抵抗素子Ｒ′は、エンハンストメント型のＮチ
ャネルMOSトランジスタENTおよび抵抗素子Ｒが並列に接
続されてなり、このエンハンスメント型のＮチャネルMO
SトランジスタENTのゲート電位が前記アンド回路12の出
力により制御されるようになっている。
上記構成のSRAMにおいて、メモリセルの非選択時にワー
ド線は“L"レベルとなり、アンド回路12の出力も“L"レ
ベルとなることにより前記ＮチャネルMOSトランジスタE
NTがオフ状態に制御される。このとき、可変抵抗素子
Ｒ′の抵抗値が大きくなるように制御されるので、メモ
リセルに高エネルギー粒子が照射された場合でも、記憶
データが反転するまでにかかる時間が長くなる、換言す
れば、データ記憶状態を保持し続けることが可能になる
ので、ソフトエラー耐性が向上する。同様に、読み出し
サイクル時に制御線11が“L"レベルになり、アンド回路
12の出力が“L"レベルになるので、可変抵抗素子Ｒ′の
抵抗値は大きくなるように制御される。このため従来と
同様に、ビット線電位の揺らぎによるメモリセルデータ
の消失のおそれが低下し、ソフトエラー耐性が向上す
る。
これに対して、制御線11が“H"レベルになる書込みサイ
クル時における選択されたメモリセルに対しては、アン
ド回路12の出力が“H"レベルになることにより、前記Ｎ
チャネルMOSトランジスタENTがオン状態に制御され、可
変抵抗素子Ｒ′の抵抗値が小さくなるように制御され
る。このため、抵抗素子Ｒの存在に拘らず、書込みサイ
クル時間が短縮され、高速のSRAMが得られる。
従って、抵抗素子Ｒは、ソフトエラー耐性を向上させる
のに必要な十分高い値に設定することが可能になる。
なお、本実施例では、性能を重視したことに伴って、メ
モリセルアレイに可変抵抗素子制御手段（制御線11、ア
ンド回路12）を設けることが必要になってチップ面積の
増大を招くが、ソフトエラー耐性を向上させるために高
エネルギー粒子の照射を遮蔽するボックスなどを設ける
場合に比べれば、チップ面積の増大によるスペース、重
量の増加は微々たるものである。
なお、前記可変抵抗素子Ｒ′としては、第１図中に示し
た構成に限らず、オフ時の抵抗値がメモリセルのデータ
記憶状態を十分に保持し続けることが可能になる特性を
有する他の能動素子を用いてもよい。即ち、第２図に示
すように、ディプレーション型のＮチャネルMOSトラン
ジスタDNTを用い、そのゲート電位を前記アンド回路12
の出力により制御するようにしてもよく、または、第３
図に示すように、オフ時のリーク抵抗が例えば数百ＫΩ
以上の薄膜トランジスタTFTを用い、そのゲート電位を
前記アンド回路12の出力により制御するようにしてもよ
い。
さらに第４図に示す実施例回路は、前記ＮチャネルMOS
トランジスタENTの代わりにエンハンスメント型でＰチ
ャネルのMOSトランジスタEPTを用いるようにしたもので
ある。従って、この実施例では前記アンド回路12の代わ
りにナンド回路13が使用される。
また、第５図に示すこの発明の途中で考えられた回路で
は前記ＮチャネルMOSトランジスタENTをワード線WLの信
号のみで制御するようにしたものである。従って、この
回路では制御線11及びアンド回路12は省略されている。
この回路によれば各メモリセル内の素子及びメモリセル
アレイ間の配線の数を削減することができる。
さらに上記第４図の実施例回路において、エンハンスメ
ント型のＰチャネルのMOSトランジスタEPTPの代わりに
ディプレーション型のＰチャネルMOSトランジスタを用
いることもできる。
［発明の効果］ 上述したように本発明によれば、ソフトエラー耐性を一
層向上でき、しかも、書込みサイクル時間を短縮し得る
スタティック型半導体記憶装置を実現できる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るSRAMのメモリセルアレ
イの一部を示す回路図、第２図および第３図はそれぞれ
第１図中の可変抵抗素子の相異なる具体例を示す回路
図、第４図はこの発明の他の実施例の回路図、第５図に
この発明途中で考えられた回路の回路図、第６図はソフ
トエラー耐性上過酷な環境で使用される従来のSRAMセル
を示す回路図である。 IV1、IV2…インバータ、Ｒ′…可変抵抗素子、FF…フリ
ップフロップ回路、T1、T2…転送ゲート用トランジス
タ、BL、▲▼…ビット線、WL…ワード線、11…制御
線、12…アンド回路、13…ナンド回路。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】２個のインバータがそれぞれ可変抵抗素子
    を介して交差接続されて形成されたフリップフロップ回
    路およびこのフリップフロップ回路の相補的な一対のデ
    ータ記憶ノードにそれぞれ対応して各一端側が接続され
    た一対の転送ゲート用トランジスタからなるスタティッ
    ク型メモリセルが行列状に配置されたメモリセルアレイ
    と、 上記メモリセルアレイにおける書込みサイクル時と読み
    出しサイクル時とで互いにレベルが異なる制御信号が与
    えられる制御線と、 上記メモリセルアレイに設けられ、上記一対の転送ゲー
    ト用トランジスタの各他端側にそれぞれ接続されるビッ
    ト線およびこの一対の転送ゲート用トランジスタの各ゲ
    ートに共通に接続されるワード線と、 上記メモリセルアレイに設けられ、上記ワード線と上記
    制御線の信号が供給され、上記ワード線の信号の活性時
    でかつ上記制御線の信号のレベルが書込みサイクル時に
    対応したレベルである時には上記可変抵抗素子に対して
    その抵抗値が小さくなる制御信号を供給し、上記ワード
    線の信号が非活性時もしくは上記制御線の信号のレベル
    が読み出しサイクル時に対応したレベルである時には上
    記可変抵抗素子に対してその抵抗値が大きくなる制御信
    号を供給する制御手段と を具備することを特徴とするスタティック型半導体記憶
    装置。
  2. 【請求項２】前記可変抵抗素子は、ディプレーション型
    のＮチャネル又はＰチャネルMOSトランジスタであり、
    そのゲートに前記制御手段からの制御信号が供給される
    ことを特徴とする請求項１に記載のスタティック型半導
    体記憶装置。
  3. 【請求項３】前記可変抵抗素子は、薄膜トランジスタで
    あり、そのゲートに前記制御手段からの制御信号が供給
    されることを特徴とする請求項１に記載のスタティック
    型半導体記憶装置。
  4. 【請求項４】前記可変抵抗素子は、エンハンスメント型
    のＮチャネル又はＰチャネルMOSトランジスタおよび抵
    抗素子が並列に接続されてなり、このエンハンスメント
    型のMOSトランジスタのゲートに前記制御手段からの制
    御信号が供給されることを特徴とする請求項１に記載の
    スタティック型半導体記憶装置。
JP2238891A 1990-09-11 1990-09-11 スタティック型半導体記憶装置 Expired - Lifetime JPH0799630B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2238891A JPH0799630B2 (ja) 1990-09-11 1990-09-11 スタティック型半導体記憶装置
US07/757,273 US5301146A (en) 1990-09-11 1991-09-10 Memory cell of SRAM used in environmental conditions of high-energy particle irradiation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2238891A JPH0799630B2 (ja) 1990-09-11 1990-09-11 スタティック型半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH04119592A JPH04119592A (ja) 1992-04-21
JPH0799630B2 true JPH0799630B2 (ja) 1995-10-25

Family

ID=17036805

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2238891A Expired - Lifetime JPH0799630B2 (ja) 1990-09-11 1990-09-11 スタティック型半導体記憶装置

Country Status (2)

Country Link
US (1) US5301146A (ja)
JP (1) JPH0799630B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004095063A (ja) * 2002-08-30 2004-03-25 Mitsubishi Heavy Ind Ltd 半導体記憶回路

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3081754B2 (ja) * 1994-06-03 2000-08-28 株式会社東芝 プログラマブル半導体集積回路
US5504703A (en) * 1995-02-01 1996-04-02 Loral Federal Systems Company Single event upset hardened CMOS latch circuit
DE69612415T2 (de) * 1995-02-14 2001-08-23 Honeywell, Inc. Strahlungsbeständige RAM-Speicherzelle gegen Unordnungseinzelereignisse
US5631863A (en) * 1995-02-14 1997-05-20 Honeywell Inc. Random access memory cell resistant to radiation induced upsets
US5726932A (en) * 1996-06-13 1998-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Trench free SRAM cell structure
US5898610A (en) * 1996-12-31 1999-04-27 Intel Corporation Method and apparatus for bit cell ground choking for improved memory write margin
US6271568B1 (en) 1997-12-29 2001-08-07 Utmc Microelectronic Systems Inc. Voltage controlled resistance modulation for single event upset immunity
US6111780A (en) * 1998-06-05 2000-08-29 Lockheed Martin Corporation Radiation hardened six transistor random access memory and memory device
US6087849A (en) * 1998-09-23 2000-07-11 Intel Corporation Soft error immunity in CMOS circuits with large shared diffusion areas
US6330182B1 (en) 1998-09-23 2001-12-11 Intel Corporation Method for evaluating soft error immunity of CMOS circuits
US6026011A (en) * 1998-09-23 2000-02-15 Intel Corporation CMOS latch design with soft error immunity
US6180984B1 (en) * 1998-12-23 2001-01-30 Honeywell Inc. Integrated circuit impedance device and method of manufacture therefor
US6058041A (en) * 1998-12-23 2000-05-02 Honeywell Inc. SEU hardening circuit
WO2001010026A1 (en) * 1999-07-28 2001-02-08 Lockheed Martin Corporation Enhanced single event upset immune latch circuit
TW522546B (en) * 2000-12-06 2003-03-01 Mitsubishi Electric Corp Semiconductor memory
US6775178B2 (en) * 2002-04-04 2004-08-10 Honeywell International Inc. SEU resistant SRAM using feedback MOSFET
US6735110B1 (en) * 2002-04-17 2004-05-11 Xilinx, Inc. Memory cells enhanced for resistance to single event upset
JP4574960B2 (ja) * 2003-06-24 2010-11-04 ルネサスエレクトロニクス株式会社 車両用電源制御装置及び制御チップ
GB2417588B (en) * 2004-08-23 2008-06-04 Seiko Epson Corp Memory cell
JP4783002B2 (ja) * 2004-11-10 2011-09-28 株式会社東芝 半導体メモリ素子
US7233518B2 (en) * 2005-02-04 2007-06-19 Honeywell International Inc. Radiation-hardened SRAM cell with write error protection
US20070279964A1 (en) * 2006-05-25 2007-12-06 Honeywell International Inc. SRAM split write control for a delay element
US7876602B2 (en) * 2007-06-18 2011-01-25 Bae Systems Information And Electronic Systems Integration Inc. Single-event upset immune static random access memory cell circuit, system, and method
US7684232B1 (en) 2007-09-11 2010-03-23 Xilinx, Inc. Memory cell for storing a data bit value despite atomic radiation
US7965541B2 (en) * 2007-11-30 2011-06-21 Bae Systems Information And Electronic Systems Integration Inc. Non-volatile single-event upset tolerant latch circuit
EP3001562B1 (en) * 2014-09-23 2021-09-01 Nxp B.V. Fault resistant flip-flop
KR20160097403A (ko) * 2015-02-06 2016-08-18 에스케이하이닉스 주식회사 내부 전압 생성 회로 및 그의 동작 방법
JP6797895B2 (ja) 2015-07-27 2020-12-09 パワー ダウン セミコンダクター インコーポレイテッド 共振駆動回路を用いた低電力ｓｒａｍビットセル
US10796059B2 (en) 2018-03-22 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout generation method and system
CN110415747B (zh) * 2019-07-12 2021-06-18 北京新忆科技有限公司 非挥发性存储内存及其存储单元

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4766572A (en) * 1984-12-27 1988-08-23 Nec Corporation Semiconductor memory having a bypassable data output latch
US4725981A (en) * 1986-02-03 1988-02-16 Motorola, Inc. Random access memory cell resistant to inadvertant change of state due to charged particles
JPS63166260A (ja) * 1986-12-27 1988-07-09 Mitsubishi Electric Corp 半導体記憶装置
US4797804A (en) * 1987-03-09 1989-01-10 International Business Machines Corporation High density, high performance, single event upset immune data storage cell
JPH01251391A (ja) * 1988-03-30 1989-10-06 Nec Corp メモリセル
US4956814A (en) * 1988-09-30 1990-09-11 Texas Instruments Incorporated Memory cell with improved single event upset rate reduction circuitry

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004095063A (ja) * 2002-08-30 2004-03-25 Mitsubishi Heavy Ind Ltd 半導体記憶回路
JP4568471B2 (ja) * 2002-08-30 2010-10-27 三菱重工業株式会社 半導体記憶回路

Also Published As

Publication number Publication date
US5301146A (en) 1994-04-05
JPH04119592A (ja) 1992-04-21

Similar Documents

Publication Publication Date Title
JPH0799630B2 (ja) スタティック型半導体記憶装置
US5986932A (en) Non-volatile static random access memory and methods for using same
US6657886B1 (en) Split local and continuous bitline for fast domino read SRAM
US5986923A (en) Method and apparatus for improving read/write stability of a single-port SRAM cell
US6380592B2 (en) Low power RAM memory cell using a precharge line pulse during write operation
US5914895A (en) Non-volatile random access memory and methods for making and configuring same
US6674670B2 (en) Methods of reading and/or writing data to memory devices including virtual ground lines and/ or multiple write circuits and related devices
US6538954B2 (en) Multi-port static random access memory equipped with a write control line
US4964084A (en) Static random access memory device with voltage control circuit
US7468902B2 (en) SRAM device with a low operation voltage
US4894804A (en) Resetting arrangement for a semiconductor integrated circuit device having semiconductor memory
US4592026A (en) Memory device resistant to soft errors
US20110305099A1 (en) Hierarchical buffered segmented bit-lines based sram
JP3375134B2 (ja) ゼロ電力高速プログラマブル回路装置アーキテクチャ
US5875139A (en) Bitline precharge circuit for semiconductor memory device
US7697320B2 (en) Semiconductor memory device
US5298816A (en) Write circuit for CMOS latch and memory systems
US7092309B2 (en) Standby mode SRAM design for power reduction
US7630273B2 (en) Semiconductor integrated circuit
JP4907117B2 (ja) 半導体装置
US20110305073A1 (en) Semiconductor memory device
Morimura et al. A 1-V 1-Mb SRAM for portable equipment
US6741493B1 (en) Split local and continuous bitline requiring fewer wires
JPH0386993A (ja) 半導体記憶装置
US20020003743A1 (en) Memory device

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081025

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081025

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091025

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101025

Year of fee payment: 15

EXPY Cancellation because of completion of term