KR0184638B1 - 세그먼트 비트 라인 스태틱 랜덤 액세스 메모리 구조물 - Google Patents

Abstract

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Description

세그먼트 비트 라인 스태틱 랜덤 액세스 메모리(SRAM) 구조물

제1도 내지 제3도는 위드 라인 구동기에 접속된 메모리 셀 어레이의 종래 기술 구성의 개략도.

제4도는 본 발명의 양호한 실시예를 도시한 도면.

제5도는 메모리 셀 세그먼트의 개략도.

제6도는 본 발명의 선택적인 실시예의 개략도.

제7도는 고도로 세그먼트된 메모리용 감마 도트 경도를 유지하기 위해 사용된 회로의 개략도.

제8a도는 전치디코드된(predecoded) 세그먼트를 실시하기 위해 사용된 회로의 개략도.

제8b도는 제8a도의 회로에 관하여 사용된 타이밍도.

제8c도는 제8a도의 선택적인 지연(2)에 관하여 사용된 타이밍도.

제8d도는 선택적인 지연(1)을 달성하기 위해 사용된 회로의 도면.

제8e도는 지연(1 및 2)를 실행하기 위한 본 발명의 선택적인 실시예의 개략도.

제9도는 전치디코드 구성을 실시하기 위한 제8a도에 도시된 회로에 대안적인 회로의 개략도.

제10a도 및 제10b도는 세그먼트 선택 회로의 개략도.

* 도면의 주요부분에 대한 부호의 설명

20, 26, 64, 66 : n-채널 통과 트랜지스터

21, 34, 36, 38, 44, 46, 62, 92 : n-채널 트랜지스터

24 : 메모리 셀 28, 30 : 풀다운 트랜지스터

32 : n-채널 세그먼트 래치 트랜지스터

40, 42 : 풀업 트랜지스터 50, 72, 78 : 인버터

52 : p-채널 래치 트랜지스터 60, 90 : p-채널 트랜지스터

70, 76 : NAND 게이트

88 : 지연 회로

본 발명은 집적 회로에 관한 것으로, 특히 스태틱 랜덤 액세스 메모리(static random access memory)에 관한 것이다.

본 발명은 핵방어국(Defense Nuclear Agency)에 의해 수여된 계약 번호 DNA 001­86­C­0090 하에 정부의 지원으로 행해졌다.

RAM에 있어서, 캐패시턴스에 대한 고려 때문에 RAM이 소정의 비트 라인 또는 비트 라인 쌍에 관련된 소수의 셀만을 갖는 것이 일반적으로 유리하다. 비트라인 당 셀들의 수의 제한에 대한 필요성은, 비액세스된 셀들로부터의 광전류의 누산 누출 전류(cummulative leakage current)가 액세스된 셀로부터의 전류보다 더 큰 경우라면 에러가 발생될 수 있기 때문에, 방사선 분위기(radiation environment)에서 특히 중요하다. 이러한 문제는 어레이 내외로 데이터의 적당한 버싱(bussing)과 결합되는 짧은 비트라인을 갖는 구성(레이아웃 및 회로)을 개발하게 하였다.

예를 들어, 제1도는(슬래쉬가 있는 접속 라인으로 표시되어 있는) n 접속 라인에 의해 워드라인 구동기(W/L 구동기)에 접속되고, 감지 중폭기 및 입력/출력 (I/O) 버스에 접속된 n x m(n 및 m은 정수) 메모리 셀 어레이의 종래 기술에 따른 구성이다. 특히 n값이 증가할수록 비트 라인들에 접속된 많은 셀들에 대한 상술한 문제점 때문에 이 메모리 구성은 특히 방사선 분위기 방사선에 민감하다. 비선택된 열들(columns)로부터의 누출 전류 또는 광전류와 유사한 문제점은 m이 커짐에 따라 발생할 수 있다. 다른 구성에서는 제2도의 개략도에 도시된 바와 같이, 제1도에 도시된 어레이의 각 반쪽 사이에 감지 증폭기 및 I/O 버스를 배치함으로써 열 당 셀의수를 감소시키는 것이 시도되어 왔다. 또 다른 구성에서는, 제3도의 개략도에 도시된 바와 같이, 제1도에 도시된 메모리 셀 어레이를 4개 섹션으로 분할하여 기본적인 n x m 어레이 내의 셀의 수를 감소시키도록 시도되어 왔는데, 제3도에 도시된 바와 같이 각각의 어레이에 관력된 감지 증폭기 SA를 구비하고, 어레이 섹션들 주위에 배치된 입력/출력 버스 I/O를 갖는다. 또한, 워드라인 구동기(W/L 구동기)는 어레이 섹션 쌍 사이에 배치되어 있다. 전술한 종래 기술의 구성은 필요한 여분의 영역, 전력, 지연 또는 허용할 수 없이 긴 I/O 버스를 갖고 있다는 문제점이 있다.

그러므로, 방사선 분위기에서 효과적인 기능을 포함한 개량된 SRAM 구조물이 요구된다.

본발명의 목적은 새롭고 개량된 스태틱 랜덤액세스 메모리를 제공하는 것이다.

본 발명의 다른 목적은 방사선 분위기에 대해 증가된 경도(hardness)를 갖는 새롭고 개량된 스태틱 랜덤 액세스 메모리를 제공하는 것이다.

본발명의 또 다른 목적은 세그먼트된 비트 라인을 갖는 스태틱 랜덤 액세스메모리 구조물에 대한 새롭고 개량된 회로를 제공한는 것이다.

본 발명의 전술한 목적들은 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM)의 비트 라인이 세그먼트들로 분할되어 있는 SRAM에 의해 달성된다. 각각의 세그먼트는 그 자체의 프리차지/등화(precharge/equalization) 회로 및 래치를 갖고 있다. 이 구조물은 저전력 및 고속에서의 동작을 제공하고, 일시적인 과도 선량 (transient dose) 및 누적된 총선량을 포함한 방사선 분위기 하에서 발생하는 누설 장치에 대한 양호한 내성(tolerance)을 제공한다. 또한 이 구조물은 대형 고속 메모리용의 작은 비트 라인 캐피시턴스, 및 ASIC 응용에 대한 모듈러 가능성(modular capability)의 잇점을 갖는다.

본 발명은 대형 메모리 어레이 구조물이 적절한 I/O 버스 구저물을 유지하면서 비트 라인당 비교적 적은 수의 셀들을 갖도록 해준다. 본 발명은 비트 라인에 접속된 행들(row)의 수를 감소시킴으로써 액세스된 셀로부터의 전류 대 비액세스된 셀들로부터의 누설 전류의 비를 향상시킨다. 제4도는 메모리의 열들이 복수의 세그먼트들로 분할되고, 각각의 세그먼트가 n(n은 정수임)개의 메모리 셀들을 갖고 있는 본 발명의 양호한 실시예를 도시하고 있다. n은 예를 들어 4,8 또는 16일 수 있다. n이 작아질수록 세그먼트의 감마 도트 경도(gamma dot hardness)는 커지나, 유효레이아웃은 작아진다(n 값이 작아질수록 메모리를 레이아웃하는데 공간이 더 많이 요구된다.) 각각의 세그먼트(sg)는 피리차지 및 등화 회로가 부착된 한 쌍의 비트라인들을 포함한다. 래치 또는 감지 증폭기는 각각의 세그먼트와 관련되어 있다. 예를 들어, 각각의 세그먼트 내의 래로써, 열 비트 라인(CBL)은 인버터와 접속될 수 있고, 이의 출력은 데이타 인식을 위해 소정의 임계 전압과 비교될 수 있다. 세그먼트는 n-채널 통과 트랜지스터(20)에 의해 열비트 라인(CBL) 및 세그먼트 디코더를 통해 동작하도록 선택될 수 있다. 트랜지스터(20)의 게이트는 2^m개의 라인들(m은 정수)중 1개의 라인에 접속되어 있다. 트랜지스터(20)의 세그먼트디코더로부터의 2^m개의 라인들 중 1개의 라인에 접속되어 있다. 하나의 세그먼트가 선택되면, 트랜지스터(20)의 게이트 전압은 세그먼트 디코더로부터의 신호에 의해 트랜지스터(20)을 턴온시키기에 충분하게 상승한다. 데이타는 메모리 셀에 의해 수신되거나 또는 연관된 열 비트 라인(CBL)에 접속된 트랜지스터(20)의 드레인/소스를 통해 멀티플렉서로 전송된다. 멀티플렉서는 열 어드레스터를 수신하는 열 디코더로부터의 입력을 수신한다. 또한, 멀티플렉서는 버스로부터의 데이타 수신 또는 버스로의 데이터 전송을 위해 입력/출력 버스(I/O)에 접속된다. 제4도는 또한 열 비트 라인(CBL)용의 선택적인 감지 증폭기를 도시하고 있다. 이중의(dual) 열 비트 라인 구성은 선택적인 더미(dummy) 열 비트 라인(DCBL)이 열 비트 라인 상에 정보를 래치시키기 위해 선택적인 감지 증폭기 및 열 비트 라인(CBL)과 동작할 수 있도록 사용될 수 있다. 세그먼트 선택동안, 선택적인 더미 열 비트 라인 DCBL은 n-채널 트랜지스터들(21) 중 하나의 트랜지스터를 통해 전압이 풀 다운(pull down)된다. 비트 라인(DCBL)은 선택적인 감지 증폭기를 위한, 그리고 I/O 버스 및 멀티플렉서의 프리차지를 위한 제어 신호 라인으로서 동작할 수 있다. 이것은 더미 비트 라인이 각각의 W/L로부터의 입력을 갖는 Shuster등에 의한 더미 비트 라인의 사용과 유사하다. 본 발명은 DCBL이 각각의 세그먼트 선택 라인으로부터의 입력만을 갖고 팬인(fan-in)을 감소시키는 장점을 갖는다. 사실, Shuster 등의 구성은 더미 비트 라인에 입력되는 완전히 디코드된 W/L에 대비되는 부분적으로 디코드된 행(row) 어드레스 신호를 가짐으로써 표준(즉, 세그먼트된 비트 라인이 아닌) 구조물을 위해 개량되어 팬인을 감소시킬 수 있다. 세그먼트 래치는 선택적인 감지 증폭기와 함께 사용되는 경우에 전치 감지 증폭기로서 작동할 수 있다. 동작시, 세그먼트 래치는 비트 라인을 구동할 때, 전체 전압 스윙(swing)을 반드시 제공하지 않아도 된다. 선택적인 감지 증폭기는 비트 라인들이 전체 전압 스윙을 제공하게 보장한다.

제5도는 메모리 셀 세그먼트의 개략도이다. 메모리 셀(24)는 n-채널 통과 트랜지스터들(26)을 통해 세그먼트 비트 라인들(BL 및 BL_-)에 접속된다. 워드 라인(WL)은 트랜지스터들(26)의 게이트들에 접속되어 있다. 비트 라인 p-채널 풀업(pull-up) 트랜지스터들(40 및 42)은 그들의 소스들에 전압 Vdd를 공급하기 위해 접속된다. 트랜지스터들(40 및 42)의 드레인들은 비트 라인들(BL 및 BL_-)에 각각 접속되어 있다. 비트 라인 n-채널 풀다운 트랜지스터들은 트랜지스터들(28 및 30)로 구성되어 있다. n-채널 세그먼트 래치 트랜지스터(32)의 드레인이 트랜지스터들(28 및 30)의 소스들에 접속되어 있다. 트랜지스터 (32)의 소스는 전압 Vss(Vss는 예를 들어 접지 전위일 수 있다)에 접속되어 있다. 비트 라인(BL 및 BL_-)의 프리차지용 트랜지스터들은 n-채널 트랜지스터들(36 및 38)로 구성되어 있다. n-채널 트랜지스터(34)는 비트 라인 등화를 제공하기 위해 드레인 및 소스가 비트 라인들(BL 및 BL_)을 가로지르게 접속되고 게이트가 트랜지스터들(36 및 38)의 게으트들(PCE)에 접속된다. n-채널 트랜지스터들(44 및 46) 및 인버터(50)는 세그먼트 선택을 제공한다.

동작시, 세그먼트 비트 라인들(BL 및 BL_)은 선택된 메모리 셀(24)상의 READ 또는 WRITE 동작 전에 트랜지스터들(34, 36 및 38)에 의해 프리차지 및 등화된다. 정보는 비트 라인들(BL 및 BL_)로부터 통과 트랜지스터(26)을 통해 메모리 셀(24)로 그리고 메모리 셀(24)로부터 전송된다. 메모리 셀(24)로부터의 정보는 트랜지스터(32)의 게이트에서의 세그먼트 래치 펄스에 연관되어 래치된다. READ 동작은 비트 라인들의 프리차지 및 등화;(예를 들어, 등화동안) 워드라인 활성화; 세그먼트 래치; 열 비트 라인(CBL)에 세그먼트 접속; 그리고 열로부터 출력 수신에 의해 달성될 수 있다. WRITE에 대한 동작의 순서는 예를 들어 비트 라인 프리차지 및 등화: 열 비트 라인을 입력 데이터에 따른 레벨로 만듬; 열 비트 라인(CBL)에 세그먼트를 접속; 세그먼트 래치, 그리고 워드 라인(WL) (고전압 레벨의 워드 라인) 활성화로 구성될 수 있다. 세그먼트 선택은 트랜지스터(44)의 게이트에서 세그먼트 접속 신호를 통해 달성된다. READ 동작 동안, 열 비트 라인(CBL)은 [트랜지스터 (44)의 게이트가 세그먼트 접속 신호를 수신하는 경우에] 트랜지스터(44)를 통해 세그먼트 비트 라인 BL에 접속된다. WRITE 동작 동안, 세기먼트 신호는 적당한 세그먼트의 트랜지스터(44)의 게이트에 보내지고, 기입 신호(W)는 세그먼트의 트랜지스터(46)의 게이트에 보내진다. 열 비트 라인(CBL)은 세그먼트 비트 라인 BL상의 전압 상태를 정한다. 역전압 상태는 인버터(50) 및 트랜지스터들(44 및 46)을 통해 세그먼트 비트 라인 BL_상에 놓인다.

본 발명의 선택적인 실시예가 제6도의 개략도에 도시되어 있다. 제6도는 p-채널 풀업 트랜지스터들(40 및 42)을 래칭하는 p-채널 래치 트랜지스터(52)를 구비한 세그먼트 부분을 도시하고 잇다. n-채널 풀다운 트랜지스터들은 주로 n-채널래치 트랜지스터(32)를 통해 래치된다. 세그먼트 래치 신호는 트랜지스터(52 및 32)를 동시에 엔에이블시키기 위해 인버터(54)를 통해 통과된다. 각각의 트랜지스터들(52 및 32)을 통해 풀업 및 풀다운 트랜지스터들 모드를 래칭하는 것은 래칭하기 전에 세그먼트 비트 라인들 모두를 부동(float)시켜서 잡음에 의해 발생되는 전압차의 증폭을 최소화한다.

세그먼트 비트 라인 구조는 여러 가지 레이아웃으로 실행될 수 있다. 한 형태로, 열비트 라인은 동일 레벨의 상호 접속으로 세그먼트 비트 라인과 병렬로 동작하여, 셀이 3 피치 간격으로 상호 접속되게 한다. 이것은 적어도 1개의 로드(rod) 경화 SOI 메모리 셀 레이아웃에 아주 적합하다. 다른 가능성에서는 열 비트 라인이 세그먼트 비트 라인과 병렬로 동작하지만, 여분의 레벨의 상호 접속으로만이다. 이 것은 주변 회로도 상기 여분 레벨의 상호 접속부를 사용한다면, 상당히 바람직할 것이다. 상기 여분의 상호 접속부는 또한 메모리 어레이에 전력을 버싱(bussing) 하기 위해 사용될 수 있다. 상호 접속부의 여분의 레벨에 있어서, 세그먼트 내에서와 같이, 열마다 다른 비트 라인 쌍을 갖는 것이 편리한 방식일 수 있다. (세그먼트된 구조가 없는 동일한 크기의 메모리와 비교하여) 세그먼트된 비트 라인들이 짧기 때문에, 메모리 셀의 단순한 열을 갖는 동일 기능의 메모리 구조물에서 가능한 것 보다 더 작은 장치가 세그먼트마다 사용될 수 있다. 세그먼트된 비트 라인 구조물은 적당한 종횡비(aspect ratio)를 유지하고, 종전에 기술된 종래 기술과 관련된 별도의 영역, 전력 및 증가된 지연을 요하는 과도한 I/O 버스들을 필요로하지 않으면서 짧은 비트 라인들을 허용한다는 것 때문에 더 우수하다. 이 우수성은 특히 다중 비트 입력/출력(I/O) 구성을 갖는 메모리 구조물에서 특히 증가된다.

세그먼트 비트 라인 구조물 내에서 세그먼트들의 갯수가 크게 증가됨에 따라, 누설 또는 광전류에 대한 불감도(insensitivity)는 버스에 부착되는 추가적인 통과 트랜지스터들에 의해 감소될 수 있다. 이 문제는 비선택된 세그먼트를 중간 레일(mid rail)(전원 전압이라 불리는 레일)에서 등화되게 함으로써 경감될 수 있다. 택일적으로, 선택된 세그먼트들이 중간 레일에서 등화될 수 있다. 제7도는 이러한 구성을 위한 회로의 개략도이다. 제7도는 n-채널 트랜지스터(62)와 공통 드레인에서 접속된 p-채널 트랜지스터(60)을 도시하고 있다. 트랜지스터들(60 및 62) 각각은 게이트와 소스가 결합되어 있다. n-채널 통과 트랜지스터들(64 및 66)은 드레인/소스 영역에서 트랜지스터들(60 및 62)의 공통 드레인에 접속된다. 열 비트 라인(CBL)은 트랜지스터들(64 및 66)을 통해 세그먼트 비트 라인(BL)에 접속되어 있다. 동작시에, 열 비트 라인(CBL) 및 세그먼트 비트 라인(BL)은 트랜지스터들(64 및 66)의 게이트가 하이의(high) 세그먼트 선택 신호를 수신하는 동안 트랜지스터들(60 및 62)에 의해 중간 레일에서 등화된다.

워드 라인 어드레스의 프리디코드는 프리디코드된 신호들 중 한 그룹이 세그먼트를 선택하도록 사용될 수 있다. 이 그룹은 선택된 세그먼트 내의 워드 라인 선택을 활성화할 뿐만 아니라 선택된 세그먼트에 대한 감지 증폭기의 프리차지 및 래칭을 제어할 수 있다. 이러한 구성은 워드 라인 선택, 프리차지 및 래칭의 상대적인 타이밍을 정밀하게 제어하는 장점을 제공한다. 제8a도는 4개의 세그먼트들 및 한 세그먼트 당 16개의 워드라인들을 갖고 전술한 프리디코드 구성을 실행할 수 있는 회로의 개략적인 도면이다. 제8a도는 제2도에 도시된 전술한 세그먼트 구조물을 도시하고 있다. 또한, 워드라인 구동기 W/L은 직렬 접속된 NAND 게이트(70) 및 인버터(72)(첨자가 워드 라인 수, 즉 1-16으로 표시됨)로 구성되어 도시되어 있다. 저차(low order) 비트들, 고차(high order) 비트들, 및 세그먼트 선택 라인들은 원하는 세그먼트로부터 1개의 워드 라인을 선택하기 위해 NAND 게이트(70)에 의해 모두 NAND 된다. 예를 들어, 세그먼트 #3으로부터 워드 라인(15)를 선택하기 위해, 저차 비트 3, 고차 비트 3 및 세그먼트 선택 라인 3으로부터 논리 하이 신호가 수신되어야 한다.

선택적인 지연 회로[선택적인 지연(1)]은 워드 라인이 활성화된 후까지 프리차지의 턴오프를 지연한다. 제8b도는 어드레스A에서 어드레스 전이(transition) 대 시간, 어드레스 전이 검출 펄스(ATD) 대 시간, 워드 라인(WL) 선택(온/오프) 대 시간, (프리차지 및 등화 회로의 턴온을 위한) 프리차지 및 등화의 활성화(PEQ) 대 시간, 및 비트 라인(BL 및 BL_)전압 대 시간의 상대적인 타이밍을 도시한 타이밍 도면이다. 선택적인 지연(1)은 감마 도트 경도를 제공하는데, 지연이 없다면 감마 도트와 같은 노이즈가 셀로부터 정보를 수신하기 전에 1개 또는 2개 모두의 비트 라인들을 저전압 상태로 강하시키기기 때문이다. 이것은 잘못된 메모리 상태를 래칭시킬 수 있다. 제8a도를 다시 참조하면, 제8a도의 다른 선택적인 지연 회로[선택적인 지연(2)]는 래칭 전에 비트 라인들의 전압 차를 설정하기 위한 시간을 허용한다. 제8c도는 프리차지 및 등화 활성화 대 시간, 및 (감지 증폭기를 래치시키기 위해 사용된) 감지 증폭기 래치 신호 대 시간에 대해 선택적인 지연(2)의 지연을 도시하고 있다. 선택적인 지연(2)는 프리차지가 오프(off)되기 전에, 최적의 지연(1)이 워드라인들을 온(on)되게 경우에는 필요하지 않을 수 있다.

제8d도는 선택적인 지연(1)을 달성하기 위해 사용된 회로를 도시하고 있다. 인버터들(74)의 체인(더 많거나 적은 수의 인버터들이 고려될 수 있지만 2개의 인버터들만이 도시됨)은 NAND 게이트(76)에 일 입력을 제공한다. NAND 게이트(76)에 대한 다른 일 입력은 인버터 체인(74)에 대한 입력이거나 또는 오히려 세그먼트 선택에 대한 제어 신호이다. 인버터(78)은 감지 증폭기 래치 신호를 제공하기 위해 NAND 게이트(76)의 출력을 수신한다. 비트 라인들의 프리차지용 제어 신호를 제공하기 위해 인버터 체인(74) 내에서 선택된 인버터의 출력으로부터 신호가 선택된다.

제8e도는 인버터 체인(74)를 통해 선택적인 지연(1 및 2)를 실행시키기 위한 다른 실시예의 개략도이다. 프리차지 제어 신호는 체인내에서 선택된 인버터의 출력으로부터 선택된다. 감지 증폭기 래치 제어 신호는 인버터 체인의 출력으로부터 수신된다. 4개의 인버터들만이 체인 내에 도시되어 있지만, 더 많은 체인들이 기대된다.

프리차지에 대한 사이클에서 충분한 시간이 없는 경우에, 세그먼트 선택을 턴온시키는 제어 신호에 대한 저속 응답과, 세그먼트 선택을 턴오프시키는 제어 신호에 대한 고속 응답을 갖는 회로가 제8d도 및 제8e도에 도시된 회로에 대한 대안으로 사용될 수 있다. 다른 회로도 기대된다. 주요 목적은 워드라인 선택에 관한 타이밍을 제어하기 위해 프리디코드 회로의 세그먼트 선택 라인을 이용하는 것이다.

제8a도의 프리디코드 구성의 다른 예가 제9도의 개략도로 도시되어 잇다. 제9도는 워드 라인 선택시에 세그먼트 선택 신호를 포함하지 않는 회로를 도시하고 있다. 그러므로, 세기먼트 선택 신호와 워드 라인 어드레스를 갖는 NAND하는 대신, 세그먼트 선택 라인 신호가 직접 세그먼트 제어 회로에 가게된다. 이러한 다른 예는 비선택된 세그먼트들 내의 W/L들을 턴온시킨다.

세그먼트 선택 신호를 전송하기 위한 라인들은 열 비트 라인 감지 타이밍을 제어하는 최적 더미 열 비트 라인 상에 비트 라인 준비 신호를 발생시키기 위해 사용될 수 있다. 제10a도는 지연 회로(88)을 통해 n-채널 트랜지스터들(21)에 접속된 세그먼트 선택 라인들을 도시하고 있다. 선택적인 더미 열 비트 라인(DCBL)을 프리차지하는 일련의 p-채널 트랜지스터들은 전압(Vdd)와 열 비트 라인(DCBL) 사이에 접속되어 있다. 세그먼트 선택 라인들 중 1개의 라인이 고전압으로 스위치되면, 프리차지는 열 비트 라인(DCBL)으로부터 제거된다. 그런 다음 세그먼트 선택 라인들 중 1개의 라인에 의해 활성화되는 1개의 n-채널 트랜지스터(21)의 게이트에 기인하여 지연 회로(88)에 의해 결정된 시간 주기 후, 비트 라인(DCBL)이 저전압으로 강하된다. 전술한 동작은 더미 열 비트 라인(DCBL)로부터 비트 라인 준비 신호를 초기화시킨다. 세그먼트 선택 라인들은 어드레스 전이 검출 펄스에 의해 제어될 수 있다는 것을 알아야 한다. 예를 들어, 제10b도의 개략도에 도시된 바와 같이, 세그먼트 선택은 n-채널 트랜지스터(92)에 접속된 p-채널 트랜지스터(90)을 포함하는 CMOS 인버터에 의해 실행될 수 있다. 인버터는 어드레스 전이 검출 신호(ATD)에 의해 게이트될 수 있다.

상술한 본 발명은 반도체 제조 기술 분야에 공지된 여러 가지 방법에 따라 구성될 수 있다.

본 명세서에서 본 발명은 양호한 실시에 및 소정의 상술한 택일적인 예를 들어 상세히 기술되었지만, 이러한 설명은 예시적인 것이고 제한적인 의미가 아님을 이해해야 한다. 또한, 당해 분야에 숙련된 기술자들은 본 발명을 참고하여 본 발명의 실시예 및 본 발명의 다른 실시예를 상세하게 여러 가지로 변형시킬 수 있다는 것을 알 수 있을 것이다. 예를 들어, n-형 트랜지스터는 p-형 트랜지스터로 대체될 수 있고, 그 역도 가능하다. 또한, 바이폴라 트랜지스터는 전계 효과 트랜지스터 대신에 사용될 수 있고 그 역도 가능하다. 다음에 청구된 바와 같이, 이러한 변형 및 부수적인 실시예들은 본 발명의 범위 및 사상 내에 있다는 것을 알 수 있다.

Claims (10)

1. 복수의 행 및 열로 이루어진 메모리 셀 세그먼트들 ­ 상기 세그먼트 각각은 동작적으로 유일하게 연관되어 있는 프리차지 회로(precharge circuit), 등화 회로(equalization circuit), 래치 및 적어도 1개의 메모리 셀을 포함함 ­, 상기 세그먼트들의 열들 중 하나의 열에 선택적으로 저복될 수 있는 열 비트 라인(column bit line), 및 각각이 선발된 세그먼트를 선택할수 있는 복수의 세그먼트 선택 라인들을 포함하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리.
2. 제1항에 있어서, 타이밍 제어 신호를 발생시키기기 위해 각각의 세그먼트 라인으로부터의 입력을 갖는 더미(dummy) 열 비트 라인을 더 포함하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리.
3. 제1항에 있어서, 적어도 1개의 메모리 셀은 교차 결합된 인버터들을 포함하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리.
4. 제3항에 있어서, 상기 각각의 교차 결합된 인버터는 게이트 및 드레인을 n-채널 트랜지스터와 공유하는 p-채널 트랜지스터를 포함하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리.
5. 제1항에 있어서, 상기 세그먼트 내의 메모리 셀의 행을 액세스하기 위해 워드 어드레스 및 세그먼트 선택을 모두 논리적으로 NAND시키도록 동작 가능한 회로를 더 포함하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리.
6. 제1항에 있어서, 게이트에 접속된 소스를 포함하는 p-채널 트랜지스터, 및 게이트에 접속된 소스를 포함하는 n-채널 트랜지스터를 포함하는 세그먼트 선택 회로를 더 포함하고, 상기 n-채널 및 p-채널 트랜지스터들은 드레인을 공유하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리,
7. 제1항에 있어서, 상기 래치는 풀업(pull-up) 트랜지스터를 포함하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리.
8. 제1항에 있어서, 상기 래치는 풀다운(pull-down) 트랜지스터를 더 포함하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리.
9. 복수의 행 및 열로 이루어진 메모리 셀 세그먼트들 ­ 상기 세그먼트 각각은 동작적으로 유일하게 연관되어 있는 프리차지 회로(precharge circuit), 등화 회로(equalization circuit), 래치 및 적어도 1개의 메모리 셀을 포함함 -,

   상기 세그먼트들읠 열들 중 하나의 열 에 선택적으로 접속될 수 있는 열 비트 라인(column bit line),

   각각이 선발된 세그먼트를 선택할 수 있는 복수의 세그먼트 선택 라인들, 및

   워드 라인들의 부분 군들을 활성화하는 신호로부터의 입력을 갖는 더미 열 비트 라인(dummy column bit line)을 포함하는 것을 특징으로 하는 메모리.
10. 제9항에 있어서, 상기 신호는 부분적으로 디코드된 행 어드레스로부터 발생하는 것을 특징으로 하는 메모리.

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