[go: up one dir, main page]

KR0175019B1 - 반도체 칩 - Google Patents

반도체 칩 Download PDF

Info

Publication number
KR0175019B1
KR0175019B1 KR1019950037445A KR19950037445A KR0175019B1 KR 0175019 B1 KR0175019 B1 KR 0175019B1 KR 1019950037445 A KR1019950037445 A KR 1019950037445A KR 19950037445 A KR19950037445 A KR 19950037445A KR 0175019 B1 KR0175019 B1 KR 0175019B1
Authority
KR
South Korea
Prior art keywords
chip
forbidden
area
wafer
semiconductor chip
Prior art date
Application number
KR1019950037445A
Other languages
English (en)
Other versions
KR970023615A (ko
Inventor
한승식
김태영
장일진
김동천
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950037445A priority Critical patent/KR0175019B1/ko
Publication of KR970023615A publication Critical patent/KR970023615A/ko
Application granted granted Critical
Publication of KR0175019B1 publication Critical patent/KR0175019B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 칩에 관한 것으로, 소정의 프로세서를 통해 웨이퍼를 제작할 때 상기 웨이퍼내의 각 칩을 관리하기 위하여, 칩 내에 금지대 영역을 구비하는 것을 특징으로 한다. 따라서, 반도체 전 제품의 설계시 칩의 중심에 금지대 영역을 빈 상태로 설계하여, 이 금지대 영역의 활용을 통하여 제품의 다양화를 만족하는 것이다.

Description

반도체 칩
제1도 및 제2도는 본 발명에 따른 레티클 마스크를 나타낸 도면.
제3도는 본 발명에 따른 금지대 영역내에 형성된 각종의 칩 관리를 위한 공정지표 및 영역을 나타낸 도면.
제4도는 본 발명에 따른 레티클 마스크로 칩이 배열되어 있는 웨이퍼를 나타낸 도면.
본 발명은 반도체장치에 관한 것으로, 특히 포토리소그래피(photolithography) 공정중에 사용되는 노광기와 관련된 표시장치에 관한 것이다.
칩(chip)이라고 불리는 작은 실리콘(Si) 결정조각에 많은 트랜지스터를 집적한다는 개념의 집적회로가 1960년대에 접어들어 본격적으로 거론되면서 그후의 10∼15년 동안은 칩당 소자수가 2배/년 이라는 경이적인 속도로 고집적화 되어갔다. 1970년대 중반부터 고집적화 속도는 약간 떨어졌지만 그래도 4배/3년 이라는 빠른 속도로 고집적화가 진행되고 있다.
이와같이 한개의 칩상에 많은 소자를 집적하는 집적회로의 제조공정은 집적회로 설계, 마스크제작, 웨이퍼 프로세서(wafer process), 조립, 및 검사의 5가지 공정으로 대별할 수 있다. 즉, 소정의 원하는 집적회로를 먼저 설계한 후 이 설계된 데이타를 사용해서 웨이퍼 프로세서에서 사용되는 포토 마스크가 만들어지며, 상기 웨이퍼 프로세서는 포토리소그래피 공정과 에칭(etching), 산화(oxidation), 확산(diffusion), 이온주입(ion implantation), 각종 박막의 침적(deposition), 어닐(anneal)등의 공정을 포함하고 있다.
이러한 웨이퍼 프로세서 공정중에서 집적회로의 집적밀도를 향상시키기 위해서는 포토리소그래피와 에칭으로 대표되는 미세가공기술이 가장 중요하며, 이 포토리소그래피 기술은 디바이스(device)의 고집적화에 따라 요구되는 패턴(pattern)의 미세화 및 층간 오버랩(overlap) 정도(精度) 향상등에 대응하여 노광기, 레지스트(resist) 재료, 프로세서 장치등의 고성능화를 진행함으로써 그 요구를 수용해 왔다.
이러한 포토리소그래피 기술의 여러가지 조건중에서 특히, 노광장치의 노광기 종류와 노광방식이 다양화함에 따른 웨이퍼 대 웨이퍼(wafer to wafer), 쇼트 대 쇼트(shot to shot; 혹은 칩 대 칩 )의 중심관리가 필수적이다. 즉, 반도체 사이즈(size)의 다양화 및 복잡화에 대응하여 노광기의 중심과 맞는 레티클(reticle) 마스크 및 웨이퍼의 중심을 정밀도 높게 일치시키는 중심관리가 필수적으로 요구되고 있다.
이에 따라 종래에는 제작완료된 칩의 외부에 위치한 스크라이브 라인(scribe lines)이라는 별도의 영역(area)상에 각종 얼라인먼트 키(alignment key)를 비롯하여 오버랩상태의 확인 및 테스트 칩(test chip)을 위한 공정지표를 넣어 사용하였다. 그런데, 이러한 방법은 스크라이브 라인이 칩의 외부에 위치하기 때문에 정도(精度)가 떨어지고 오차의 발생도 증가하여 제품의 품질저하를 유발하는 단점이 있다.
따라서 본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 종래의 스크라이브 라인상에 위치하던 얼라인먼트 키등을 칩의 중심부에 설치한 금지대 영역상에 위치시킴으로써 신뢰성을 향상시킨 반도체 칩을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은, 소정의 프로세서를 통해 웨이퍼를 제작할 때 상기 웨이퍼내의 각 칩을 관리하기 위하여 상기 칩내에 금지대 영역을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.
제1도 및 제2도는 본 발명에 따른 레티클 마스크를 나타낸 도면이다. 이때, 상기 제1도에 도시된 레티클 마스크는 1개의 레티클 마스크에 1개의 칩이 탑재된 상태를, 상기 제2도에 도시된 레티클 마스크는 1개의 레티클 마스크에 3×3으로 배열된 9개의 칩이 탑재된 상태를 각각 나타낸다. 여기서, 상기 제1도 및 제2도의 동일부분에는 동일한 참조부호를 사용하였다.
제1도 및 제2도를 참조하면, 도면부호 10은 레티클 마스크를, 20은 제작완료된 칩을, 30은 금지대 영역을, 40은 칩과 칩 사이의 스크라이브 라인을 각각 나타낸다. 여기에서 금지대 영역(30)이란, 이 영역에는 소자의 실장을 금지한다는 의미의 용어로서 이 금지대 영역은 종래의 경우에 스크라이브 라인상에 위치하던 얼라인먼트 키를 비롯하여 오버랩의 확인 및 테스트 칩을 위한 공정지표등 칩의 관리를 위한 수단을 설치하기 위한 것이다.
한편, 상기 금지대 영역(30)은 도면에서는 사각형 모양으로 제작된 경우를 도시하였지만, 임의의 형태, 예컨대 타원형 또는 원형등도 가능하고, 상기 제1도 및 제2도에서 도시된 금지대 영역(30)의 위치는 레티클 마스크(10)의 중심부이지만 칩내 어느 곳이라도 가능하며, 그 사이즈(size)는 디바이스 사이즈에 따라 허용가능한 한 범위에서 조절하여 설정한다.
상기 제1도 및 제2도에 도시된 바와 같은, 상기 금지대 영역은 디바이스의 설계시에 드로잉 팩터(drawing factor)로서 CAD(Computer Aided Design) 프로그램내에 사전에 설정하게 된다.
제3도는 본 발명에 따른 금지대 영역내에 형성된 각종의 칩 관리를 위한 공정지표 및 영역을 나타낸 도면이다.
제3도를 참조하면, 도면부호 31은 제작이 완료된 칩과 금지대 영역의 경계부분에서의 데미지(damage), 노이즈(noize)등에 의한 특성변화의 가능성을 제거하기 위한 폴라리티 매칭(polarity matching)용 영역을, 32는 웨이퍼의 얼라인먼트를 정밀하게 하기 위한 얼라인먼트 마크(mark)영역을, 33은 전(前) 레이어(layer)와 현(現) 레이어의 오버 랩정도를 나타내기 위한 오버랩 마크영역을, 34는 임계치수, 식각율등의 공정지표들을 나타내기 위한 영역을, 35는 반도체 고유특성 분석을 위한 축소 테스트 칩을 위한 영역을 각각 나타낸다.
제4도는 본 발명에 따른 레티클 마스크로 칩이 배열되어 있는 웨이퍼를 나타낸 도면이다.
제4도를 참조하면, 참조부호 40은 웨이퍼 상태에서 스크라이브 라인을, 30은 웨이퍼 상태에서 제작이 완료된 칩(20)내의 금지대 영역을 각각 나타낸다. 이 경우도 상기 제3도의 경우와 마찬가지로 칩의 중심부분에 금지대 영역이 할당되어 있음을 알 수 있다.
상술한 바와 같이 본 발명은 반도체 전 제품의 설계시 칩의 중심에 금지대 영역을 소자를 실장하지 않는 빈(blank) 상태로 설계하는 한편, 이 금지대 영역을 칩의 관리를 위한 얼라인먼트 마크나 테스트 칩의 형성영역으로 활용함으로써 생산되는 제품의 품질을 향상시킬 수 있게 된다. 즉, 종래에는 반도체의 정확한 특성의 구현과, 공정관리를 스크라이브 라인상에 별도의 설계를 통하여 실행하였지만, 본 발명에서는 제작이 완료된 칩내에 금지대 영역을 설정하여 이 영역에 얼라인먼트 마크의 배열, 오버랩상태의 확인, 제품의 자체특성을 정확하게 분석할 수 있는 테스트 칩, 각종 공정지표를 확인할 수 있는 마크등을 디바이스의 설계시에 적절하게 설정함으로써 반도체의 다양화, 복잡화, 집적화에 따른 노광설비의 변수나, 프로세서 변수에 의한 제품생산의 불안정성을 해소할 수 있어 수율을 향상시킬 수 있다.

Claims (6)

  1. 소정의 프로세서를 통해 웨이퍼를 제작할 때 상기 웨이퍼내의 각 칩을 관리하기 위하여 상기 칩내에 금지대 영역을 구비하고, 상기 금지대 영역은 제작완료된 칩과 금지대 영역의 경계부분에 데미지, 노이즈의 특성변화 소지를 제거하기 위한 폴라리티 매칭용 영역과, 웨이퍼의 얼라인먼트를 정밀하게 하기 위한 얼라인먼트 마크 영역과, 전(前) 레이어와 현 레이어의 오버랩 정도를 나타내기 위한 오버랩 마크영역을 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제1항에 있어서, 상기 금지대 영역은 사각형 또는 원형 또는 타원형 또는 그외의 가능한 어떤 모양으로 형성되는 것을 특징으로 하는 반도체 칩.
  3. 제1항에 있어서, 상기 금지대 영역의 위치는 상기 칩의 중심부인 것을 특징으로 하는 반도체 칩.
  4. 제1항에 있어서, 상기 금지대 영역의 사이즈는 디바이스 사이즈에 따라 허용가능한 한 조절하여 이루어진 것을 특징으로 하는 반도체 칩.
  5. 제1항에 있어서, 상기 금지대 영역내에 프로세서의 각 지표들을 나타내기 위한 영역이 삽입된 것을 특징으로 하는 반도체 칩.
  6. 제1항에 있어서, 상기 금지대 영역내에 반도체 고유특성 분석을 위한 축소 테스트 칩을 위한 영역이 삽입된 것을 특징으로 하는 반도체 칩.
KR1019950037445A 1995-10-26 1995-10-26 반도체 칩 KR0175019B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950037445A KR0175019B1 (ko) 1995-10-26 1995-10-26 반도체 칩

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950037445A KR0175019B1 (ko) 1995-10-26 1995-10-26 반도체 칩

Publications (2)

Publication Number Publication Date
KR970023615A KR970023615A (ko) 1997-05-30
KR0175019B1 true KR0175019B1 (ko) 1999-04-01

Family

ID=19431519

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950037445A KR0175019B1 (ko) 1995-10-26 1995-10-26 반도체 칩

Country Status (1)

Country Link
KR (1) KR0175019B1 (ko)

Also Published As

Publication number Publication date
KR970023615A (ko) 1997-05-30

Similar Documents

Publication Publication Date Title
US8003984B1 (en) Reticle for wafer test structure areas
EP0061536A1 (en) Method of manufacturing a semiconductor device having improved alignment marks and alignment marks for said method
KR19990063186A (ko) 소자 성능 측정에 의해 근접 효과를 정량화하는 방법 및 장치
US7008731B2 (en) Method of manufacturing a photomask and method of manufacturing a semiconductor device using the photomask
US6420077B1 (en) Contact hole model-based optical proximity correction method
EP0539686B1 (en) Process for producing metrological structures particularly useful for analyzing the accuracy of instruments for measuring alignment on processed substrates
US20200051923A1 (en) Structure and method to improve overlay performance in semiconductor devices
KR0175019B1 (ko) 반도체 칩
US6399259B1 (en) Method of forming alignment marks for photolithographic processing
JP2004317975A (ja) フォトマスク及びこのフォトマスクを用いた半導体装置の製造方法
US6724096B2 (en) Die corner alignment structure
KR0133269B1 (ko) 반도체 장치용 유리 마스크 및 그 제조방법
US6586143B1 (en) Accurate wafer patterning method for mass production
US5928820A (en) Method for measuring pattern line width during manufacture of a semiconductor device
JP2000208392A (ja) 保護ダミ―パタ―ンを有する半導体製造用アライメントマ―ク構造
JP2564440B2 (ja) ウエハ内位置表示を付したチップの製造方法
JPH0620909A (ja) 露光方法及び薄膜多層基板
JP2000228355A (ja) 半導体露光装置およびデバイス製造方法
KR100618689B1 (ko) 반도체 소자의 오버레이 버어니어 형성방법
KR100611071B1 (ko) 반도체 공정에서 마크 형성 방법
KR940004993B1 (ko) 포토 및 식각바이어스 측정표시장치
KR20040059251A (ko) 하나의 레이어에 다수의 박스형 마크를 갖는 중첩측정용정렬마크
KR20090121562A (ko) 반도체 소자의 오버레이 패턴 및 그의 제조 방법
JPS623944B2 (ko)
KR20070077575A (ko) 스크라이브 래인 내의 키 배치 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19951026

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19951026

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19980725

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19981028

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19981106

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19981106

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20011008

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20021007

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20031015

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040331

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20051007

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20061030

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20061030

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20081010